JPH043346Y2 - - Google Patents

Description

【考案の詳細な説明】 ＜技術分野＞ 本考案は、CRTコントローラによりビデオ
RAMのアドレスを指定し、これによりビデオ
RAMからはその指定に対応したデータをパラレ
ルに出力させ、そのパラレルデータをデータ変換
回路によりシリアルデータに変換し、そのシリア
ルデータをラスタスキヤン型CRT表示装置の
CRT表示画面上に表示するようにしたコンピユ
ータシステムに適用されるものであつて、特には
少なくとも２つの表示画面をCRT画面上に重ね
合わせする回路に関する。

＜従来技術＞ 第８図は、従来例のパーソナルコンピユータシ
ステムの概略ブロツク図で、符号１はCRTコン
トローラ、２はビデオRAM、３はデータ変換回
路としてのシフトレジスタである。CRTコント
ローラ１は、ビデオRAM２のアドレスを指定す
るアドレス信号を該ビデオRAM２に与え、ビデ
オRAM２は、図示しないCRT画面上に表示され
るデータを格納し、前記CRTコントローラ１か
らアドレス信号によりその格納データが読み出さ
れ、シフトレジスタ３は前記ビデオRAM２から
のパラレルデータをシリアルデータに変換して図
示しないCRT表示装置へ出力する。ここで、ビ
デオRAM２には、CRT画面上のデータの表示位
置に対応して該データが格納されている。

したがつて、ビデオRAM２に要求されるデー
タの記憶容量は、CRT画面に表示されるキヤラ
クタ数が25行×40列＝1000キヤラクタ数の場合で
は、1000キヤラクタ数分の記憶容量が要求され、
25行×80列＝2000キヤラクタ数の場合では、2000
キヤラクタ数分の記憶容量が要求されることにな
る。

ところで、CRT画面上に複数の表示画面を重
ね合わせして表示させたい場合がある。このよう
な場合、2000キヤラクタ数分の記憶容量を有する
ビデオRAM２を使用すると、このビデオRAM
２には1000キヤラクタ数の画面のデータを２つ記
憶させることができるので、1000キヤラクタ数を
１つの表示画面とするCRT画面上には２つの表
示画面を重ね合わせして表示させることが可能で
ある。この表示画面の重ね合わせにおいて、従来
では第９図に示すようにビデオRAM２のアドレ
スを最初のアドレス番地から途中のアドレス番地
までの前半の記憶エリア２ａに第１の表示画面の
データを格納させ、途中のアドレス番地から最後
のアドレス番地までの後半の記憶エリア２ｂに第
２の表示画面のデータを格納させるようにしてい
た。

このため、表示画面の重ね合わせにおいては、
各表示画面のアドレス番地を指定するCRTコン
トローラ１は、ビデオRAM２の前半と後半との
アドレス番地を交互に指定する必要があり、その
指定の制御が非常に難しくなつていた。

＜考案の目的＞ 本考案は、上述の事情に鑑みてなされたもので
あつて、CRTコントローラに複雑なアドレス番
地の指定を要求しなくても表示画面をCRT画面
上に重ね合わせして表示させることができるよう
にすることを目的とする。

＜考案の効果＞ 本考案は、このような目的を達成するために、
次のように構成している。

すなわち、本考案のコンピユータシステムの
CRT表示画面重ね合わせ回路は、 少なくとも第１，第２表示画面分の記憶容量を
有し、かつ、その偶数アドレスを該第１表示画面
を構成するデータのアドレスとし、また、その奇
数アドレスを該第２表示画面を構成するデータの
アドレスとして構成されているビデオRAMと、 キヤラクタクロツクに応答してビデオRAMか
らのデータをラツチするラツチ回路と、 ラツチ回路を介して与えられるビデオRAMか
らのパラレルデータをシリアルデータに変換出力
する第１表示画面に対応した第１データ変換回路
およびビデオRAMからのパラレルデータをシリ
アルデータに変換出力する第２表示画面に対応し
た第２データ変換回路を有するデータ変換回路
と、 セレクタコントローラからの選択制御信号に基
づいて、ドツト単位で両データ変換回路の出力を
選択的に出力するセレクタと、 前記両データ変換回路の出力、１画面単独表示
または２画面重ね合わせ表示を指定する表示画面
数切換信号および第１表示画面または第２表示画
面のいずれを優先するかを指定する表示優先信号
に基づいて、前記選択制御信号を形成出力するセ
レクタコントローラと、 から基本的に構成されている。

＜実施例＞ 以下、本考案を図面に示す実施例に基づいて詳
細に説明する。第１図は、この実施例の全体の概
略ブロツク図である。第１図において、符号１０
はビデオRAM２０のアドレスを指定するアドレ
ス信号を該ビデオRAM２０に与えるCRTコント
ローラであり、２０は図示しないCRT画面上に
表示されるデータが格納され、前記CRTコント
ローラ１０からアドレス信号によりその格納デー
タが読み出されるビデオRAMであり、３０は前
記ビデオRAM２０とからのパラレルデータをシ
リアルデータに変換して図示しないCRT表示装
置へ出力するデータ変換回路としてのシフトレジ
スタである。ここで、ビデオRAM２０には、
CRT画面上のデータの表示位置に対応して該デ
ータが格納されている。

ビデオRAM２０は、CRT画面の２画面分もし
くはそれ以上の記憶容量を有し、重ね合わせされ
る少なくとも第１，第２の表示画面に対応してそ
の偶数アドレスを該第１表示画面を構成するデー
タのアドレスとし、またその奇数アドレスを該第
２表示画面を構成するデータのアドレスとして構
成されている。シフトレジスタ３０は、前記第
１，第２表示画面にそれぞれ対応して第１，第２
シフトレジスタ３０ａ，３０ｂで構成されてい
る。

符号４０は、前記両シフトレジスタ３０ａ，３
０ｂの一方３０ａと前記ビデオRAM２０との間
に設けられ、該ビデオRAM２０の出力をラツチ
するラツチ回路４０であり、５０は前記両シフト
レジスタ３０ａ，３０ｂの出力を選択的に出力す
るセレクタであり、６０は前記セレクタ５０の動
作を制御するセレクタコントローラである。

第２図のブロツク図は前記セレクタコントロー
ラ６０の具体例を示すもので、第１シフトレジス
タ３０ａおよび第２シフトレジスタ３０ｂの出力
をそれぞれ導入する一対の前段ANDゲート７０，
７１を備え、各前段ANDゲート７０，７１には、
CPUからの表示優先信号（表示画面切換信号を
兼ねる）、あるいはその信号が前段インバータ８
０で反転された信号がそれぞれ入力する。両前段
ANDゲート７０，７１の出力はORゲート９０に
入力する。このORゲート９０の出力は一対の後
段ANDゲート１００，１０１の一方１００に導
入される。この後段ANDゲート１００にはCPU
からの表示画面数切換信号が導入されている。ま
た表示画面数切換信号は後段インバータ１１０で
反転されて他方の後段ANDゲート１０１に入力
する。これら両後段ANDゲートの出力はNORゲ
ート１２０に入力する。このNORゲート１２０
の出力が選択制御信号としてセレクト５０に入力
する。

しかしてビデオRAM２０には、第３図の構成
図に示すように複数画面（この実施例では２画
面）を構成するデータが格納されるが、第１表示
画面のデータは偶数アドレスに、また第２表示画
面のデータは奇数アドレスにそれぞれ格納され
る。

次に上記構成の重ね合わせ回路を有するコンピ
ユータシステムでは、第４図の説明図に示すよう
に、第１もしくは第２表示画面の単独表示のほ
か、第１，第２両表示画面の重ね合わせ表示が可
能である。以下、各表示モード時でのビデオ
RAMのアクセスタイミングを第５図のタイムチ
ヤートに基づいて説明する。

(イ) 80列モードの１画面単独表示 キヤラクタクロツクの１サイクル毎にビデオ
RAM２０の１アドレスが順次指定され、ビデオ
RAM２０は各アドレスのデータを順次出力す
る。第１，第２の両シフトレジスタ３０ａ，３０
ｂは同一のパラレルデータをラツチし、シリアル
化して出力する。セレクタコントローラ６０は両
シフトレジスタ３０ａ，３０ｂから入力するデー
タのいずれか一方を選択するのであるが、両シフ
トレジスタ３０ａ，３０ｂからのデータは同一で
あるから、いずれのデータを選択してもよい。こ
れによつて、CRT画面には、ビデオRAM２０か
ら順次読み出されたデータがその読み出し順に表
示されて第６図に示すような表示画面を構成す
る。

(ロ) 40列モードの１画面単独表示 キヤラクタクロツクの周期は80列モード時の周
期の２倍の長さになつているが、このキヤラクタ
クロツクの１サイクル毎に２回ずつビデオRAM
２０がアクセスされる。したがつてビデオRAM
２０のアクセス周期は80列モード時と同長であ
る。ラツチ回路４０はキヤラクタクロツクのダウ
ンエツヂでビデオRAM２０からのデータをラツ
チする。このラツチのタイミングは、ビデオ
RAM２０が偶数のアドレスのデータ（以下、偶
数データという）を出力するタイミングに合つて
おり、ラツチ回路４０は偶数データをラツチす
る。そのため、偶数データはキヤラクタクロツク
の半サイクル分遅れて第１シフトレジスタ３０ａ
に入力する。この時には、第２シフトレジスタ３
０ｂには奇数アドレスのデータ（以下、奇数デー
タという）が入力する。そこで、第１シフトレジ
スタ３０ａから偶数データが出力する時には、第
２シフトレジスタ３０ｂからはその次の奇数デー
タが出力する。セレクタ５０はセレクタコントロ
ーラ６０からの制御信号により奇数、偶数いずれ
かのデータを選択する。偶数データが選択されれ
ば、第７図Ａに示すようにCRT画面に偶数デー
タで構成される第１表示画面が単独に表示され、
奇数データが選択されれば、第７図Ｂに示すよう
にCRT画面に奇数データから構成される第２表
示画面が単独に表示される。

この第１表示画面と第２表示画面との切換え
は、瞬時に行えるので、一方の表示画面を表示中
に、他方の表示画面の内容を書き換えることによ
り、簡単なアニメーシヨン表示などが可能とな
る。

(ハ) ２画面重ね合わせ表示 ビデオRAM２０のアクセスから第１、第２の
両シフトレジスタ３０ａ，３０ｂの出力に至る一
連の動作は、上記(ロ)40列モードの１画面表示の場
合と同じであつて、第１シフトレジスタ３０ａか
らは偶数データが出力され、第２シフトレジスタ
３０ｂからはその次の奇数データが同じタイミン
グで出力される。セレクタ５０は偶数データと奇
数データとを交互に選択する。これによつて、
CRT画面には第１表示画面と第２表示画面とが
重ね合わせされて表示されることになる。この場
合、CPUからセレクタコントローラ６０に入力
する表示優先信号に応じて第１表示画面か第２表
示画面のいずれか一方が優先して表示される。こ
のように画面の重ね合わせ時には、表示の優先順
位を設定することができる。

＜考案の効果＞ 以上のように本考案によれば、CRT画面上に、
１画面の単独表示または複数画面の重ね合わせ表
示を行うことができ、しかも、１画面の単独表示
では、表示画面を切換えることができ、また、重
ね合わせ表示では、CRTコントローラに複雑な
アドレス番地の指定を要求する必要がない。

しかも、画面の重ね合わせはドツト単位で行な
われるから、微細な重なり具合を表現することが
でき、この点からも画面上の表現が一層幅広くな
る。

【図面の簡単な説明】

第１図ないし第７図は本考案の一実施例を示す
もので、第１図は回路全体の概略ブロツク図、第
２図はセレクタコントローラのブロツク図、第３
図はビデオRAMの構成図、第４図は表示状態を
示す説明図、第５図はタイムチヤート、第６図は
80列モード時の表示画面の構成図、第７図Ａ，Ｂ
はそれぞれ40列モード時の表示画面の構成図であ
る。第８図は従来のコンピユータシステムの要部
のブロツク図、第９図はそのビデオRAMの構成
図である。 １０……CRTコントローラ、２０……ビデオ
RAM、３０ａ……第１シフトレジスタ、３０ｂ
……第２シフトレジスタ、４０……ラツチ回路、
５０……セレクタ、６０……セレクタコントロー
ラ。

Claims (1)

1. 【実用新案登録請求の範囲】 CRTコントローラ１０、ビデオRAM２０、デ
   ータ変換回路３０、ラツチ回路４０、セレクタ５
   ０およびセレクタコントローラ６０を有してお
   り、 CRTコントローラ１０は、ビデオRAM２０の
   アドレスを指定するものであり、 ビデオRAM２０は、ラスタスキヤン型CRT表
   示装置の該CRT画面の少なくとも第１，第２表
   示画面分の記憶容量を有しており、かつ、その偶
   数アドレスを該第１表示画面を構成するデータの
   アドレスとし、また、その奇数アドレスを該第２
   表示画面を構成するデータのアドレスとして構成
   されているとともに、CRTコントローラ１０の
   アドレス指定に応答してデータをパラレルに出力
   するものであり、 ラツチ回路４０は、キヤラクタクロツクに応答
   してビデオRAM２０からのデータをラツチする
   ものであり、 データ変換回路３０は、第１表示画面に対応す
   る第１データ変換回路３０ａと、第２表示画面に
   対応する第２データ変換回路３０ｂとを有し、第
   １データ変換回路３０ａはラツチ回路４０を介し
   て与えられるビデオRAM２０からのパラレルデ
   ータをシリアルデータに変換出力し、第２データ
   変換回路３０ｂはビデオRAM２０からのパラレ
   ルデータをシリアルデータに変換出力するもので
   あり、 セレクタ５０は、セレクタコントローラ６０か
   らの選択制御信号に基づいて、ドツト単位で両デ
   ータ変換回路３０ａ，３０ｂの出力を選択的に出
   力するものであり、 セレクタコントローラ６０は、前記両データ変
   換回路３０ａ，３０ｂの出力と、１画面単独表示
   または２画面重ね合わせ表示を指定する表示画面
   数切換信号と、第１表示画面または第２表示画面
   のいずれを優先するかを指定する表示優先信号と
   に基づいて、前記選択制御信号を形成出力するも
   のである ことを特徴とするコンピユータシステムのCRT
   表示画面重ね合わせ回路。