JPH08195080A - Ｄｒａｍ素子 - Google Patents

Abstract

(57)【要約】 【目的】 隣りあった異なるローアドレスにまたがる連
続したデータブロックに高速にアクセスすることが可能
なＤＲＡＭ素子を提供する。 【構成】 ＤＲＡＭコントローラ１からＤＲＡＭ２に入
力されるローアドレスおよびコラムアドレスは、ローア
ドレスバッファ／デコーダ３、コラムアドレスバッファ
／デコーダ４をそれぞれ介してＤＲＡＭ２のメモリセル
２ａに入力される。ＤＲＡＭコントローラ１から入力さ
れるコラムアドレスを入力するＡＮＤ回路５を設け、ペ
ージモードアクセスにおいてはこのＡＮＤ回路５によ
り、コラムアドレスが全てのビットが１となったことを
検出し、これに応じてローアドレスバッファ３のローア
ドレスを自動的にインクリメントする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＤＲＡＭ素子、特にペー
ジモードアクセスによりデータ入出力を行なうＤＲＡＭ
素子に関するものである。

【０００２】

【従来の技術】従来より、ＤＲＡＭのロー（row）アド
レスを固定し、コラム（column）アドレスを変化させ、
ＤＲＡＭに対して高速に読み書きを行なう、いわゆるペ
ージモードアクセス方式が知られている。

【０００３】

【発明が解決しようとする課題】ところが、従来のＤＲ
ＡＭでは、ページモードアクセスが同一のローアドレス
内のみで有効であり、同一のローアドレスのデータにつ
いては高速なアクセスが可能であるが、隣りあった異な
るローアドレスにまたがる連続したデータブロックにア
クセスする場合には、ＤＲＡＭコントローラからローア
ドレスが変化する位置でローアドレスをあらためて設定
し直す必要があり、アクセスの高速性が損なわれる問題
があった。

【０００４】本発明の課題は、以上の問題を解決し、隣
りあった異なるローアドレスにまたがる連続したデータ
ブロックに高速にアクセスすることが可能なＤＲＡＭ素
子を提供することにある。

【０００５】

【課題を解決するための手段】以上の課題を解決するた
めに、本発明においては、ページモードアクセスにより
データ入出力を行なうＤＲＡＭ素子において、ページモ
ードアクセスにおいて、ＤＲＡＭ素子に供給されるコラ
ムアドレス全てのビットが１となったことを検出する検
出手段を設け、この検出手段により全てのビットが１と
なったことが検出された場合、ローアドレスを供給する
バッファ内のローアドレスをインクリメントする構成を
採用した。

【０００６】

【作用】以上の構成によれば、ページモードアクセスに
おいて、自動的にローアドレスをインクリメントでき、
隣りあった異なるローアドレスにまたがる連続したデー
タブロックに高速にアクセスすることができる。

【０００７】

【実施例】以下、図面に示す実施例に基づき、本発明を
詳細に説明する。

【０００８】図１は本発明を採用したＤＲＡＭ素子の構
造を示している。図において符号２は、ＤＲＡＭで、こ
のＤＲＡＭ２のデータ入出力、アドレス制御、リフレッ
シュはＤＲＡＭコントローラ１により行なわれる。ＤＲ
ＡＭコントローラ１は、ＤＲＡＭ２に対するデータ入出
力の際、リニアアドレスＡＤ0〜ＡＤiをローアドレスお
よびコラムアドレスにデコードする。また、ＤＲＡＭコ
ントローラ１は、ＤＲＡＭ２のページモードアクセスも
制御する。

【０００９】ＤＲＡＭコントローラ１からＤＲＡＭ２に
入力されるローアドレスおよびコラムアドレスは、ロー
アドレスバッファ／デコーダ３、コラムアドレスバッフ
ァ／デコーダ４をそれぞれ介してＤＲＡＭ２のメモリセ
ル２ａに入力される。

【００１０】ＤＲＡＭ２がページモードアクセスモード
に設定されている場合、ローアドレスバッファ／デコー
ダ３ＤＲＡＭコントローラ１から入力されたローアドレ
スに固定される。そして、コラムアドレスバッファ／デ
コーダ４を介して順次コラムアドレスをインクリメント
することにより、高速にメモリセル２ａに対する読み書
きを行なえる。

【００１１】同一ローアドレス内の動作は上記のよう
で、従来と同様であるが、本実施例では、隣りあった異
なるローアドレスにまたがる連続したデータブロックに
高速にアクセスするために、ＤＲＡＭコントローラ１か
ら入力されるコラムアドレスを入力するＡＮＤ回路５が
設けられており、このＡＮＤ回路５の出力は、ローアド
レスバッファ／デコーダ３のクロック端子６に接続され
ている。

【００１２】本実施例では、ローアドレスバッファ／デ
コーダ３は、ページモードアクセスにおいて、一旦設定
されたローアドレスを再設定することなく、クロック端
子６を叩くことによりインクリメントできるようになっ
ている。

【００１３】したがって、ページモードアクセス動作に
おいて、隣りあった異なるローアドレスにまたがる連続
したデータブロックにアクセスする場合、ＤＲＡＭコン
トローラ１は最初のローアドレスを設定した後は、ＤＲ
ＡＭ２内のＡＮＤ回路５の制御によりコラムアドレスが
フルビット立った（全てのビットが１となった）時点で
自動的にローアドレスをインクリメントし、隣りあった
異なるローアドレスにまたがる連続したデータブロック
に高速にアクセスすることができるようになる。

【００１４】また、本実施例によれば、ローアドレスの
変化点で従来のようにローアドレスの再設定を行なう必
要がなくなるので、ＤＲＡＭコントローラ１の構造およ
びページモードアクセス時の処理が簡略化される。

【００１５】

【発明の効果】以上から明らかなように、本発明によれ
ば、ページモードアクセスによりデータ入出力を行なう
ＤＲＡＭ素子において、ページモードアクセスにおい
て、ＤＲＡＭ素子に供給されるコラムアドレス全てのビ
ットが１となったことを検出する検出手段を設け、この
検出手段により全てのビットが１となったことが検出さ
れた場合、ローアドレスを供給するバッファ内のローア
ドレスをインクリメントする構成を採用しているので、
ページモードアクセスにおいて、自動的にローアドレス
をインクリメントでき、隣りあった異なるローアドレス
にまたがる連続したデータブロックに高速にアクセスす
ることができ、また、ＤＲＡＭコントローラの構成およ
び処理の負担を軽減できる優れたＤＲＡＭ素子を提供す
ることができる。

【図面の簡単な説明】

【図１】本発明を採用したＤＲＡＭおよびＤＲＡＭコン
トローラのブロック図である。

【符号の説明】

１ ＤＲＡＭコントローラ ２ ＤＲＡＭ ２ａ メモリセル ３ ローアドレスバッファ／デコーダ ４ コラムアドレスバッファ／デコーダ ５ ＡＮＤ回路 ６ クロック端子

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ページモードアクセスによりデータ入出
   力を行なうＤＲＡＭ素子において、 ページモードアクセスにおいて、ＤＲＡＭ素子に供給さ
   れるコラムアドレス全てのビットが１となったことを検
   出する検出手段を設け、 この検出手段により全てのビットが１となったことが検
   出された場合、ローアドレスを供給するバッファ内のロ
   ーアドレスをインクリメントすることを特徴とするＤＲ
   ＡＭ素子。