JPH08195086A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH08195086A JPH08195086A JP7259968A JP25996895A JPH08195086A JP H08195086 A JPH08195086 A JP H08195086A JP 7259968 A JP7259968 A JP 7259968A JP 25996895 A JP25996895 A JP 25996895A JP H08195086 A JPH08195086 A JP H08195086A
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Abstract
(57)【要約】
【課題】 カレントミラーの消費電流が大きい。
【解決手段】 カレントミラーを構成するＰチャネルＭ
ＯＳトランジスタＱＰ２とアース電位ノードとの間に電
流制限用のＰチャネルＭＯＳトランジスタＱＰ４を接続
した。
ＯＳトランジスタＱＰ２とアース電位ノードとの間に電
流制限用のＰチャネルＭＯＳトランジスタＱＰ４を接続
した。
Description
【０００１】
【発明の属する技術分野】この発明は半導体集積回路に
関し、特にカレントミラーを有する半導体集積回路に関
する。
関し、特にカレントミラーを有する半導体集積回路に関
する。
【０００２】
【従来の技術】近年、ダイナミック型またはスタティッ
ク型のMOSRAM(Metal Oxide Semiconductor Random Acce
ss Memory)などの高集積メモリ素子において、メモリの
データ線上の微小信号電圧を高速かつ高感度に検知し増
幅する増幅器、すなわちセンスアンプ回路の重要性が増
大しつつある。図４は、CMOS(Complementary MOS) 回路
系で構成した、カレントミラー型の従来の高感度センス
アンプ回路の回路図である。
ク型のMOSRAM(Metal Oxide Semiconductor Random Acce
ss Memory)などの高集積メモリ素子において、メモリの
データ線上の微小信号電圧を高速かつ高感度に検知し増
幅する増幅器、すなわちセンスアンプ回路の重要性が増
大しつつある。図４は、CMOS(Complementary MOS) 回路
系で構成した、カレントミラー型の従来の高感度センス
アンプ回路の回路図である。
【０００３】まず、図４を参照して従来のカレントミラ
ー型のセンスアンプの構成について説明する。図４にお
いて、左側のＮチャネルＭＯＳトランジスタＱN1とＰチ
ャネルＭＯＳトランジスタＱP1とが第１のスタティック
インバータ１を形成し、右側のＮチャネルＭＯＳトラン
ジスタＱN2とＰチャネルＭＯＳトランジスタＱP2とが第
２のスタティックインバータ２を形成する。なお、Ｐチ
ャネルのＭＯＳトランジスタＱP1，ＱP2はカレントミラ
ー（負荷側）を構成している。ＭＯＳトランジスタＱN1
のゲート電極とＭＯＳトランジスタＱN2のゲート電極と
には、それぞれ、互いに相補的関係にある入力データＤ
INと／ＤINとが印加される。
ー型のセンスアンプの構成について説明する。図４にお
いて、左側のＮチャネルＭＯＳトランジスタＱN1とＰチ
ャネルＭＯＳトランジスタＱP1とが第１のスタティック
インバータ１を形成し、右側のＮチャネルＭＯＳトラン
ジスタＱN2とＰチャネルＭＯＳトランジスタＱP2とが第
２のスタティックインバータ２を形成する。なお、Ｐチ
ャネルのＭＯＳトランジスタＱP1，ＱP2はカレントミラ
ー（負荷側）を構成している。ＭＯＳトランジスタＱN1
のゲート電極とＭＯＳトランジスタＱN2のゲート電極と
には、それぞれ、互いに相補的関係にある入力データＤ
INと／ＤINとが印加される。
【０００４】さらに、第１のスタティックインバータ１
を構成するＭＯＳトランジスタＱP1およびＭＯＳトラン
ジスタＱN1は、ＮチャネルのＭＯＳトランジスタＱN3を
介して、アース電位とＶCC（＝５．０Ｖ）との間に接続
され、第２のスタティックインバータ２を構成するＭＯ
ＳトランジスタＱP2およびＭＯＳトランジスタＱN2もま
た、ＭＯＳトランジスタＱN3を介してアース電位とＶCC
（＝５．０Ｖ）との間に接続されている。このＭＯＳト
ランジスタＱN3は、外部から印加されるハイレベルのセ
ンス開始信号φS に応答して導通し、第１のスタティ
ックインバータ１および第２のスタティックインバータ
２をアース電位に接続する。さらに、第１のスタティッ
クインバータ１の出力電圧Ｖ１ が基準電位として第２
のスタティックインバータ２のＭＯＳトランジスタＱP2
のゲート電極に与えられる。そして、この基準電位Ｖ
1 と／ＤINとの差の電圧がセンス出力ＤOUT として第
２のスタティックインバータ２から出力される。
を構成するＭＯＳトランジスタＱP1およびＭＯＳトラン
ジスタＱN1は、ＮチャネルのＭＯＳトランジスタＱN3を
介して、アース電位とＶCC（＝５．０Ｖ）との間に接続
され、第２のスタティックインバータ２を構成するＭＯ
ＳトランジスタＱP2およびＭＯＳトランジスタＱN2もま
た、ＭＯＳトランジスタＱN3を介してアース電位とＶCC
（＝５．０Ｖ）との間に接続されている。このＭＯＳト
ランジスタＱN3は、外部から印加されるハイレベルのセ
ンス開始信号φS に応答して導通し、第１のスタティ
ックインバータ１および第２のスタティックインバータ
２をアース電位に接続する。さらに、第１のスタティッ
クインバータ１の出力電圧Ｖ１ が基準電位として第２
のスタティックインバータ２のＭＯＳトランジスタＱP2
のゲート電極に与えられる。そして、この基準電位Ｖ
1 と／ＤINとの差の電圧がセンス出力ＤOUT として第
２のスタティックインバータ２から出力される。
【０００５】次に、図５は、図４に示した従来のセンス
アンプ回路を構成する各インバータ段の負荷特性および
ドライバ特性を示す図である。さらに、図６は、図４に
示した従来のセンスアンプ回路の入出力特性を示す図で
あり、図７は、このセンスアンプ回路の総消費電流を示
す図である。
アンプ回路を構成する各インバータ段の負荷特性および
ドライバ特性を示す図である。さらに、図６は、図４に
示した従来のセンスアンプ回路の入出力特性を示す図で
あり、図７は、このセンスアンプ回路の総消費電流を示
す図である。
【０００６】次に、図５、図６および図７を参照して、
図４のセンスアンプ回路の動作について説明する。図４
のセンスアンプ回路において、まず、入力データの検知
開始時には、センス開始信号φS がハイレベルになって
ＭＯＳトランジスタＱN3が導通し、第１のスタティック
インバータ１はＶCCとアース電位との間に直列に接続さ
れ、第２のスタティックインバータ２はＶCCとアース電
位との間に直列に接続されることになる。そしてスタテ
ィックインバータ１のＭＯＳトランジスタＱN1のゲート
電極には一方の入力データＤINが入力され、スタティッ
クインバータ２のＭＯＳトランジスタＱN2のゲート電極
には他方の入力データ／ＤINが入力される。ここで、Ｍ
ＯＳトランジスタＱP1は、飽和領域で動作するので、Ｍ
ＯＳトランジスタＱP2およびＱN1からなる第１のスタテ
ィックインバータ１の負荷曲線は、図５中の曲線ａのよ
うになる。ここで、第１のスタティックインバータ１の
ＭＯＳトランジスタＱN1のドライバ特性は、図５中の曲
線ｂのようになり、これらの特性曲線ａとｂとはＶ1
＝Ａにおいて交わる。
図４のセンスアンプ回路の動作について説明する。図４
のセンスアンプ回路において、まず、入力データの検知
開始時には、センス開始信号φS がハイレベルになって
ＭＯＳトランジスタＱN3が導通し、第１のスタティック
インバータ１はＶCCとアース電位との間に直列に接続さ
れ、第２のスタティックインバータ２はＶCCとアース電
位との間に直列に接続されることになる。そしてスタテ
ィックインバータ１のＭＯＳトランジスタＱN1のゲート
電極には一方の入力データＤINが入力され、スタティッ
クインバータ２のＭＯＳトランジスタＱN2のゲート電極
には他方の入力データ／ＤINが入力される。ここで、Ｍ
ＯＳトランジスタＱP1は、飽和領域で動作するので、Ｍ
ＯＳトランジスタＱP2およびＱN1からなる第１のスタテ
ィックインバータ１の負荷曲線は、図５中の曲線ａのよ
うになる。ここで、第１のスタティックインバータ１の
ＭＯＳトランジスタＱN1のドライバ特性は、図５中の曲
線ｂのようになり、これらの特性曲線ａとｂとはＶ1
＝Ａにおいて交わる。
【０００７】さらに、第２のスタティックインバータ２
のＭＯＳトランジスタＱP2のゲート電圧は、ＱP1のゲー
ト電圧と同じＡ＝Ｖ1 なので、ＭＯＳトランジスタＱ
P2およびＱN2からなる第２のスタティックインバータ２
の負荷曲線は、図５中の曲線ｃとなる。そして、ＤIN＝
／ＤINの場合は、ＭＯＳトランジスタＱN2のドライバ特
性は、ＱN1の場合と同様に曲線ｂとなり、したがって、
特性曲線ｂとｃとはＤOU T ＝Ａにおいて交わる。しかし
ながら、曲線ｂとｃは共に５極管領域で交わっているの
で／ＤINがわずかに増減しても、ＭＯＳトランジスタＱ
N2のドライバ特性曲線ｂは図５中の曲線ｄまたはｅのよ
うに変化し、第２のスタティックインバータ２の負荷曲
線ｃとの交点も、図５中のＤOUT ＝Ｂ〜ＤOUT ＝Ｃと
大きく変動する。したがって、図６の入出力特性図に示
したように、第２のスタティックインバータ２の論理し
きい値がＤINになるように第１のスタティックインバー
タ１が基準電圧Ｖ1 を調整しているということができ
る。
のＭＯＳトランジスタＱP2のゲート電圧は、ＱP1のゲー
ト電圧と同じＡ＝Ｖ1 なので、ＭＯＳトランジスタＱ
P2およびＱN2からなる第２のスタティックインバータ２
の負荷曲線は、図５中の曲線ｃとなる。そして、ＤIN＝
／ＤINの場合は、ＭＯＳトランジスタＱN2のドライバ特
性は、ＱN1の場合と同様に曲線ｂとなり、したがって、
特性曲線ｂとｃとはＤOU T ＝Ａにおいて交わる。しかし
ながら、曲線ｂとｃは共に５極管領域で交わっているの
で／ＤINがわずかに増減しても、ＭＯＳトランジスタＱ
N2のドライバ特性曲線ｂは図５中の曲線ｄまたはｅのよ
うに変化し、第２のスタティックインバータ２の負荷曲
線ｃとの交点も、図５中のＤOUT ＝Ｂ〜ＤOUT ＝Ｃと
大きく変動する。したがって、図６の入出力特性図に示
したように、第２のスタティックインバータ２の論理し
きい値がＤINになるように第１のスタティックインバー
タ１が基準電圧Ｖ1 を調整しているということができ
る。
【０００８】そして、図６に示すように、入力電圧ＤIN
が低い方が入出力特性曲線の傾きが大きく、したがって
センスアンプ回路の感度が良好であり、また図７に示す
ように、回路の総消費電流が小さい。一方、入力電圧Ｄ
IN，／ＤINが共に比較的高い領域、すなわち２Ｖ〜３Ｖ
の領域になると、図６に示すように、入出力特性曲線の
傾き、すなわちセンスアンプ回路の感度が急激に低下
し、また図７に示すように回路の総消費電流が著しく増
大する。このような現象は、ＤIN，／ＤINが２Ｖ〜３Ｖ
の領域では、ＭＯＳトランジスタＱP1，ＱN1からなる第
１のスタティックインバータ１に流れる定常電流が増大
し、かつＭＯＳトランジスタＱP2およびＱN2からなる第
２のスタティックインバータ２においてＭＯＳトランジ
スタＱN2によるアース電位への引き下げが強くなり、Ｍ
ＯＳトランジスタＱP1およびＱP2からなるカレントミラ
ーが飽和領域の動作から外れることによるものである。
が低い方が入出力特性曲線の傾きが大きく、したがって
センスアンプ回路の感度が良好であり、また図７に示す
ように、回路の総消費電流が小さい。一方、入力電圧Ｄ
IN，／ＤINが共に比較的高い領域、すなわち２Ｖ〜３Ｖ
の領域になると、図６に示すように、入出力特性曲線の
傾き、すなわちセンスアンプ回路の感度が急激に低下
し、また図７に示すように回路の総消費電流が著しく増
大する。このような現象は、ＤIN，／ＤINが２Ｖ〜３Ｖ
の領域では、ＭＯＳトランジスタＱP1，ＱN1からなる第
１のスタティックインバータ１に流れる定常電流が増大
し、かつＭＯＳトランジスタＱP2およびＱN2からなる第
２のスタティックインバータ２においてＭＯＳトランジ
スタＱN2によるアース電位への引き下げが強くなり、Ｍ
ＯＳトランジスタＱP1およびＱP2からなるカレントミラ
ーが飽和領域の動作から外れることによるものである。
【０００９】
【発明が解決しようとする課題】従来のセンスアンプ回
路は、以上のように構成されているので、カレントミラ
ーを流れる消費電流が大きいという問題点があった。
路は、以上のように構成されているので、カレントミラ
ーを流れる消費電流が大きいという問題点があった。
【００１０】この発明は、上述のような問題点に鑑みて
なされたものであり、カレントミラーの消費電流が抑制
されたカレントミラー回路を備える半導体集積回路を得
ることを目的としている。
なされたものであり、カレントミラーの消費電流が抑制
されたカレントミラー回路を備える半導体集積回路を得
ることを目的としている。
【００１１】
【課題を解決するための手段】この発明に係る半導体集
積回路は、第１の電位が印加される第１の電位ノードと
第１の電位と異なる第２の電位が印加される第２の電位
ノードとの間に接続される第１の負荷トランジスタ、第
１の電位ノードと第１のノードとの間に接続され、第１
の負荷トランジスタとでカレントミラーを構成する第２
の負荷トランジスタ、および第１のノードと第２の電位
ノードとの間に接続され、第１のノードと第２の電位ノ
ードとの間に流れる電流を所定値以下に保つための第１
の電流制限トランジスタを有するカレントミラー回路を
備えるものである。
積回路は、第１の電位が印加される第１の電位ノードと
第１の電位と異なる第２の電位が印加される第２の電位
ノードとの間に接続される第１の負荷トランジスタ、第
１の電位ノードと第１のノードとの間に接続され、第１
の負荷トランジスタとでカレントミラーを構成する第２
の負荷トランジスタ、および第１のノードと第２の電位
ノードとの間に接続され、第１のノードと第２の電位ノ
ードとの間に流れる電流を所定値以下に保つための第１
の電流制限トランジスタを有するカレントミラー回路を
備えるものである。
【００１２】
【発明の実施の形態】図１は、この発明の一実施の形態
であるセンスアンプ回路を示す回路図である。まず、図
１を参照してこの発明の一実施の形態の構成について説
明する。図１において、ＮチャネルＭＯＳトランジスタ
ＱN3は、図１のＱN3と同様に外部から印加されるハイレ
ベルのセンス開始信号φS に応答して導通し、左側の
スタティックインバータ３および右側のスタティックイ
ンバータ４をＶCCとアース電位との間に接続する。左側
のスタティックインバータ３は、図４の従来のセンスア
ンプ回路におけるスタティックインバータ１と同様にＶ
CC側に設けられたＰチャネルＭＯＳトランジスタＱ
P1と、アース電位側に設けられたＮチャネルＭＯＳトラ
ンジスタＱN1とを含んでいるが、さらに、これら２つの
ＭＯＳトランジスタ間に新たにＰチャネルＭＯＳトラン
ジスタＱP3が直列に挿入されている点で図４の従来のセ
ンスアンプ回路と異なっている。
であるセンスアンプ回路を示す回路図である。まず、図
１を参照してこの発明の一実施の形態の構成について説
明する。図１において、ＮチャネルＭＯＳトランジスタ
ＱN3は、図１のＱN3と同様に外部から印加されるハイレ
ベルのセンス開始信号φS に応答して導通し、左側の
スタティックインバータ３および右側のスタティックイ
ンバータ４をＶCCとアース電位との間に接続する。左側
のスタティックインバータ３は、図４の従来のセンスア
ンプ回路におけるスタティックインバータ１と同様にＶ
CC側に設けられたＰチャネルＭＯＳトランジスタＱ
P1と、アース電位側に設けられたＮチャネルＭＯＳトラ
ンジスタＱN1とを含んでいるが、さらに、これら２つの
ＭＯＳトランジスタ間に新たにＰチャネルＭＯＳトラン
ジスタＱP3が直列に挿入されている点で図４の従来のセ
ンスアンプ回路と異なっている。
【００１３】一方、右側のスタティックインバータ４
は、図４の従来のセンスアンプ回路におけるスタティッ
クインバータ２と同様に、ＶCＣ側に設けられたＰチャ
ネルＭＯＳトランジスタＱP2と、アース電位側に設けら
れたＮチャネルＭＯＳトランジスタＱN2とを含んでいる
が、さらに、これら２つのＭＯＳトランジスタ間に新た
にＰチャネルＭＯＳトランジスタＱP4が直列に挿入され
ている点で図４の従来のセンスアンプ回路と異なってい
る。これらの新たに追加されたＭＯＳトランジスタ
ＱP3，ＱP4のゲート電極には、Ｖref （３．０Ｖ〜
４．０Ｖ）なる基準電位が印加されている。なお、Ｐチ
ャネルＭＯＳトランジスタＱP1，ＱP2はカレントミラー
（負荷側）を構成している。また、ＭＯＳトランジスタ
ＱN1のゲート電極とＭＯＳトランジスタＱN2のゲート電
極とには、それぞれ、図４のセンスアンプ回路と同様に
互いに相補的関係にある入力データＤINと／ＤINとが印
加され、スタティックインバータ３の出力電圧Ｖ1 が
基準電位としてスタティックインバータ４のＭＯＳトラ
ンジスタＱP2のゲート電極に与えられ、そしてこの基準
電位Ｖ1 と／ＤINとの差の電圧がセンス出力ＤOUT と
してスタティックインバータ４から出力される。
は、図４の従来のセンスアンプ回路におけるスタティッ
クインバータ２と同様に、ＶCＣ側に設けられたＰチャ
ネルＭＯＳトランジスタＱP2と、アース電位側に設けら
れたＮチャネルＭＯＳトランジスタＱN2とを含んでいる
が、さらに、これら２つのＭＯＳトランジスタ間に新た
にＰチャネルＭＯＳトランジスタＱP4が直列に挿入され
ている点で図４の従来のセンスアンプ回路と異なってい
る。これらの新たに追加されたＭＯＳトランジスタ
ＱP3，ＱP4のゲート電極には、Ｖref （３．０Ｖ〜
４．０Ｖ）なる基準電位が印加されている。なお、Ｐチ
ャネルＭＯＳトランジスタＱP1，ＱP2はカレントミラー
（負荷側）を構成している。また、ＭＯＳトランジスタ
ＱN1のゲート電極とＭＯＳトランジスタＱN2のゲート電
極とには、それぞれ、図４のセンスアンプ回路と同様に
互いに相補的関係にある入力データＤINと／ＤINとが印
加され、スタティックインバータ３の出力電圧Ｖ1 が
基準電位としてスタティックインバータ４のＭＯＳトラ
ンジスタＱP2のゲート電極に与えられ、そしてこの基準
電位Ｖ1 と／ＤINとの差の電圧がセンス出力ＤOUT と
してスタティックインバータ４から出力される。
【００１４】次に、図２は、図１に示したこの発明の一
実施の形態であるセンスアンプ回路の入出力特性を示す
図であり、図３にはこのセンスアンプ回路の総消費電流
を示す図である。次に、図２および図３を参照して、図
１に示したこの発明の一実施の形態の動作について説明
する。まず、入力データの検知開始時には、センス開始
信号φS がハイレベルになってＭＯＳトランジスタＱ
N3が導通し、左側のスタティックインバータ３はＶCCと
アース電位との間に接続され、右側のスタティックイン
バータ４はＶCCとアース電位との間に接続されることに
なる。そして、スタティックインバータ３のＭＯＳトラ
ンジスタＱN1のゲート電極には一方の入力データＤINが
与えられ、スタティックインバータ４のＭＯＳトランジ
スタＱN2のゲート電極には他方の入力データ／ＤINが与
えられる。ここで、ＤIN，／ＤINが共に比較的低い電圧
レベルにある場合には、図４ないし図７に示した従来の
センスアンプ回路の場合と同様に、ＭＯＳトランジスタ
ＱP1とＱP2とからなるカレントミラーは、飽和領域内で
動作する。
実施の形態であるセンスアンプ回路の入出力特性を示す
図であり、図３にはこのセンスアンプ回路の総消費電流
を示す図である。次に、図２および図３を参照して、図
１に示したこの発明の一実施の形態の動作について説明
する。まず、入力データの検知開始時には、センス開始
信号φS がハイレベルになってＭＯＳトランジスタＱ
N3が導通し、左側のスタティックインバータ３はＶCCと
アース電位との間に接続され、右側のスタティックイン
バータ４はＶCCとアース電位との間に接続されることに
なる。そして、スタティックインバータ３のＭＯＳトラ
ンジスタＱN1のゲート電極には一方の入力データＤINが
与えられ、スタティックインバータ４のＭＯＳトランジ
スタＱN2のゲート電極には他方の入力データ／ＤINが与
えられる。ここで、ＤIN，／ＤINが共に比較的低い電圧
レベルにある場合には、図４ないし図７に示した従来の
センスアンプ回路の場合と同様に、ＭＯＳトランジスタ
ＱP1とＱP2とからなるカレントミラーは、飽和領域内で
動作する。
【００１５】したがって、図２および図３から明らかな
ように、入力データＤIN，／ＤINのレベルが低い場合に
は、入出力特性の傾きが大きく、したがってセンスアン
プ感度が良好であり、さらに各インバータを流れる定常
電流も小さく、したがって回路の総消費電流も小さい。
一方、ＤIN，／ＤINが共に比較的高い電圧レベル、すな
わち２Ｖ〜３Ｖの領域になると、図４に示した従来のセ
ンスアンプ回路では、図２または図３中において比較の
ために破線で示したようにセンスアンプ感度が急激に低
下し、同時に総消費電流が著しく増大していた。しかし
ながら、図１に示した実施の形態によれば、新たに追加
されたＭＯＳトランジスタＱP3およびＱP4のゲート電極
に、ＶCCとアース電位との中間電位であるＶref ＝
３．０〜４．０Ｖが印加されているので、従来大きな電
源電流が流れた入力条件下においても、すなわちＤIN，
／ＤINが共に比較的高いレベルにある場合においても、
ＭＯＳトランジスタＱP3，ＱP4は飽和領域で動作する。
ように、入力データＤIN，／ＤINのレベルが低い場合に
は、入出力特性の傾きが大きく、したがってセンスアン
プ感度が良好であり、さらに各インバータを流れる定常
電流も小さく、したがって回路の総消費電流も小さい。
一方、ＤIN，／ＤINが共に比較的高い電圧レベル、すな
わち２Ｖ〜３Ｖの領域になると、図４に示した従来のセ
ンスアンプ回路では、図２または図３中において比較の
ために破線で示したようにセンスアンプ感度が急激に低
下し、同時に総消費電流が著しく増大していた。しかし
ながら、図１に示した実施の形態によれば、新たに追加
されたＭＯＳトランジスタＱP3およびＱP4のゲート電極
に、ＶCCとアース電位との中間電位であるＶref ＝
３．０〜４．０Ｖが印加されているので、従来大きな電
源電流が流れた入力条件下においても、すなわちＤIN，
／ＤINが共に比較的高いレベルにある場合においても、
ＭＯＳトランジスタＱP3，ＱP4は飽和領域で動作する。
【００１６】したがって、これらのＭＯＳトランジスタ
ＱP3，ＱP4はそれら自身を介して流れる電流をほぼ一定
値に保つ電流制限要素として機能することになる。これ
によって、入力データレベルの高低にかかわらず、回路
を流れる電流は一定値以下に保たれ、総消費電流の増大
を抑制することが可能となる。
ＱP3，ＱP4はそれら自身を介して流れる電流をほぼ一定
値に保つ電流制限要素として機能することになる。これ
によって、入力データレベルの高低にかかわらず、回路
を流れる電流は一定値以下に保たれ、総消費電流の増大
を抑制することが可能となる。
【００１７】また、図１中において、ＭＯＳトランジス
タＱP3のしきい値電圧をＶTHとすると、基準電位Ｖ1
は、入力データＤIN，／ＤINのレベルが高い場合でも、
Ｖref＋｜ＶTH｜以下には下がらない。このため、ＭＯ
ＳトランジスタＱP1，ＱP2からなるカレントミラーは、
入力条件が高くなってもほとんど飽和領域からずれて動
作することがなくなり、したがって図２に示すように、
入出力特性が急激に劣化し、センスアンプ感度が低下す
ることはない。
タＱP3のしきい値電圧をＶTHとすると、基準電位Ｖ1
は、入力データＤIN，／ＤINのレベルが高い場合でも、
Ｖref＋｜ＶTH｜以下には下がらない。このため、ＭＯ
ＳトランジスタＱP1，ＱP2からなるカレントミラーは、
入力条件が高くなってもほとんど飽和領域からずれて動
作することがなくなり、したがって図２に示すように、
入出力特性が急激に劣化し、センスアンプ感度が低下す
ることはない。
【００１８】なお、上述の実施の形態では、カレントミ
ラーの負荷側をＰチャネルＭＯＳトランジスタＱP1およ
びＱP2で構成した場合について説明したが、これらをＮ
チャネルＭＯＳトランジスタで構成した場合にも同様の
効果を得ることができる。なお、この場合には、電流制
限要素はＮチャネルＭＯＳトランジスタでなければなら
ない。
ラーの負荷側をＰチャネルＭＯＳトランジスタＱP1およ
びＱP2で構成した場合について説明したが、これらをＮ
チャネルＭＯＳトランジスタで構成した場合にも同様の
効果を得ることができる。なお、この場合には、電流制
限要素はＮチャネルＭＯＳトランジスタでなければなら
ない。
【００１９】
【発明の効果】以上のようにこの発明によれば、カレン
トミラーを構成している第２の負荷トランジスタと第２
の電位ノードとの間に設けられる第１の電流制限トラン
ジスタを有しているので、カレントミラーにおける第２
の負荷トランジスタを流れる電流が抑制され、消費電流
の小さいカレントミラー回路が得られるという効果を奏
する。
トミラーを構成している第２の負荷トランジスタと第２
の電位ノードとの間に設けられる第１の電流制限トラン
ジスタを有しているので、カレントミラーにおける第２
の負荷トランジスタを流れる電流が抑制され、消費電流
の小さいカレントミラー回路が得られるという効果を奏
する。
【図１】 この発明の一実施の形態のセンスアンプ回路
の回路図である。
の回路図である。
【図２】 この発明の一実施の形態のセンスアンプ回路
の入出力特性を示す図である。
の入出力特性を示す図である。
【図３】 この発明の一実施の形態のセンスアンプ回路
の総消費電流を示す図である。
の総消費電流を示す図である。
【図４】 従来のセンスアンプ回路の回路図である。
【図５】 従来のセンスアンプ回路の負荷特性およびド
ライバ特性を示す図である。
ライバ特性を示す図である。
【図６】 従来のセンスアンプ回路の入出力特性を示す
図である。
図である。
【図７】 従来のセンスアンプ回路の総消費電流を示す
図である。
図である。
ＱP1 Ｐチャネルトランジスタ、 ＱP2 Ｐチャネルト
ランジスタ ＱP3 Ｐチャネルトランジスタ、 ＱP4 Ｐチャネルト
ランジスタ ＱN1 Ｎチャネルトランジスタ、 ＱN2 Ｎチャネルト
ランジスタ
ランジスタ ＱP3 Ｐチャネルトランジスタ、 ＱP4 Ｐチャネルト
ランジスタ ＱN1 Ｎチャネルトランジスタ、 ＱN2 Ｎチャネルト
ランジスタ
Claims (3)
- 【請求項１】 第１の電位が印加される第１の電位ノー
ドと前記第１の電位と異なる第２の電位が印加される第
２の電位ノードとの間に接続される第１の負荷トランジ
スタ、前記第１の電位ノードと第１のノードとの間に接
続され、前記第１の負荷トランジスタとでカレントミラ
ーを構成する第２の負荷トランジスタ、および前記第１
のノードと前記第２の電位ノードとの間に接続され、前
記第１のノードと第２の電位ノードとの間に流れる電流
を所定値以下に保つための第１の電流制限トランジスタ
を有するカレントミラー回路を備える半導体集積回路。 - 【請求項２】 第１の負荷トランジスタは、第１の負荷
トランジスタと第２の電位ノードとの間に流れる電流を
所定値以下に保つための第２の電流制限トランジスタを
介して第２の電位ノードに接続される請求項１記載の半
導体集積回路。 - 【請求項３】 第１の負荷トランジスタは、ゲートに第
１の入力電位を受ける第１の入力トランジスタを介して
第２の電位ノードに接続され、 第１の電流制限トランジスタは、ゲートに第２の入力電
位を受ける第２の入力トランジスタを介して前記第２の
電位ノードに接続される請求項１記載の半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7259968A JPH08195086A (ja) | 1995-10-06 | 1995-10-06 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7259968A JPH08195086A (ja) | 1995-10-06 | 1995-10-06 | 半導体集積回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61145798A Division JP2621140B2 (ja) | 1986-06-20 | 1986-06-20 | センスアンプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08195086A true JPH08195086A (ja) | 1996-07-30 |
Family
ID=17341435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7259968A Pending JPH08195086A (ja) | 1995-10-06 | 1995-10-06 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08195086A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS632193A (ja) * | 1986-06-20 | 1988-01-07 | Mitsubishi Electric Corp | センスアンプ回路 |
-
1995
- 1995-10-06 JP JP7259968A patent/JPH08195086A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS632193A (ja) * | 1986-06-20 | 1988-01-07 | Mitsubishi Electric Corp | センスアンプ回路 |
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