JPH08195393A - メタル配線形成方法 - Google Patents
メタル配線形成方法Info
- Publication number
- JPH08195393A JPH08195393A JP514295A JP514295A JPH08195393A JP H08195393 A JPH08195393 A JP H08195393A JP 514295 A JP514295 A JP 514295A JP 514295 A JP514295 A JP 514295A JP H08195393 A JPH08195393 A JP H08195393A
- Authority
- JP
- Japan
- Prior art keywords
- groove
- metal wiring
- layer
- metal
- dummy pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
(57)【要約】
【目的】本発明は、メタル層を均一性よくポリッシング
することを目的とする。 【構成】溝１１の形成されたアンダーコート層２上にメ
タル層１３を形成し、このメタル層１３をＣＭＰにより
平坦化して埋め込みメタル配線１４を形成する際に、溝
１１の形成とともにこの溝１１内にダミーパターン１２
を形成し、この後に、メタル層１３を形成して化学機械
研磨により平坦化する。
することを目的とする。 【構成】溝１１の形成されたアンダーコート層２上にメ
タル層１３を形成し、このメタル層１３をＣＭＰにより
平坦化して埋め込みメタル配線１４を形成する際に、溝
１１の形成とともにこの溝１１内にダミーパターン１２
を形成し、この後に、メタル層１３を形成して化学機械
研磨により平坦化する。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＣＤ（液晶ディスプ
レイ）や半導体製造に用いられるメタル埋め込みによる
メタル配線を形成するメタル配線形成方法に関する。
レイ）や半導体製造に用いられるメタル埋め込みによる
メタル配線を形成するメタル配線形成方法に関する。
【０００２】
【従来の技術】ＬＣＤ等の基板又はアンダーコート層に
は、メタル埋め込みの配線が形成されている。すなわ
ち、図４に示すようにガラス基板１上には、アンダーコ
ート層２が形成され、このアンダーコート層２に溝３が
形成されている。
は、メタル埋め込みの配線が形成されている。すなわ
ち、図４に示すようにガラス基板１上には、アンダーコ
ート層２が形成され、このアンダーコート層２に溝３が
形成されている。
【０００３】このアンダーコート層２に対する溝３の形
成は、例えばアンダーコード層２にレジストパターンを
形成し、このレジストパターンをマスクとしてエッチン
グ処理を行い、アンダーコード層２に対して配線パター
ンに沿った溝２を形成するものである。
成は、例えばアンダーコード層２にレジストパターンを
形成し、このレジストパターンをマスクとしてエッチン
グ処理を行い、アンダーコード層２に対して配線パター
ンに沿った溝２を形成するものである。
【０００４】次に、この溝３の形成されたアンダーコー
ド層２上にはメタル層が形成され、この後に、フォトリ
ソグラフィ技術によるエッチング処理によりメタル層が
アンダーコード層２の表面と同一高さとなるように平坦
化される。
ド層２上にはメタル層が形成され、この後に、フォトリ
ソグラフィ技術によるエッチング処理によりメタル層が
アンダーコード層２の表面と同一高さとなるように平坦
化される。
【０００５】この結果、図５に示すようにアンダーコー
ド層２に埋め込められたメタル配線４が形成される。し
かしながら、このようなメタル配線４の形成方法では、
エッチング処理によりメタル層を平坦化しているが、こ
の処理ではメタル配線４をアンダーコード層２の表面高
さと同一に平坦化できず、アンダーコード層２に対して
段差ができ、アンダーコード層２から出っ張って形成さ
れてしまう。
ド層２に埋め込められたメタル配線４が形成される。し
かしながら、このようなメタル配線４の形成方法では、
エッチング処理によりメタル層を平坦化しているが、こ
の処理ではメタル配線４をアンダーコード層２の表面高
さと同一に平坦化できず、アンダーコード層２に対して
段差ができ、アンダーコード層２から出っ張って形成さ
れてしまう。
【０００６】このように段差が形成されてしまうと、ア
ンダーコード層２及びメタル配線４上に薄膜を形成した
場合、メタル配線４での段差によりその上層膜の段差被
覆性が劣化し、このためにＬＣＤや半導体素子に対する
特性不良、信頼性低下、さらには歩留まりの低下を引き
起こす。
ンダーコード層２及びメタル配線４上に薄膜を形成した
場合、メタル配線４での段差によりその上層膜の段差被
覆性が劣化し、このためにＬＣＤや半導体素子に対する
特性不良、信頼性低下、さらには歩留まりの低下を引き
起こす。
【０００７】又、メタル配線４の材料としては、エッチ
ング処理により平坦化の形成できる材料に限られてしま
う。このため、Ｃｕ、Ｃｕ合金、Ａｇ、Ａｕ等の低抵抗
の材料であっても、加工プロセスが複雑になる材料の使
用が困難である。
ング処理により平坦化の形成できる材料に限られてしま
う。このため、Ｃｕ、Ｃｕ合金、Ａｇ、Ａｕ等の低抵抗
の材料であっても、加工プロセスが複雑になる材料の使
用が困難である。
【０００８】一方、メタル層を平坦化する方法として他
に化学機械研磨（ＣＭＰ：ケミカル・メカニカル・ポリ
ッシング）がある。このＣＭＰは、主にＫＯＨ等のアル
カリベースの水溶液にコロイダルシリカ等を分散させた
スラリを研磨剤として使用して、例えばメタル層を化学
的及び機械的にポリッシングする方法である。
に化学機械研磨（ＣＭＰ：ケミカル・メカニカル・ポリ
ッシング）がある。このＣＭＰは、主にＫＯＨ等のアル
カリベースの水溶液にコロイダルシリカ等を分散させた
スラリを研磨剤として使用して、例えばメタル層を化学
的及び機械的にポリッシングする方法である。
【０００９】しかしながら、このＣＭＰでは、溝３が図
６に示すように数μｍのライン幅３ａと数百μｍもの幅
のあるパッド部３ｂとが混在するパターンに対しては、
メタル層を均一にポリッシングすることができない。特
に数百μｍもの幅のあるパッド部３ｂのメタル層に対し
ては、図７に示すようにメタル配線４が凹型に形成され
てしまう。
６に示すように数μｍのライン幅３ａと数百μｍもの幅
のあるパッド部３ｂとが混在するパターンに対しては、
メタル層を均一にポリッシングすることができない。特
に数百μｍもの幅のあるパッド部３ｂのメタル層に対し
ては、図７に示すようにメタル配線４が凹型に形成され
てしまう。
【００１０】
【発明が解決しようとする課題】以上のようにエッチン
グ処理によりメタル層を平坦化すると、メタル配線４を
平坦化できずアンダーコード層２に対して段差ができて
しまう。又、ＣＭＰでも、メタル層を均一にポリッシン
グすることができず、メタル配線４を凹型に形成してし
まう。そこで本発明は、メタル層を均一性よくポリッシ
ングできるメタル配線形成方法を提供することを目的と
する。
グ処理によりメタル層を平坦化すると、メタル配線４を
平坦化できずアンダーコード層２に対して段差ができて
しまう。又、ＣＭＰでも、メタル層を均一にポリッシン
グすることができず、メタル配線４を凹型に形成してし
まう。そこで本発明は、メタル層を均一性よくポリッシ
ングできるメタル配線形成方法を提供することを目的と
する。
【００１１】
【課題を解決するための手段と作用】請求項１によれ
ば、溝の形成された基板又はアンダーコート層上にメタ
ル層を形成し、このメタル層を化学機械研磨により平坦
化して埋め込みメタル配線を形成する際に、溝の形成と
ともにこの溝内にダミーパターンを形成し、この後に、
メタル層を形成して化学機械研磨により平坦化すれば、
ダミーパターンによりメタル配線が基板又はアンダーコ
ート層の高さに均一に平坦化される。
ば、溝の形成された基板又はアンダーコート層上にメタ
ル層を形成し、このメタル層を化学機械研磨により平坦
化して埋め込みメタル配線を形成する際に、溝の形成と
ともにこの溝内にダミーパターンを形成し、この後に、
メタル層を形成して化学機械研磨により平坦化すれば、
ダミーパターンによりメタル配線が基板又はアンダーコ
ート層の高さに均一に平坦化される。
【００１２】請求項２によれば、基板又はアンダーコー
ト層上の溝の形成は、先ずダミー用パターンの有するレ
ジストパターンを基板又はアンダーコート層上に形成
し、このレジストパターンをマスクとして基板又はアン
ダーコート層をエッチング処理して溝内にダミーパター
ンを形成する。
ト層上の溝の形成は、先ずダミー用パターンの有するレ
ジストパターンを基板又はアンダーコート層上に形成
し、このレジストパターンをマスクとして基板又はアン
ダーコート層をエッチング処理して溝内にダミーパター
ンを形成する。
【００１３】請求項３によれば、ダミーパターンは、柱
状、又はライン状に形成されている。請求項４によれ
ば、ダミーパターンが化学機械研磨のストッパとして機
能することによりメタル配線が基板又はアンダーコート
層の高さに均一に平坦化される。
状、又はライン状に形成されている。請求項４によれ
ば、ダミーパターンが化学機械研磨のストッパとして機
能することによりメタル配線が基板又はアンダーコート
層の高さに均一に平坦化される。
【００１４】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。図１はメタル配線形成プロセスを示す図
である。ガラス基板１上には、同図(a) に示すようにア
ンダーコート層２が形成されている。
して説明する。図１はメタル配線形成プロセスを示す図
である。ガラス基板１上には、同図(a) に示すようにア
ンダーコート層２が形成されている。
【００１５】次の工程において、このアンダーコート層
２上には、レジストが塗布され、これがエッチング処理
により同図(b) に示すようにレジストパターン１０とし
て形成される。
２上には、レジストが塗布され、これがエッチング処理
により同図(b) に示すようにレジストパターン１０とし
て形成される。
【００１６】このレジストパターン１０は、メタル配線
のパターンに対応した形状であり、かつパッド部のよう
な幅の広い部分にはダミーパターンを作成するためのダ
ミー用パターンが形成されている。
のパターンに対応した形状であり、かつパッド部のよう
な幅の広い部分にはダミーパターンを作成するためのダ
ミー用パターンが形成されている。
【００１７】次の工程において、アンダーコート層２
が、レジストパターン１０をマスクとしてエッチング処
理される。このエッチング処理の後にレジスト１０が除
去され、同図(c) に示すようにメタル配線に沿った溝１
１が形成される。
が、レジストパターン１０をマスクとしてエッチング処
理される。このエッチング処理の後にレジスト１０が除
去され、同図(c) に示すようにメタル配線に沿った溝１
１が形成される。
【００１８】このとき、溝１１には、その幅の広いパッ
ド部のような部分には、図２に示すようにダミーパター
ン１２が形成される。このダミーパターン１２は、柱状
であり、かつその高さがアンダーコート層２の表面と一
致する高さに形成されている。又、このダミーパターン
１２は、溝１１内にほぼ等間隔に設けられている。
ド部のような部分には、図２に示すようにダミーパター
ン１２が形成される。このダミーパターン１２は、柱状
であり、かつその高さがアンダーコート層２の表面と一
致する高さに形成されている。又、このダミーパターン
１２は、溝１１内にほぼ等間隔に設けられている。
【００１９】なお、このダミーパターン１２は、柱状に
限らず、幅の狭いライン状に形成して溝１１のほぼ中央
部に設けてもよい。次の工程において、溝１１の形成さ
れたアンダーコート層２の上には、図１(d) に示すよう
にメタル層１３が、スパッタリング又はＣＶＤ（化学的
気相成長）等により成膜される。この場合、アニール又
はリフローが必要に応じて行われる。
限らず、幅の狭いライン状に形成して溝１１のほぼ中央
部に設けてもよい。次の工程において、溝１１の形成さ
れたアンダーコート層２の上には、図１(d) に示すよう
にメタル層１３が、スパッタリング又はＣＶＤ（化学的
気相成長）等により成膜される。この場合、アニール又
はリフローが必要に応じて行われる。
【００２０】このメタル層１３は、アンダーコート層２
上に溝１１の深さよりも充分に高く成膜され、かつその
表面が凹凸状になっている。このようなメタル層１３に
対して次の工程において、メタル層１３の平坦化処理が
行われる。
上に溝１１の深さよりも充分に高く成膜され、かつその
表面が凹凸状になっている。このようなメタル層１３に
対して次の工程において、メタル層１３の平坦化処理が
行われる。
【００２１】すなわち、メタル層１３は、ＣＭＰ（化学
機械研磨）により不要な部分がポリッシングされ、メタ
ル層１３の高さはアンダーコート層２と一致するように
なる。
機械研磨）により不要な部分がポリッシングされ、メタ
ル層１３の高さはアンダーコート層２と一致するように
なる。
【００２２】このＣＭＰによるポリッシングの際、図２
に示すように幅の広いパッド部のような溝１１には、ダ
ミーパターン１２が形成されているので、このダミーパ
ターン１２がＣＭＰのストッパとなる。
に示すように幅の広いパッド部のような溝１１には、ダ
ミーパターン１２が形成されているので、このダミーパ
ターン１２がＣＭＰのストッパとなる。
【００２３】従って、幅の広いパッド部のような溝１１
おいてもメタル層１３は、図３に示すように高さがアン
ダーコート層２と一致するようになる。この結果、アン
ダーコート層２には、図１(e) に示すようにアンダーコ
ート層２に埋め込まれ、その表面が平坦化されたメタル
配線１４が形成される。
おいてもメタル層１３は、図３に示すように高さがアン
ダーコート層２と一致するようになる。この結果、アン
ダーコート層２には、図１(e) に示すようにアンダーコ
ート層２に埋め込まれ、その表面が平坦化されたメタル
配線１４が形成される。
【００２４】このように上記一実施例においては、溝１
１の形成されたアンダーコート層２上にメタル層１３を
形成し、このメタル層１３をＣＭＰにより平坦化して埋
め込みメタル配線１４を形成する際に、溝１１の形成と
ともにこの溝１１内にダミーパターン１２を形成し、こ
の後に、メタル層１３を形成して化学機械研磨により平
坦化するようにしたので、ダミーパターン１２がＣＭＰ
のストッパとして作用して、メタル層１３がアンダーコ
ート層２の高さに一致して平坦化され、アンダーコート
層２に対して段差を生じることはない。これにより、Ｌ
ＣＤや半導体素子に対する特性不良、信頼性低下、さら
には歩留まりの低下を引き起こすことはない。
１の形成されたアンダーコート層２上にメタル層１３を
形成し、このメタル層１３をＣＭＰにより平坦化して埋
め込みメタル配線１４を形成する際に、溝１１の形成と
ともにこの溝１１内にダミーパターン１２を形成し、こ
の後に、メタル層１３を形成して化学機械研磨により平
坦化するようにしたので、ダミーパターン１２がＣＭＰ
のストッパとして作用して、メタル層１３がアンダーコ
ート層２の高さに一致して平坦化され、アンダーコート
層２に対して段差を生じることはない。これにより、Ｌ
ＣＤや半導体素子に対する特性不良、信頼性低下、さら
には歩留まりの低下を引き起こすことはない。
【００２５】又、メタル配線４の材料としては、Ｃｕ、
Ｃｕ合金、Ａｇ、Ａｕ等の低抵抗の材料を用いることが
できる。これにより、ＬＣＤや半導体素子における消費
電力の低減、トランジスタの駆動速度向上が図れ、その
うえ配線線幅の微細化を行うことができ、高細緻製品、
高開口率製品への適用が期待できる。
Ｃｕ合金、Ａｇ、Ａｕ等の低抵抗の材料を用いることが
できる。これにより、ＬＣＤや半導体素子における消費
電力の低減、トランジスタの駆動速度向上が図れ、その
うえ配線線幅の微細化を行うことができ、高細緻製品、
高開口率製品への適用が期待できる。
【００２６】さらに、ＣＭＰによるポリッシング時に
は、耐ＣＭＰ性の高いダミーパターン１２を形成するの
で、パッド部や配線幅の広い部分の溝１１であっても均
一にポリッシングでき、例えばＴＦＴ（薄膜トランジス
タ）のような数μｍのラインから数百μｍのパッド部ま
で１回のポリッシングで平坦化できる。
は、耐ＣＭＰ性の高いダミーパターン１２を形成するの
で、パッド部や配線幅の広い部分の溝１１であっても均
一にポリッシングでき、例えばＴＦＴ（薄膜トランジス
タ）のような数μｍのラインから数百μｍのパッド部ま
で１回のポリッシングで平坦化できる。
【００２７】なお、上記一実施例では、アンダーコート
層２に溝を形成してメタル配線１４を埋め込んでいる
が、これに限らず各種材料により形成された基板に溝を
形成してメタル配線を埋め込むようにしてもよい。
層２に溝を形成してメタル配線１４を埋め込んでいる
が、これに限らず各種材料により形成された基板に溝を
形成してメタル配線を埋め込むようにしてもよい。
【００２８】
【発明の効果】以上詳記したように本発明によれば、メ
タル層を均一性よくポリッシングできるメタル配線形成
方法を提供できる。
タル層を均一性よくポリッシングできるメタル配線形成
方法を提供できる。
【図１】本発明に係わるメタル配線形成方法の一実施例
を示すプロセス図。
を示すプロセス図。
【図２】溝内のダミーパターンを示す図。
【図３】ダミーパターンを用いてのメタル配線の形成を
示す図。
示す図。
【図４】従来における溝の形成を示す図。
【図５】同溝に対するメタル配線の形成を示す図。
【図６】幅の広い溝を示す図。
【図７】同溝に対するメタル配線の凹状の形成を示す
図。
図。
１…ガラス基板、２…アンダーコート層、１０…レジス
トパターン、１１…溝、１２…ダミーパターン、１３…
メタル層、１４…メタル配線。
トパターン、１１…溝、１２…ダミーパターン、１３…
メタル層、１４…メタル配線。
Claims (4)
- 【請求項１】 溝の形成された基板又はアンダーコート
層上にメタル層を形成し、このメタル層を化学機械研磨
により平坦化して埋め込みメタル配線を形成するメタル
配線形成方法において、 前記溝の形成とともにこの溝内にダミーパターンを形成
することを特徴とするメタル配線形成方法。 - 【請求項２】 溝の形成は、ダミー用パターンの有する
レジストパターンを基板又はアンダーコート層上に形成
する工程と、このレジストパターンをマスクとして前記
基板又は前記アンダーコート層をエッチング処理して溝
内にダミーパターンを形成する工程とを有することを特
徴とする請求項１記載のメタル配線形成方法。 - 【請求項３】 ダミーパターンは、柱状、又はライン状
に形成されたことを特徴とする請求項１記載のメタル配
線形成方法。 - 【請求項４】 ダミーパターンが化学機械研磨のストッ
パとして機能することを特徴とする請求項１記載のメタ
ル配線形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP514295A JPH08195393A (ja) | 1995-01-17 | 1995-01-17 | メタル配線形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP514295A JPH08195393A (ja) | 1995-01-17 | 1995-01-17 | メタル配線形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08195393A true JPH08195393A (ja) | 1996-07-30 |
Family
ID=11603061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP514295A Pending JPH08195393A (ja) | 1995-01-17 | 1995-01-17 | メタル配線形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08195393A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6921976B2 (en) | 2001-02-28 | 2005-07-26 | Sanyo Electric Co., Ltd. | Semiconductor device including an island-like dielectric member embedded in a conductive pattern |
| WO2006082472A1 (en) * | 2005-02-03 | 2006-08-10 | Kabushiki Kaisha Toshiba | Nand flash memory and data programming method thereof |
| KR100726272B1 (ko) * | 2004-09-30 | 2007-06-11 | 세이코 엡슨 가부시키가이샤 | 격벽 구조체, 격벽 구조체의 형성 방법, 디바이스, 전기 광학 장치 및 전자 기기 |
| EP1382065A4 (en) * | 2001-04-24 | 2009-04-15 | Acm Res Inc | ELECTROLYTIC POLISHING OF METALLIC LAYERS ON PLATELETS PROVIDED WITH TRENCHES OR INTERCONNECTION HOLES WITH FALSE STRUCTURES |
-
1995
- 1995-01-17 JP JP514295A patent/JPH08195393A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6921976B2 (en) | 2001-02-28 | 2005-07-26 | Sanyo Electric Co., Ltd. | Semiconductor device including an island-like dielectric member embedded in a conductive pattern |
| EP1382065A4 (en) * | 2001-04-24 | 2009-04-15 | Acm Res Inc | ELECTROLYTIC POLISHING OF METALLIC LAYERS ON PLATELETS PROVIDED WITH TRENCHES OR INTERCONNECTION HOLES WITH FALSE STRUCTURES |
| KR100726272B1 (ko) * | 2004-09-30 | 2007-06-11 | 세이코 엡슨 가부시키가이샤 | 격벽 구조체, 격벽 구조체의 형성 방법, 디바이스, 전기 광학 장치 및 전자 기기 |
| US7732817B2 (en) | 2004-09-30 | 2010-06-08 | Seiko Epson Corporation | Pattern formed structure, method of forming pattern, device, electrooptical device and electronic equipment |
| WO2006082472A1 (en) * | 2005-02-03 | 2006-08-10 | Kabushiki Kaisha Toshiba | Nand flash memory and data programming method thereof |
| US7400534B2 (en) | 2005-02-03 | 2008-07-15 | Kabushiki Kaisha Toshiba | NAND flash memory and data programming method thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5302233A (en) | Method for shaping features of a semiconductor structure using chemical mechanical planarization (CMP) | |
| KR100585563B1 (ko) | 반도체 디바이스의 형성 공정 | |
| JP2702398B2 (ja) | 半導体構造物上に平坦な表面を形成する方法 | |
| JP3216104B2 (ja) | メタルプラグ形成方法及び配線形成方法 | |
| JPH1092821A (ja) | 半導体素子の配線形成方法 | |
| JPH0745616A (ja) | 半導体装置の製造方法 | |
| JPH07249626A (ja) | 半導体装置の製造方法 | |
| JP2555947B2 (ja) | 半導体装置及びその製造方法 | |
| JP3302142B2 (ja) | 半導体装置の製造方法 | |
| US6355566B1 (en) | Method of removing surface defects or other recesses during the formation of a semiconductor device | |
| JPH08195393A (ja) | メタル配線形成方法 | |
| JPH03295239A (ja) | 半導体装置の製造方法 | |
| JP2541214B2 (ja) | 半導体装置の製造方法 | |
| JPS61120424A (ja) | 誘電体分離基板の研磨方法 | |
| JP3116879B2 (ja) | 半導体装置の製造方法 | |
| JP2000091415A (ja) | Ｓｔｉの形成方法 | |
| JP2643793B2 (ja) | 半導体装置及びその製造方法 | |
| JPH09148270A (ja) | エッチング方法及び半導体装置の製造方法 | |
| US6613648B1 (en) | Shallow trench isolation using TEOS cap and polysilicon pullback | |
| KR100457340B1 (ko) | 반도체 소자 제조방법 | |
| JPH08162431A (ja) | 半導体装置の平坦化方法 | |
| JP2778114B2 (ja) | 半導体基板の製法 | |
| GB2298961A (en) | polishing apparatus | |
| JPH09246219A (ja) | 半導体装置の製造方法 | |
| JP2003273051A (ja) | 半導体装置の製造方法 |