JPH08201480A - 信号処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 複数のＩＣを１つのＩＣにまとめる際に、既
存のテストパターンを用いて複数のＩＣに相当する信号
ブロックのテストをすることができる信号処理装置の提
供を目的とする。 【構成】 複数の集積回路を１つにまとめた信号処理装
置において、複数の信号処理ブロック２、５と、複数の
信号処理ブロック２、５の間に設けられ、信号の入出力
が可能なポートとしてのＩ／Ｏセル８、出力端子１１と
を備え、ポートとしてのＩ／Ｏセル８、出力端子１１に
よる信号の入出力により、複数の信号処理ブロック２、
５の動作テストを行うようにしたので、既存のパターン
を流用してテストを行うことができ、複数の集積回路を
１つにまとめる工数を削減することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば、複数のＩＣを
１つにまとめるハイブリッドＩＣに使用して好適な信号
処理装置に関する。

【０００２】

【従来の技術】複数のＩＣを接続して回路を構成した場
合には、回路の製造工程において、各ＩＣは個別に動作
テストを行うようにしていた。

【０００３】図６は、従来の２つのＩＣを１つにしたと
きの双方向のバスの接続図である。図６において、一方
のＩＣ６０は信号の入出力を行うＩ／Ｏセル６３を有し
ている。Ｉ／Ｏセル６３は、トライステートバッファ６
１及びバッファ６２から構成されている。トライステー
トバッファ６１は、テスト信号Ａがアクティブのとき端
子６４から出力信号を出力する。また、バッファ６２は
端子６４から入力信号を入力する。

【０００４】他方のＩＣ６５は信号の入出力を行うＩ／
Ｏセル６８を有している。Ｉ／Ｏセル６８は、トライス
テートバッファ６６及びバッファ６７から構成されてい
る。トライステートバッファ６６は、テスト信号Ａ
^* （ただし、Ａ^* 、はＡの反転信号である。）がアクテ
ィブのとき端子６９から出力信号を出力する。また、バ
ッファ６７は端子６９から入力信号を入力する。

【０００５】一方のＩＣ６０と他方のＩＣ６５とは端子
６４および端子６９で配線パターン７０により接続され
ている。このとき、テスト信号Ａをアクティブにするこ
とにより、一方のＩＣ６０のトライステートバッファ６
１から端子６４、配線パターン７０および端子６９を介
して他方のＩＣ６５のバッファ６７に信号が供給され
る。これにより、一方のＩＣ６０の信号の出力と他方の
ＩＣ６５の信号の入力動作をテストすることができる。

【０００６】また、テスト信号Ｂをアクティブにするこ
とにより、他方のＩＣ６５のトライステートバッファ６
６から端子６９、配線パターン７０および端子６４を介
して一方のＩＣ６０のバッファ６２に信号が供給され
る。これにより、他方のＩＣ６５の信号の出力と一方の
ＩＣ６０の信号の入力動作ををテストすることができ
る。

【０００７】図７は、従来の２つのＩＣを１つにしたと
きの単方向の接続図である。図７において、一方のＩＣ
７１は信号の入出力を行うＩ／Ｏセル７２を有してい
る。Ｉ／Ｏセル７２は、バッファ７３から構成されてい
る。バッファ７３は、端子７４から出力信号を出力す
る。他方のＩＣ７５は信号の入出力を行うＩ／Ｏセル７
６を有している。Ｉ／Ｏセル７６は、バッファ７７から
構成されている。バッファ７７は、端子７８から出力信
号を出力する。

【０００８】一方のＩＣ７１と他方のＩＣ７５とは端子
７４および端子７８で配線パターン７９により接続され
ている。このとき、一方のＩＣ７１のバッファ７３から
端子７４、配線パターン７９および端子７８を介して他
方のＩＣ７５のバッファ７７に信号が供給される。これ
により、一方のＩＣ７１の信号の出力と他方のＩＣ７５
の信号の入力動作をテストすることができる。

【０００９】このようにして、２つのＩＣを１つに接続
したときの各ＩＣの動作テストを行っていた。

【００１０】ところが、市場において装置全体を小型化
してほしいという要望や、生産ラインにおいて製造工程
の簡略化の要望がある。このため、信号処理装置はメカ
構成を除いて、回路系はできるだけ簡略化することが望
ましい。

【００１１】また、近年において、半導体の製造技術が
進歩したため、複数のＩＣを１つのＩＣにまとめてハイ
ブリッドＩＣとすることが可能となるようになってき
た。このようにすることにより、回路規模を小型化し、
信号処理の高速化を図ることができるようになってき
た。

【００１２】しかし、このような複数のＩＣを１つのＩ
Ｃにまとめた場合には、ＩＣの内部の信号ブロック毎の
動作テストを行うことができなくなる。このため、ＩＣ
の製造工程において、複数のＩＣを１つのＩＣにまとめ
た場合の接続が正しいかどうかを判別することができな
くなり、１つにまとめたＩＣの製品としての品質を確認
することができないのでＩＣの生産ラインから出荷する
ことができなくなった。

【００１３】また、１つにまとめたＩＣの専用のテスト
パターンを新たに作成して付加するには、テストパター
ンの開発期間が余計にかかるので、１つにまとめたＩＣ
の製造期間が延びることになる。

【００１４】

【発明が解決しようとする課題】このような従来の信号
処理装置においては、複数のＩＣを１つのＩＣにまとめ
た場合には、ＩＣの内部の信号ブロック毎の動作テスト
を行うことができなくなるという不都合があった。

【００１５】本発明は、かかる点に鑑みてなされたもの
であり、複数のＩＣを１つのＩＣにまとめる際に、既存
のテストパターンを用いて複数のＩＣに相当する信号ブ
ロックのテストをすることができる信号処理装置の提供
を目的とする。

【００１６】

【課題を解決するための手段】本発明の信号処理装置
は、図１乃至図５に示す如く、複数の集積回路を１つに
まとめた信号処理装置において、複数の信号処理ブロッ
ク２、５、３１、３３と、複数の信号処理ブロック２、
５、３１、３３の間に設けられ、信号の入出力が可能な
ポート８、１１、３５、３８とを備え、ポート８、１
１、３５、３８による信号の入出力により、複数の信号
処理ブロック２、５、３１、３３の動作テストを行うよ
うにしたものである。

【００１７】また、本発明の信号処理装置は、図１乃至
図５に示す如く、上述において、ポート４４、４６、５
１、５３に出力制御信号を供給するポート制御回路５６
を設け、ポート制御回路５６の出力制御信号によりポー
ト４４、４６、５１、５３を制御して、複数の信号処理
ブロック４３、４８、５５の動作テストを行うようにし
たものである。

【００１８】また、本発明の信号処理装置は、図１乃至
図５に示す如く、上述において、複数の信号処理ブロッ
ク２、５は双方向に信号を伝送するものであり、ポート
８、１１はテスト用出力端子として用いるようにしたも
のである。

【００１９】また、本発明の信号処理装置は、図１乃至
図５に示す如く、上述において、複数の信号処理ブロッ
ク３１、３３は単方向に信号を伝送するものであり、ポ
ート３５、３８はテスト用出力または入力端子として用
いるようにしたものである。

【００２０】

【作用】本発明によれば、複数の集積回路を１つにまと
めた信号処理装置において、複数の信号処理ブロック
２、５、３１、３３と、複数の信号処理ブロック２、
５、３１、３３の間に設けられ、信号の入出力が可能な
ポート８、１１、３５、３８とを備え、ポート８、１
１、３５、３８による信号の入出力により、複数の信号
処理ブロック２、５、３１、３３の動作テストを行うよ
うにしたので、既存のパターンを流用してテストを行う
ことができ、複数の集積回路を１つにまとめる工数を削
減することができる。

【００２１】また、本発明によれば、上述において、ポ
ート４４、４６、５１、５３に出力制御信号を供給する
ポート制御回路５６を設け、ポート制御回路５６の出力
制御信号によりポート４４、４６、５１、５３を制御し
て、複数の信号処理ブロック４３、４８、５５の動作テ
ストを行うようにしたので、複数の信号処理ブロック４
３、４８、５５に対してテストプログラムによりシュミ
レートして、期待値が出力されるか否かにより、複数の
信号処理ブロック４３、４８、５５の動作テストを行う
ことができる。

【００２２】また、本発明によれば、上述において、複
数の信号処理ブロック２、５は双方向に信号を伝送する
ものであり、ポート８、１１はテスト用出力端子として
用いるようにしたので、テスト用出力端子としてのポー
ト８、１１において双方向の信号伝送を行う複数の信号
処理ブロック２、５の出力を検出することにより、複数
の信号処理ブロック２、５の動作テストを行うことがで
きる。

【００２３】また、本発明によれば、上述において、複
数の信号処理ブロック３１、３３は単方向に信号を伝送
するものであり、ポート３５、３８はテスト用出力また
は入力端子として用いるようにしたので、テスト用入力
または出力端子としてのポート３５、３８において単方
向の信号伝送を行う複数の信号処理ブロック３１、３３
の出力を検出し、または信号を入力することにより、複
数の信号処理ブロック３１、３３の動作テストを行うこ
とができる。

【００２４】

【実施例】図１に、本発明における信号処理装置の一実
施例の２つのＩＣを１つにしたときの双方向のバスの接
続図を示す。この例は、音響信号処理をするＡＤＳＰ
（オーディオ ディジタル シグナル プロセッサ）等
の複数の機能のＩＣをワンチップにしたハイブリッドＩ
Ｃについてのものである。

【００２５】図１において、ワンチップＩＣ１は複数の
ブロックから構成されている。この例では、２つのブロ
ックを接続した例を示す。一方のブロック２は、トライ
ステートバッファ３及びバッファ４から構成されてい
る。トライステートバッファ３は、テスト信号Ａがアク
ティブのとき他方のブロック５へ入力信号Ｓ₁ を出力す
る。また、バッファ４は他方のブロック５から入力信号
Ｓ₂ を入力する。

【００２６】他方のブロック５は、トライステートバッ
ファ６及びバッファ７から構成されている。トライステ
ートバッファ６は、テスト信号Ｂ（ただし、Ｂは各テス
トモードにより異なる論理を有する信号である。）がア
クティブのとき一方のブロック２へ入力信号Ｓ₃ を出力
する。また、バッファは一方のブロック２から入力信号
Ｓ₄ を入力する。

【００２７】一方のブロック２のトライステートバッフ
ァ３の出力側と他方のブロック５のトライステートバッ
ファ６の出力側とは互いに接続されている。また、一方
のブロック２のバッファ４の入力側と他方のブロック５
のバッファ７の入力側とは互いに接続されている。

【００２８】また、ワンチップＩＣ１は信号の入出力を
行う既存のＩ／Ｏセル８を有している。Ｉ／Ｏセル８
は、トライステートバッファ９及びバッファ１０から構
成されている。トライステートバッファ９は、テスト信
号Ｃがアクティブのとき出力端子１１から出力信号を出
力する。また、バッファ１０は出力端子１１からの入力
信号を入力する。

【００２９】さらに、一方のブロック２のトライステー
トバッファ３の出力側とＩ／Ｏセル８のトライステート
バッファ９の入力側とは互いに接続されている。また、
一方のブロック２のバッファ４の入力側とＩ／Ｏセル８
のバッファ１０の出力側とは互いに接続されている。

【００３０】このように構成されたワンチップＩＣ１に
おいて、一方のブロック２をテストするときは、他方の
ブロック５のテスト信号Ｂをネガティブにしてトライス
テートバッファ６の入力信号Ｓ₃ を一方のブロック２へ
出力しないようにする。逆に、他方のブロック５のテス
トをするときは、一方のブロック２のテスト信号Ａをネ
ガティブにしてトライステートバッファ３の入力信号Ｓ
₁ を他方のブロック５へ出力しないようにする。また、
ブロック２とブロック５を接続している配線のテスト
は、各ブロック２、５のテストをすることによって、テ
ストできたことになる。さらに、ノーマル動作のテスト
は、出力端子１１をモニターすることによって、テスト
をすることができる。

【００３１】上例において、一方のブロック２はＡＤＳ
Ｐとし、他方のブロックはメモリとし、バスはデータラ
インとして用いても良い。

【００３２】図２は、本発明における信号処理装置の一
実施例の出力制御信号のコントロールを示す図である。
図２において、モードは、ノーマル動作、テストブロッ
ク２、テストブロック５の各テストモードを示す。ま
た、信号は、図１におけるブロック２のトライステート
バッファ３のテスト信号Ａ、ブロック５のトライステー
トバッファ６のテスト信号Ｂ、Ｉ／Ｏセル８のトライス
テートバッファ９のテスト信号Ｃ、出力端子１１の出力
信号を示す。

【００３３】図２において、ノーマル動作のテストモー
ドのときは、図１におけるブロック２のトライステート
バッファ３のテスト信号ＡはＡ、ブロック５のトライス
テートバッファ６のテスト信号ＢはＡ^* （ただし、Ａ^*
は、Ａの反転信号である。）、Ｉ／Ｏセル８のトライス
テートバッファ９のテスト信号Ｃは０とすると、出力端
子１１の出力信号はＳ₁ またはＳ₃ となる。

【００３４】つまり、ノーマル動作のテストモードのと
きは、ＡかＡ^* のどちらかがアクティブになるので、図
１におけるブロック２のトライステートバッファ３また
はブロック５のトライステートバッファ６のどちらかが
その入力信号Ｓ₁ またはＳ₃を出力する状態となる。テ
スト信号Ｃは０であり、常にアクティブであるので、Ｉ
／Ｏセル８のトライステートバッファ９は出力端子１１
に信号Ｓ₁ またはＳ₃を出力する。

【００３５】ここで、Ｓ₁ が出力されているときは、ブ
ロック２のトライステートバッファ３からブロック５の
バッファ７へ、Ｉ／Ｏセル８のトライステートバッファ
９及びバッファ１０を介して、信号Ｓ₁ が出力されてい
る。このとき、信号Ｓ₁ とＳ ₄ とは同じ信号である。ま
た、Ｓ₃ が出力されているときは、ブロック５のトライ
ステートバッファ６からブロック２のバッファ４へ、Ｉ
／Ｏセル８のトライステートバッファ９及びバッファ１
０を介して、信号Ｓ₃ が出力されている。このとき、信
号Ｓ₁ とＳ₄ および信号Ｓ₃ とＳ₂ は同じ信号である。

【００３６】また、テストブロック２のテストモードの
ときは、図１におけるブロック２のトライステートバッ
ファ３のテスト信号ＡはＡ、ブロック５のトライステー
トバッファ６のテスト信号Ｂは１、Ｉ／Ｏセル８のトラ
イステートバッファ９のテスト信号ＣはＢとすると、出
力端子１１の出力信号はＳ₁ となる。

【００３７】つまり、テストブロック２のテストモード
のときは、Ａがアクティブのとき、図１におけるブロッ
ク２のトライステートバッファ３がその入力信号Ｓ₁ を
出力する状態となる。信号Ｂは１であり、常にネガティ
ブであるので、ブロック５のトライステートバッファ６
は信号Ｓ₃ を出力しない。Ａがアクティブのとき、Ｉ／
Ｏセル８のトライステートバッファ９は出力端子１１に
Ｓ₁ を出力し、ブロック２のトライステートバッファ３
から、Ｉ／Ｏセル８のトライステートバッファ９及びバ
ッファ１０を介して、ブロック５のバッファ７へ入力信
号Ｓ₁ が出力される。このとき、信号Ｓ₁ とＳ₄ とは同
じ信号である。

【００３８】また、テストブロック５のテストモードの
ときは、図１におけるブロック２のトライステートバッ
ファ３のテスト信号Ａは１、ブロック５のトライステー
トバッファ６のテスト信号ＢはＢ、Ｉ／Ｏセル８のトラ
イステートバッファ９のテスト信号ＣはＢとすると、出
力端子１１の出力信号はＳ₃ となる。

【００３９】つまり、テストブロック５のテストモード
のときは、信号Ｂがアクティブのとき、図１におけるブ
ロック５のトライステートバッファ６がその入力信号Ｓ
₃ を出力する状態となる。信号Ａは１であり、常にネガ
ティブであるので、ブロック２のトライステートバッフ
ァ３は信号Ｓ₁ を出力しない。信号Ｂがアクティブのと
き、Ｉ／Ｏセル８のトライステートバッファ９は出力端
子１１にＳ₃ を出力し、ブロック５のトライステートバ
ッファ６から、Ｉ／Ｏセル８のトライステートバッファ
９及びバッファ１０を介して、ブロック２のバッファ４
へ入力信号Ｓ₃が出力される。このとき、信号Ｓ₃ とＳ
₂ とは同じ信号である。

【００４０】図３は、本発明における信号処理装置の他
の実施例の２つのＩＣを１つにしたときの単方向の接続
図である。図３において、ワンチップＩＣ３０は複数の
ブロックから構成されている。この例では、２つのブロ
ックを接続した例を示す。一方のブロック３１は、バッ
ファ３２から構成されている。バッファ３２は、他方の
ブロック３３へ入力信号Ｓ₁ を出力する。他方のブロッ
ク３３は、バッファ３４から構成されている。バッファ
３４は、一方のブロック２３へ入力信号Ｓ₂ を出力す
る。

【００４１】また、ブロック３１は信号の入出力を行う
既存のＩ／Ｏセル３５を有している。Ｉ／Ｏセル３５
は、トライステートバッファ３６及びバッファ３７から
構成されている。トライステートバッファ３６は、テス
ト信号Ａがアクティブのとき入力または出力端子３８か
ら出力信号を出力する。また、バッファ３７は入力また
は出力端子３８からの入力信号を入力する。

【００４２】さらに、一方のブロック３１のバッファ３
２の出力側とＩ／Ｏセル３５のトライステートバッファ
３６の入力側とは互いに接続されている。また、一方の
ブロック３３のバッファ３４の入力側とＩ／Ｏセル３５
のバッファ３７の出力側とは互いに接続されている。

【００４３】このように構成されたワンチップＩＣ３０
において、一方のブロック３１をテストするときは、Ｉ
／Ｏセル３５のトライステートバッファ３６のテスト信
号Ａをアクティブにしてトライステートバッファ３２の
入力信号Ｓ₁ を出力または入力端子３８に出力するよう
にする。逆に、他方のブロック３３のテストをするとき
は、Ｉ／Ｏセル３５のトライステートバッファ３６のテ
スト信号Ａをネガティブにしてトライステートバッファ
３２の入力信号Ｓ₁ を出力または入力端子３８へ出力し
ないようにする。そして、出力または入力端子３８へ信
号Ｓ₂ を入力し、Ｉ／Ｏセル３５のバッファ３７を介し
て、他方のブロック３３のバッファ３４に信号Ｓ₂ を出
力するようにする。

【００４４】また、ブロック３１とブロック３３を接続
している配線のテストは、各ブロック３１、３３のテス
トをすることによって、テストできたことになる。さら
に、ノーマル動作のテストは、出力または入力端子３８
をモニターすることによって、テストをすることができ
る。

【００４５】上例において、一方のブロック３１はＡＤ
ＳＰとし、他方のブロック３３はメモリとし、２つのブ
ロックを接続するラインをアドレスラインとして用いて
も良い。

【００４６】図４は、本発明における信号処理装置の他
の実施例の出力制御信号のコントロールを示す図であ
る。図４において、モードは、ノーマル動作、テストブ
ロック３１、テストブロック３３の各テストモードを示
す。また、信号は、図３におけるＩ／Ｏセル３５のトラ
イステートバッファ３６のテスト信号Ａ、出力または入
力端子３８の出力または入力信号を示す。

【００４７】図４において、ノーマル動作のテストモー
ドのときは、図３におけるＩ／Ｏセル３５のトライステ
ートバッファ３６のテスト信号Ａは０とすると、出力ま
たは入力端子３８には出力信号Ｓ₁ が出力される。

【００４８】つまり、ノーマル動作のテストモードのと
きは、テスト信号Ａは０であり、常にアクティブである
ので、図３におけるブロック３１のバッファ３２がその
入力信号Ｓ₁ を出力する状態となる。ブロック３１のバ
ッファ３２から、Ｉ／Ｏセル３５のトライステートバッ
ファ３６及びバッファ３７を介して、ブロック３３のバ
ッファ３４に信号Ｓ₁ を出力する。また、出力または入
力端子３８には信号Ｓ ₁ が出力される。このとき、信号
Ｓ₁ とＳ₂ は同じ信号である。

【００４９】また、テストブロック３１のテストモード
のときは、図３におけるＩ／Ｏセル３５のトライステー
トバッファ３６のテスト信号Ａは０とすると、出力また
は入力端子３８の出力信号はＳ₁ となる。

【００５０】つまり、テストブロック３１のテストモー
ドのときは、Ａがアクティブのとき、図３におけるブロ
ック３１のバッファ３２がその入力信号Ｓ₁ を出力する
状態となる。信号Ａは０であり、常にアクティブである
ので、ブロック３１のバッファ３２は信号Ｓ₁ を出力す
る。Ｉ／Ｏセル３５のトライステートバッファ３６は出
力または入力端子３８にＳ₁ を出力する。ブロック３１
のバッファ３２から、Ｉ／Ｏセル３５のトライステート
バッファ３６及びバッファ３７を介して、ブロック３３
のバッファ３４へ入力信号Ｓ₁ が出力される。このと
き、信号Ｓ₁ とＳ ₂ とは同じ信号である。

【００５１】また、テストブロック３３のテストモード
のときは、図３におけるＩ／Ｏセル３５のトライステー
トバッファ３６のテスト信号Ａは１とすると、出力また
は入力端子３８の入力信号はＳ₂ となる。

【００５２】つまり、テストブロック３３のテストモー
ドのときは、図３におけるブロック３１のバッファ３２
がその入力信号Ｓ₁ を出力しない状態となる。信号Ａは
１であり、常にネガティブであるので、Ｉ／Ｏセル３５
のトライステートバッファ３６は出力または入力端子３
８にＳ₁ を出力する。ブロック３１のバッファ３２か
ら、Ｉ／Ｏセル３５のトライステートバッファ３６及び
バッファ３７を介して、ブロック３３のバッファ３４へ
信号Ｓ₁ が出力される。このとき、信号Ｓ₁ とＳ ₂ とは
同じ信号である。

【００５３】図５は、本発明における信号処理装置の他
の実施例のＡＤＳＰとマイコンとＲＡＭがワンチップの
場合の接続図である。この例においては、先の例の図１
及び図３で述べたようにＡＤＳＰ４８とマイコン４３と
ＲＡＭ５５および出力制御信号コントローラ５６とをワ
ンチップＩＣ４０にした例を示す。図５において、入力
端子４１に供給された入力信号はバッファ４２を介して
マイコン４３に供給される。マイコン４３は入力信号に
基づく命令等の出力信号を出力する。マイコン４３から
出力された出力信号は、既存のＩ／Ｏセル４４のトライ
ステートバッファ４５及びバッファ４７を介して、ＡＤ
ＳＰ４８に供給される。

【００５４】ＲＡＭ５５からは、既存のＩ／Ｏセル５１
のトライステートバッファ５４及びバッファ５２を介し
て、ＡＤＳＰ４８に信号処理に必要なデータが供給され
る。ＡＤＳＰ４８は所定の信号処理を行った後に、バッ
ファ４９を介して出力端子に出力信号を出力する。

【００５５】このとき、マイコン４３とＡＤＳＰ４８と
の間に接続されたＩ／Ｏセル４４のトライステートバッ
ファ４５には、出力制御信号コントローラ５６から出力
制御信号Ａが供給される。また、ＡＤＳＰ４８とＲＡＭ
５５との間に接続されたＩ／Ｏセル５１のトライステー
トバッファ５４には、出力制御信号コントローラ５６か
ら出力制御信号Ｂが供給される。

【００５６】これにより、出力制御信号Ａに基づいてテ
スト端子４６からマイコン４３またはＡＤＳＰ４８のテ
スト出力信号を得ることができる。また、出力制御信号
Ｂに基づいてテスト端子５３からＡＤＳＰ４８またはＲ
ＡＭ５５のテスト出力信号を得ることができる。この出
力制御信号Ａまたは出力制御信号Ｂの制御については、
先に述べた図２及び図４に示した制御と同様にすること
ができる。

【００５７】上例によれば、図１及び図３のように、複
数の集積回路を１つにまとめた信号処理装置において、
複数の信号処理ブロック２、５、３１、３３と、複数の
信号処理ブロック２、５、３１、３３の間に設けられ、
信号の入出力が可能なポートとしてのＩ／Ｏセル８、出
力端子１１、Ｉ／Ｏセル３５、出力または入力端子３８
とを備え、ポートとしてのＩ／Ｏセル８、出力端子１
１、Ｉ／Ｏセル３５、出力または入力端子３８による信
号の入出力により、複数の信号処理ブロック２、５、３
１、３３の動作テストを行うようにしたので、既存のパ
ターンとしてのＩ／Ｏセル８、３５を流用してテストを
行うことができ、複数の集積回路を１つにまとめる工数
を削減することができる。

【００５８】また、上例によれば、図５において、ポー
トとしてのＩ／Ｏセル４４、テスト端子４６、Ｉ／Ｏセ
ル５１、テスト端子５３に出力制御信号を供給するポー
ト制御回路としての出力制御信号コントローラ５６を設
け、ポート制御回路としての出力制御信号コントローラ
５６の出力制御信号によりポートとしてのＩ／Ｏセル４
４、テスト端子４６、Ｉ／Ｏセル５１、テスト端子５３
を制御して、複数の信号処理ブロック４３、４８、５５
の動作テストを行うようにしたので、複数の信号処理ブ
ロック４３、４８、５５に対してテストプログラムによ
りシュミレートして、期待値が出力されるか否かによ
り、複数の信号処理ブロック４３、４８、５５の動作テ
ストを行うことができる。

【００５９】また、上例によれば、図１において、複数
の信号処理ブロック２、５は双方向に信号を伝送するも
のであり、ポートとしてのＩ／Ｏセル８、出力端子１１
はテスト用出力端子として用いるようにしたので、テス
ト用出力端子としてのポートとしてのＩ／Ｏセル８、出
力端子１１において双方向の信号伝送を行う複数の信号
処理ブロック２、５の出力を検出することにより、複数
の信号処理ブロック２、５の動作テストを行うことがで
きる。

【００６０】また、上例によれば、図３において、複数
の信号処理ブロック３１、３３は単方向に信号を伝送す
るものであり、ポートとしてのＩ／Ｏセル３５、出力ま
たは入力端子３８はテスト用出力または入力端子として
用いるようにしたので、テスト用入力または出力端子と
してのポートを示すＩ／Ｏセル３５、出力または入力端
子３８において単方向の信号伝送を行う複数の信号処理
ブロック３１、３３の出力を検出し、または信号を入力
することにより、複数の信号処理ブロック３１、３３の
動作テストを行うことができる。

【００６１】上例では、マイコンとＡＤＳＰとメモリと
をワンチップのＩＣにする例を示したが、これに限られ
るものでなく、異なる機能を有する複数のＩＣをワンチ
ップのＩＣにするものであればすべてに適用することが
できる。

【００６２】また、図２及び図４に述べた出力制御信号
のコントロールは、これに限られるものではなく、各ブ
ロックの動作をシュミレートし、期待値が出力されるか
否かのテストパターンとしてのプログラムであれば良
い。

【００６３】また、上例では、各信号処理のブロック毎
にテストを行う例を示したが、ワンチップＩＣをいくつ
かのモジュールに分けて、このモジュール毎にテストを
行うようにしても良い。

【００６４】

【発明の効果】本発明によれば、複数の集積回路を１つ
にまとめた信号処理装置において、複数の信号処理ブロ
ックと、複数の信号処理ブロックの間に設けられ、信号
の入出力が可能なポートとを備え、ポートによる信号の
入出力により、複数の信号処理ブロックの動作テストを
行うようにしたので、既存のパターンを流用してテスト
を行うことができ、複数の集積回路を１つにまとめる工
数を削減することができる。

【００６５】また、本発明によれば、上述において、ポ
ートに出力制御信号を供給するポート制御回路を設け、
ポート制御回路の出力制御信号によりポートを制御し
て、複数の信号処理ブロックの動作テストを行うように
したので、複数の信号処理ブロックに対してテストプロ
グラムによりシュミレートして、期待値が出力されるか
否かにより、複数の信号処理ブロックの動作テストを行
うことができる。

【００６６】また、本発明によれば、上述において、複
数の信号処理ブロックは双方向に信号を伝送するもので
あり、ポートはテスト用出力端子として用いるようにし
たので、テスト用出力端子としてのポートにおいて双方
向の信号伝送を行う複数の信号処理ブロックの出力を検
出することにより、複数の信号処理ブロックの動作テス
トを行うことができる。

【００６７】また、本発明によれば、上述において、複
数の信号処理ブロックは単方向に信号を伝送するもので
あり、ポートはテスト用出力または入力端子として用い
るようにしたので、テスト用入力または出力端子として
のポートにおいて単方向の信号伝送を行う複数の信号処
理ブロックの出力を検出し、または信号を入力すること
により、複数の信号処理ブロックの動作テストを行うこ
とができる。

【図面の簡単な説明】

【図１】本発明における信号処理装置の一実施例の２つ
のＩＣを１つにしたときの双方向のバスの接続図であ
る。

【図２】本発明における信号処理装置の一実施例の出力
制御信号のコントロールを示す図である。

【図３】本発明における信号処理装置の他の実施例の２
つのＩＣを１つにしたときの単方向の接続図である。

【図４】本発明における信号処理装置の他の実施例の出
力制御信号のコントロールを示す図である。

【図５】本発明における信号処理装置の他の実施例のＡ
ＤＳＰとマイコンとＲＡＭがワンチップの場合の接続図
である。

【図６】従来の２つのＩＣを１つにしたときの双方向の
バスの接続図である。

【図７】従来の２つのＩＣを１つにしたときの単方向の
接続図である。

【符号の説明】

１ ワンチップＩＣ ２ ブロック ３ トライステートバッファ ４ バッファ ５ ブロック ６ トライステートバッファ ７ バッファ ８ Ｉ／Ｏセル ９ トライステートバッファ １０ バッファ １１ 出力端子 ３０ ワンチップＩＣ ３１ ブロック ３２ バッファ ３３ ブロック ３４ バッファ ３５ Ｉ／Ｏセル ３６ トライステートバッファ ３７ バッファ ３８ 出力または入力端子 ４０ ワンチップＩＣ ４１ 入力端子 ４２ バッファ ４３ マイコン ４４ Ｉ／Ｏセル ４５ トライステートバッファ ４６ バッファ ４７ ＡＤＳＰ ４９ バッファ ５０ 出力端子 ５１ Ｉ／Ｏセル ５２ バッファ ５３ 出力端子 ５４ トライステートバッファ ５５ ＲＡＭ ５６ 出力制御信号コントローラ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数の集積回路を１つにまとめた信号処
   理装置において、 複数の信号処理ブロックと、 上記複数の信号処理ブロックの間に設けられ、信号の入
   出力が可能なポートとを備え、 上記ポートによる信号の入出力により、上記複数の信号
   処理ブロックの動作テストを行うようにしたことを特徴
   とする信号処理装置。
2. 【請求項２】 請求項１記載の信号処理装置において、 上記ポートに出力制御信号を供給するポート制御回路を
   設け、 上記ポート制御回路の出力制御信号により上記ポートを
   制御して、上記複数の信号処理ブロックの動作テストを
   行うようにしたことを特徴とする信号処理装置。
3. 【請求項３】 請求項１記載の信号処理装置において、 上記複数の信号処理ブロックは双方向に信号を伝送する
   ものであり、 上記ポートはテスト用出力端子として用いるようにした
   ことを特徴とする信号処理装置。
4. 【請求項４】 請求項１記載の信号処理装置において、 上記複数の信号処理ブロックは単方向に信号を伝送する
   ものであり、 上記ポートはテスト用出力または入力端子として用いる
   ようにしたことを特徴とする信号処理装置。