JPH05235281A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH05235281A JPH05235281A JP4032115A JP3211592A JPH05235281A JP H05235281 A JPH05235281 A JP H05235281A JP 4032115 A JP4032115 A JP 4032115A JP 3211592 A JP3211592 A JP 3211592A JP H05235281 A JPH05235281 A JP H05235281A
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- Japan
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- test
- functional block
- input
- signal
- wiring
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Abstract
(57)【要約】
【目的】複数の機能ブロックを有する半導体集積回路に
おいて、複数の機能ブロックを同時に動作させることな
く、機能ブロック間の接続テストを可能とする。 【構成】第１機能ブロックＡの出力と配線間に第１の論
理回路１を設け、配線と第１テスト端子ＴＯ間に第２の
論理回路２を設け、配線と第２テスト端子ＴＩ間に第３
の論理回路３を設ける。 【作用】第１機能ブロックの出力テスト信号ＯＴＥＳＴ
Ａと第２機能ブロックの入力テスト信号ＩＴＥＳＴＢお
よびブロック間接続テスト信号ＣＴＥＳＴをすべてアク
ティブにして、端子ＴＩ，ＴＯ間で信号を入出力するこ
とにより機能ブロック間の接続テストを行う。
おいて、複数の機能ブロックを同時に動作させることな
く、機能ブロック間の接続テストを可能とする。 【構成】第１機能ブロックＡの出力と配線間に第１の論
理回路１を設け、配線と第１テスト端子ＴＯ間に第２の
論理回路２を設け、配線と第２テスト端子ＴＩ間に第３
の論理回路３を設ける。 【作用】第１機能ブロックの出力テスト信号ＯＴＥＳＴ
Ａと第２機能ブロックの入力テスト信号ＩＴＥＳＴＢお
よびブロック間接続テスト信号ＣＴＥＳＴをすべてアク
ティブにして、端子ＴＩ，ＴＯ間で信号を入出力するこ
とにより機能ブロック間の接続テストを行う。
Description
【０００１】
【産業上の利用分野】この発明はマイクロコンピュータ
などの複数の機能ブロックを１チップ上に集積したもの
において、各機能ブロックのテストおよび機能ブロック
間の接続テストを容易に行えるようにした半導体集積回
路に関するものである。
などの複数の機能ブロックを１チップ上に集積したもの
において、各機能ブロックのテストおよび機能ブロック
間の接続テストを容易に行えるようにした半導体集積回
路に関するものである。
【０００２】
【従来の技術】１チップマイクロコンピュータなどの半
導体集積回路は、たとえばマイクロプロセッサＺ８０を
ＣＰＵコアとして、そのＣＰＵのバスに接続されるＩ／
Ｏポート、タイマー回路および通信用回路などの複数の
機能ブロックを１チップ上に集積している。このように
複数の機能ブロックを１チップ上に集積した半導体集積
回路において、各機能ブロックのテストを行う際には、
各機能ブロックの入力または出力に並列に接続したテス
ト端子を設け、これらのテスト端子を介して各機能ブロ
ックの入出力テストを行っている。また各機能ブロック
間の接続テストは、テストの対象となる機能ブロックを
同時に動作させて行っている。
導体集積回路は、たとえばマイクロプロセッサＺ８０を
ＣＰＵコアとして、そのＣＰＵのバスに接続されるＩ／
Ｏポート、タイマー回路および通信用回路などの複数の
機能ブロックを１チップ上に集積している。このように
複数の機能ブロックを１チップ上に集積した半導体集積
回路において、各機能ブロックのテストを行う際には、
各機能ブロックの入力または出力に並列に接続したテス
ト端子を設け、これらのテスト端子を介して各機能ブロ
ックの入出力テストを行っている。また各機能ブロック
間の接続テストは、テストの対象となる機能ブロックを
同時に動作させて行っている。
【０００３】
【発明が解決しようとする課題】ところが、このような
複数の機能ブロックを１チップ上に集積した半導体集積
回路における機能ブロックのテスト方法では、各機能ブ
ロック間の接続テストを行う場合に、対象となる機能ブ
ロックを同時に動作させるためのプログラムを作成する
必要があり、機能ブロックの種類または機能ブロック間
の箇所によっては、そのプログラムが非常に複雑になる
という問題があった。
複数の機能ブロックを１チップ上に集積した半導体集積
回路における機能ブロックのテスト方法では、各機能ブ
ロック間の接続テストを行う場合に、対象となる機能ブ
ロックを同時に動作させるためのプログラムを作成する
必要があり、機能ブロックの種類または機能ブロック間
の箇所によっては、そのプログラムが非常に複雑になる
という問題があった。
【０００４】この発明の目的は、複数の機能ブロックを
同時に動作させることなく、機能ブロック間の接続テス
トを容易に行うことのできる半導体集積回路を提供する
ことにある。
同時に動作させることなく、機能ブロック間の接続テス
トを容易に行うことのできる半導体集積回路を提供する
ことにある。
【０００５】
【課題を解決するための手段】この発明の請求項１に係
る半導体集積回路は、第１・第２の機能ブロックおよび
第１・第２の機能ブロック間の信号伝達用配線を含む半
導体集積回路において、第１・第２のテスト端子と、ブ
ロック間接続テスト信号を入力し、ブロック間接続テス
ト信号のアクティブ状態で第１機能ブロックの出力から
配線を分離する第１の論理回路と、第１機能ブロックの
出力テスト信号を入力し、第１機能ブロックの出力テス
ト信号のアクティブ状態で前記配線を第１テスト端子へ
接続する第２の論理回路と、第２機能ブロックの入力テ
スト信号を入力し、第２機能ブロックの入力テスト信号
のアクティブ状態で第２テスト端子を配線に接続する第
３の論理回路、とを設けたことを特徴とする。
る半導体集積回路は、第１・第２の機能ブロックおよび
第１・第２の機能ブロック間の信号伝達用配線を含む半
導体集積回路において、第１・第２のテスト端子と、ブ
ロック間接続テスト信号を入力し、ブロック間接続テス
ト信号のアクティブ状態で第１機能ブロックの出力から
配線を分離する第１の論理回路と、第１機能ブロックの
出力テスト信号を入力し、第１機能ブロックの出力テス
ト信号のアクティブ状態で前記配線を第１テスト端子へ
接続する第２の論理回路と、第２機能ブロックの入力テ
スト信号を入力し、第２機能ブロックの入力テスト信号
のアクティブ状態で第２テスト端子を配線に接続する第
３の論理回路、とを設けたことを特徴とする。
【０００６】この発明の請求項２に係る半導体集積回路
は、第１・第２の機能ブロックおよび第１・第２の機能
ブロック間の信号伝達用配線を含む半導体集積回路にお
いて、第１・第２のテスト端子と、ブロック間接続テス
ト信号を入力し、ブロック間接続テスト信号のアクティ
ブ状態で第１機能ブロックの出力から配線を分離する第
１の論理回路と、第１機能ブロックの出力テスト信号を
入力し、第１機能ブロックの出力テスト信号のアクティ
ブ状態で前記配線を第１テスト端子へ接続する第２の論
理回路と、前記ブロック間接続テスト信号を入力し、前
記ブロック間接続テスト信号のアクティブ状態で第２テ
スト端子を配線に接続する第３の論理回路と、第２機能
ブロックの入力テスト信号を入力し、第２機能ブロック
の入力テスト信号のアクティブ状態で第２テスト端子を
第２機能ブロックの入力へ接続し、第２機能ブロックの
入力テスト信号の非アクティブ状態で配線を第２機能ブ
ロックの入力へ接続する第４の論理回路、とを設けたこ
とを特徴とする。
は、第１・第２の機能ブロックおよび第１・第２の機能
ブロック間の信号伝達用配線を含む半導体集積回路にお
いて、第１・第２のテスト端子と、ブロック間接続テス
ト信号を入力し、ブロック間接続テスト信号のアクティ
ブ状態で第１機能ブロックの出力から配線を分離する第
１の論理回路と、第１機能ブロックの出力テスト信号を
入力し、第１機能ブロックの出力テスト信号のアクティ
ブ状態で前記配線を第１テスト端子へ接続する第２の論
理回路と、前記ブロック間接続テスト信号を入力し、前
記ブロック間接続テスト信号のアクティブ状態で第２テ
スト端子を配線に接続する第３の論理回路と、第２機能
ブロックの入力テスト信号を入力し、第２機能ブロック
の入力テスト信号のアクティブ状態で第２テスト端子を
第２機能ブロックの入力へ接続し、第２機能ブロックの
入力テスト信号の非アクティブ状態で配線を第２機能ブ
ロックの入力へ接続する第４の論理回路、とを設けたこ
とを特徴とする。
【０００７】
【作用】この発明の請求項１に係る半導体集積回路の構
成例を図１に示す。図１においてＡは第１の機能ブロッ
ク、Ｂは第２の機能ブロック、ＴＯは第１のテスト端
子、ＴＩは第２のテスト端子である。また、１〜３はそ
れぞれ前記第１〜第３の論理回路に対応する。さらにＣ
ＴＥＳＴはブロック間接続テスト信号、ＯＴＥＳＴＡは
第１機能ブロックの出力テスト信号、ＩＴＥＳＴＢは第
２機能ブロックの入力テスト信号である。第１の論理回
路１は、ブロック間接続テスト信号ＣＴＥＳＴを入力
し、このＣＴＥＳＴがアクティブ状態のとき、第１機能
ブロックＡの出力から配線を分離する。第２の論理回路
２は、第１機能ブロックの出力テスト信号ＯＴＥＳＴＡ
がアクティブ状態のとき、配線を第１テスト端子ＴＯへ
接続する。第３の論理回路３は、第２機能ブロックの入
力テスト信号ＩＴＥＳＴＢがアクティブ状態のとき、第
２のテスト端子ＴＩを配線に接続する。
成例を図１に示す。図１においてＡは第１の機能ブロッ
ク、Ｂは第２の機能ブロック、ＴＯは第１のテスト端
子、ＴＩは第２のテスト端子である。また、１〜３はそ
れぞれ前記第１〜第３の論理回路に対応する。さらにＣ
ＴＥＳＴはブロック間接続テスト信号、ＯＴＥＳＴＡは
第１機能ブロックの出力テスト信号、ＩＴＥＳＴＢは第
２機能ブロックの入力テスト信号である。第１の論理回
路１は、ブロック間接続テスト信号ＣＴＥＳＴを入力
し、このＣＴＥＳＴがアクティブ状態のとき、第１機能
ブロックＡの出力から配線を分離する。第２の論理回路
２は、第１機能ブロックの出力テスト信号ＯＴＥＳＴＡ
がアクティブ状態のとき、配線を第１テスト端子ＴＯへ
接続する。第３の論理回路３は、第２機能ブロックの入
力テスト信号ＩＴＥＳＴＢがアクティブ状態のとき、第
２のテスト端子ＴＩを配線に接続する。
【０００８】したがって、まずＯＴＥＳＴＡをアクティ
ブに、ＣＴＥＳＴを非アクティブにして、機能ブロック
Ａの出力信号を端子ＴＯから取り出し、その信号を評価
して機能ブロックＡのテストを行う。また、ＩＴＥＳＴ
ＢとＣＴＥＳＴを共にアクティブにして、端子ＴＩより
テスト信号を入力して機能ブロックＢへテスト信号を与
え、これによって機能ブロックＢのテストを行う。その
後、ＯＴＥＳＴＡ、ＩＴＥＳＴＢおよびＣＴＥＳＴをす
べてアクティブにすれば、端子ＴＩからの入力信号はＴ
Ｉ→第３の論理回路３→配線→第２の論理回路２→端子
ＴＯの経路で端子ＴＯへ出力される。したがって、端子
ＴＩの入力信号を端子ＴＯで評価することによって、機
能ブロックＡと機能ブロックＢ間の接続テストを行うこ
とができる。さらに、すべてのテスト信号を“Ｌ”レベ
ルとすれば、第１テスト端子ＴＯおよび第２テスト端子
ＴＩは配線から分離されるとともに、Ａ１→ゲート１→
配線→Ｂ１の経路で、機能ブロックＡの出力信号が機能
ブロックＢの入力へ与えられる。
ブに、ＣＴＥＳＴを非アクティブにして、機能ブロック
Ａの出力信号を端子ＴＯから取り出し、その信号を評価
して機能ブロックＡのテストを行う。また、ＩＴＥＳＴ
ＢとＣＴＥＳＴを共にアクティブにして、端子ＴＩより
テスト信号を入力して機能ブロックＢへテスト信号を与
え、これによって機能ブロックＢのテストを行う。その
後、ＯＴＥＳＴＡ、ＩＴＥＳＴＢおよびＣＴＥＳＴをす
べてアクティブにすれば、端子ＴＩからの入力信号はＴ
Ｉ→第３の論理回路３→配線→第２の論理回路２→端子
ＴＯの経路で端子ＴＯへ出力される。したがって、端子
ＴＩの入力信号を端子ＴＯで評価することによって、機
能ブロックＡと機能ブロックＢ間の接続テストを行うこ
とができる。さらに、すべてのテスト信号を“Ｌ”レベ
ルとすれば、第１テスト端子ＴＯおよび第２テスト端子
ＴＩは配線から分離されるとともに、Ａ１→ゲート１→
配線→Ｂ１の経路で、機能ブロックＡの出力信号が機能
ブロックＢの入力へ与えられる。
【０００９】次に、この発明の請求項２に係る半導体集
積回路の構成例を図２に示す。図２においてＡは第１の
機能ブロック、Ｂは第２の機能ブロック、ＴＯは第１の
テスト端子、ＴＩは第２のテスト端子である。また、１
〜４はそれぞれ前記第１〜第４の論理回路に対応する。
さらにＣＴＥＳＴはブロック間接続テスト信号、ＯＴＥ
ＳＴＡは第１機能ブロックの出力テスト信号、ＩＴＥＳ
ＴＢは第２機能ブロックの入力テスト信号である。第１
の論理回路１は、ブロック間接続テスト信号ＣＴＥＳＴ
を入力し、このＣＴＥＳＴがアクティブ状態のとき、第
１機能ブロックＡの出力から配線を分離する。第２の論
理回路２は、第１機能ブロックの出力テスト信号ＯＴＥ
ＳＴＡがアクティブ状態のとき、配線を第１テスト端子
ＴＯへ接続する。第３の論理回路３は、ブロック間接続
テスト信号ＣＴＥＳＴがアクティブ状態のとき、第２の
テスト端子ＴＩを配線に接続する。第４の論理回路４
は、第２機能ブロックの入力テスト信号ＩＴＥＳＴＢが
アクティブ状態のとき、この例ではＡＮＤゲート６およ
びＯＲゲート７を介して第２のテスト端子ＴＩを第２機
能ブロックＢの入力へ接続し、第２機能ブロックの入力
テスト信号ＩＴＥＳＴＢが非アクティブ状態のとき、こ
の例ではＡＮＤゲート５およびＯＲゲート７を介して配
線を第２機能ブロックＢの入力へ接続する。
積回路の構成例を図２に示す。図２においてＡは第１の
機能ブロック、Ｂは第２の機能ブロック、ＴＯは第１の
テスト端子、ＴＩは第２のテスト端子である。また、１
〜４はそれぞれ前記第１〜第４の論理回路に対応する。
さらにＣＴＥＳＴはブロック間接続テスト信号、ＯＴＥ
ＳＴＡは第１機能ブロックの出力テスト信号、ＩＴＥＳ
ＴＢは第２機能ブロックの入力テスト信号である。第１
の論理回路１は、ブロック間接続テスト信号ＣＴＥＳＴ
を入力し、このＣＴＥＳＴがアクティブ状態のとき、第
１機能ブロックＡの出力から配線を分離する。第２の論
理回路２は、第１機能ブロックの出力テスト信号ＯＴＥ
ＳＴＡがアクティブ状態のとき、配線を第１テスト端子
ＴＯへ接続する。第３の論理回路３は、ブロック間接続
テスト信号ＣＴＥＳＴがアクティブ状態のとき、第２の
テスト端子ＴＩを配線に接続する。第４の論理回路４
は、第２機能ブロックの入力テスト信号ＩＴＥＳＴＢが
アクティブ状態のとき、この例ではＡＮＤゲート６およ
びＯＲゲート７を介して第２のテスト端子ＴＩを第２機
能ブロックＢの入力へ接続し、第２機能ブロックの入力
テスト信号ＩＴＥＳＴＢが非アクティブ状態のとき、こ
の例ではＡＮＤゲート５およびＯＲゲート７を介して配
線を第２機能ブロックＢの入力へ接続する。
【００１０】したがって、まずＯＴＥＳＴＡをアクティ
ブに、ＣＴＥＳＴを非アクティブにして、機能ブロック
Ａの出力信号を端子ＴＯから取り出し、その信号を評価
して機能ブロックＡのテストを行う。また、ＩＴＥＳＴ
ＢとＣＴＥＳＴを共にアクティブにして、端子ＴＩより
テスト信号を入力して機能ブロックＢへテスト信号を与
え、これによって機能ブロックＢのテストを行う。その
後、ＯＴＥＳＴＡ、ＩＴＥＳＴＢおよびＣＴＥＳＴをす
べてアクティブにすれば、端子ＴＩからの入力信号はＴ
Ｉ→第３の論理回路３→配線→第２の論理回路２→端子
ＴＯの経路で端子ＴＯへ出力される。したがって、端子
ＴＩの入力信号を端子ＴＯで評価することによって、機
能ブロックＡと機能ブロックＢ間の接続テストを行うこ
とができる。さらに、すべてのテスト信号を“Ｌ”レベ
ルとすれば、第１テスト端子ＴＯおよび第２テスト端子
ＴＩは配線から分離されるとともに、Ａ→ゲート１→配
線→ＡＮＤゲート５→ＯＲゲート７→Ｂの経路で、機能
ブロックＡの出力信号が機能ブロックＢの入力へ与えら
れる。
ブに、ＣＴＥＳＴを非アクティブにして、機能ブロック
Ａの出力信号を端子ＴＯから取り出し、その信号を評価
して機能ブロックＡのテストを行う。また、ＩＴＥＳＴ
ＢとＣＴＥＳＴを共にアクティブにして、端子ＴＩより
テスト信号を入力して機能ブロックＢへテスト信号を与
え、これによって機能ブロックＢのテストを行う。その
後、ＯＴＥＳＴＡ、ＩＴＥＳＴＢおよびＣＴＥＳＴをす
べてアクティブにすれば、端子ＴＩからの入力信号はＴ
Ｉ→第３の論理回路３→配線→第２の論理回路２→端子
ＴＯの経路で端子ＴＯへ出力される。したがって、端子
ＴＩの入力信号を端子ＴＯで評価することによって、機
能ブロックＡと機能ブロックＢ間の接続テストを行うこ
とができる。さらに、すべてのテスト信号を“Ｌ”レベ
ルとすれば、第１テスト端子ＴＯおよび第２テスト端子
ＴＩは配線から分離されるとともに、Ａ→ゲート１→配
線→ＡＮＤゲート５→ＯＲゲート７→Ｂの経路で、機能
ブロックＡの出力信号が機能ブロックＢの入力へ与えら
れる。
【００１１】
【実施例】この発明の実施例である半導体集積回路の主
要部の構成を回路図として図３に示す。図３においてＡ
１，Ａ２，Ｂ１，Ｂ２はそれぞれ機能ブロック、ＴＯは
第１テスト端子、ＴＩは第２テスト端子である。また、
１１，２１は制御信号が“Ｌ”レベルのとき入出力間を
導通させ、制御信号が“Ｈ”レベルのとき入出力間を分
離するとともに入出力をそれぞれ開放状態とするトラン
スファーゲートである。１２，２２，１３，２３はそれ
ぞれ制御信号が“Ｈ”レベルのとき入出力間を接続し、
制御信号が“Ｌ”レベルのとき入出力間を分離するとと
もに入出力を共に開放状態とするトランスファーゲート
である。１８，２８，１９，２９，１６，２６はそれぞ
れＡＮＤゲート、１５，２５はＩＴＥＳＴＢ１，ＩＴＥ
ＳＴＢ２をそれぞれインヒビット入力とするＡＮＤゲー
ト、１７，２７はそれぞれＯＲゲートである。
要部の構成を回路図として図３に示す。図３においてＡ
１，Ａ２，Ｂ１，Ｂ２はそれぞれ機能ブロック、ＴＯは
第１テスト端子、ＴＩは第２テスト端子である。また、
１１，２１は制御信号が“Ｌ”レベルのとき入出力間を
導通させ、制御信号が“Ｈ”レベルのとき入出力間を分
離するとともに入出力をそれぞれ開放状態とするトラン
スファーゲートである。１２，２２，１３，２３はそれ
ぞれ制御信号が“Ｈ”レベルのとき入出力間を接続し、
制御信号が“Ｌ”レベルのとき入出力間を分離するとと
もに入出力を共に開放状態とするトランスファーゲート
である。１８，２８，１９，２９，１６，２６はそれぞ
れＡＮＤゲート、１５，２５はＩＴＥＳＴＢ１，ＩＴＥ
ＳＴＢ２をそれぞれインヒビット入力とするＡＮＤゲー
ト、１７，２７はそれぞれＯＲゲートである。
【００１２】このような回路において、まずＯＴＥＳＴ
Ａ１のみ“Ｈ”レベルとし、その他のテスト信号を
“Ｌ”レベルとすれば、ゲート１１および１２が導通
し、機能ブロックＡ１の出力信号が第１テスト端子ＴＯ
から読み出すことができる。同様にＯＴＥＳＴＡ２のみ
“Ｈ”レベルとし、その他のテスト信号を“Ｌ”レベル
とすれば、ゲート２１，２２が導通し、機能ブロックＡ
２の出力信号を第１テスト端子ＴＯから読み取ることが
できる。また、ＩＴＥＳＴＢ１のみを“Ｈ”レベルと
し、その他のテスト信号を“Ｌ”レベルとすれば、第２
テスト端子ＴＩの入力信号をＡＮＤゲート１６およびＯ
Ｒゲート１７を介して機能ブロックＢ１の入力へ与える
ことができる。同様にＩＴＥＳＴＢ２のみを“Ｈ”レベ
ルとし、その他のテスト信号を“Ｌ”レベルとすれば、
第２テスト端子ＴＩの入力信号をＡＮＤゲート２６およ
びＯＲゲート２７を介して機能ブロックＢ２の入力へ与
えることができる。次に、ＯＴＥＳＴＡ１とＩＴＥＳＴ
Ｂ１およびＣＴＥＳＴを“Ｈ”レベルとし、その他のテ
スト信号を“Ｌ”レベルとすれば、第２テスト端子ＴＩ
からの入力信号はゲート１３→配線→ゲート１２→第１
テスト端子ＴＯの経路で第１テスト端子ＴＯから読み取
ることができる。このことにより機能ブロックＡ１−Ｂ
１間の接続テストを行うことができる。同様にＯＴＥＳ
ＴＡ２、ＩＴＥＳＴＢ２およびＣＴＥＳＴを“Ｈ”レベ
ルとし、その他のテスト信号を“Ｌ”レベルとすれば、
ＴＩ→ゲート２３→配線→ゲート２２→ＴＯの経路で、
第２テスト端子ＴＩから入力した信号を第１テスト端子
ＴＯで読み取ることができ、これにより機能ブロックＡ
２−Ｂ２間の接続テストを行うことができる。さらに、
すべてのテスト信号を“Ｌ”レベルとすれば、第１テス
ト端子ＴＯおよび第２テスト端子ＴＩは配線から分離さ
れるとともに、Ａ１→ゲート１１→配線→ＡＮＤゲート
１５→ＯＲゲート１７→Ｂ１の経路で、機能ブロックＡ
１の出力信号が機能ブロックＢ１の入力へ与えられ、同
様にＡ２→ゲート２１→配線→ＡＮＤゲート２５→ＯＲ
ゲート２７→Ｂ２の経路で、機能ブロックＡ２の出力信
号が機能ブロックＢ２の入力へ与えられる。
Ａ１のみ“Ｈ”レベルとし、その他のテスト信号を
“Ｌ”レベルとすれば、ゲート１１および１２が導通
し、機能ブロックＡ１の出力信号が第１テスト端子ＴＯ
から読み出すことができる。同様にＯＴＥＳＴＡ２のみ
“Ｈ”レベルとし、その他のテスト信号を“Ｌ”レベル
とすれば、ゲート２１，２２が導通し、機能ブロックＡ
２の出力信号を第１テスト端子ＴＯから読み取ることが
できる。また、ＩＴＥＳＴＢ１のみを“Ｈ”レベルと
し、その他のテスト信号を“Ｌ”レベルとすれば、第２
テスト端子ＴＩの入力信号をＡＮＤゲート１６およびＯ
Ｒゲート１７を介して機能ブロックＢ１の入力へ与える
ことができる。同様にＩＴＥＳＴＢ２のみを“Ｈ”レベ
ルとし、その他のテスト信号を“Ｌ”レベルとすれば、
第２テスト端子ＴＩの入力信号をＡＮＤゲート２６およ
びＯＲゲート２７を介して機能ブロックＢ２の入力へ与
えることができる。次に、ＯＴＥＳＴＡ１とＩＴＥＳＴ
Ｂ１およびＣＴＥＳＴを“Ｈ”レベルとし、その他のテ
スト信号を“Ｌ”レベルとすれば、第２テスト端子ＴＩ
からの入力信号はゲート１３→配線→ゲート１２→第１
テスト端子ＴＯの経路で第１テスト端子ＴＯから読み取
ることができる。このことにより機能ブロックＡ１−Ｂ
１間の接続テストを行うことができる。同様にＯＴＥＳ
ＴＡ２、ＩＴＥＳＴＢ２およびＣＴＥＳＴを“Ｈ”レベ
ルとし、その他のテスト信号を“Ｌ”レベルとすれば、
ＴＩ→ゲート２３→配線→ゲート２２→ＴＯの経路で、
第２テスト端子ＴＩから入力した信号を第１テスト端子
ＴＯで読み取ることができ、これにより機能ブロックＡ
２−Ｂ２間の接続テストを行うことができる。さらに、
すべてのテスト信号を“Ｌ”レベルとすれば、第１テス
ト端子ＴＯおよび第２テスト端子ＴＩは配線から分離さ
れるとともに、Ａ１→ゲート１１→配線→ＡＮＤゲート
１５→ＯＲゲート１７→Ｂ１の経路で、機能ブロックＡ
１の出力信号が機能ブロックＢ１の入力へ与えられ、同
様にＡ２→ゲート２１→配線→ＡＮＤゲート２５→ＯＲ
ゲート２７→Ｂ２の経路で、機能ブロックＡ２の出力信
号が機能ブロックＢ２の入力へ与えられる。
【００１３】なお、実施例では対をなす機能ブロックを
複数組設け、各機能ブロック間をそれぞれ別の配線で接
続した例を示したが、共通の配線を用いて、複数の機能
ブロック間で信号の入出力を選択的に行うものについて
も同様に適用することができる。また、実施例ではテス
ト用の端子としてＴＯ，ＴＩを示したが、これらを他の
Ｉ／Ｏ端子に共用すれば、専用のテスト端子を半導体集
積回路のパッケージ外へ引き出す必要はない。
複数組設け、各機能ブロック間をそれぞれ別の配線で接
続した例を示したが、共通の配線を用いて、複数の機能
ブロック間で信号の入出力を選択的に行うものについて
も同様に適用することができる。また、実施例ではテス
ト用の端子としてＴＯ，ＴＩを示したが、これらを他の
Ｉ／Ｏ端子に共用すれば、専用のテスト端子を半導体集
積回路のパッケージ外へ引き出す必要はない。
【００１４】
【発明の効果】この発明によれば、複数の機能ブロック
を同時に動作させることなく、機能ブロック間の接続テ
ストを行うことができるため、複数の機能ブロックを同
時に動作させるためのプログラムを作成する必要がな
く、テストを容易に行うことが可能となる。また、個々
の機能ブロックをテストするためのテスト端子を、機能
ブロック間の接続テスト用のテスト端子としても用いる
ため、接続テスト用の専用のテスト端子を必要とせず、
しかも接続テスト用の配線も必要最小限の１本で済むと
いう効果がある。
を同時に動作させることなく、機能ブロック間の接続テ
ストを行うことができるため、複数の機能ブロックを同
時に動作させるためのプログラムを作成する必要がな
く、テストを容易に行うことが可能となる。また、個々
の機能ブロックをテストするためのテスト端子を、機能
ブロック間の接続テスト用のテスト端子としても用いる
ため、接続テスト用の専用のテスト端子を必要とせず、
しかも接続テスト用の配線も必要最小限の１本で済むと
いう効果がある。
【図１】この発明の請求項１に係る作用説明図である。
【図２】この発明の請求項２に係る作用説明図である。
【図３】この発明の実施例である半導体集積回路の主要
部の回路図である。
部の回路図である。
１，１１，２１−第１の論理回路（トランスファーゲー
ト） ２，１２，２２−第２の論理回路（トランスファーゲー
ト） ３，１３，２３−第３の論理回路（トランスファーゲー
ト） ４，１４，２４−第４の論理回路 Ａ，Ａ１，Ａ２−第１機能ブロック Ｂ，Ｂ１，Ｂ２−第２機能ブロック ＴＯ−第１テスト端子 ＴＩ−第２テスト端子 ＣＴＥＳＴ−ブロック間接続テスト信号 ＯＴＥＳＴＡ−第１機能ブロックの出力テスト信号 ＩＴＥＳＴＢ−第２機能ブロックの入力テスト信号
ト） ２，１２，２２−第２の論理回路（トランスファーゲー
ト） ３，１３，２３−第３の論理回路（トランスファーゲー
ト） ４，１４，２４−第４の論理回路 Ａ，Ａ１，Ａ２−第１機能ブロック Ｂ，Ｂ１，Ｂ２−第２機能ブロック ＴＯ−第１テスト端子 ＴＩ−第２テスト端子 ＣＴＥＳＴ−ブロック間接続テスト信号 ＯＴＥＳＴＡ−第１機能ブロックの出力テスト信号 ＩＴＥＳＴＢ−第２機能ブロックの入力テスト信号
Claims (2)
- 【請求項１】第１・第２の機能ブロックおよび第１・第
２の機能ブロック間の信号伝達用配線を含む半導体集積
回路において、 第１・第２のテスト端子と、 ブロック間接続テスト信号を入力し、ブロック間接続テ
スト信号のアクティブ状態で第１機能ブロックの出力か
ら配線を分離する第１の論理回路と、 第１機能ブロックの出力テスト信号を入力し、第１機能
ブロックの出力テスト信号のアクティブ状態で前記配線
を第１テスト端子へ接続する第２の論理回路と、 第２機能ブロックの入力テスト信号を入力し、第２機能
ブロックの入力テスト信号のアクティブ状態で第２テス
ト端子を配線に接続する第３の論理回路、 とを設けたことを特徴とする半導体集積回路。 - 【請求項２】第１・第２の機能ブロックおよび第１・第
２の機能ブロック間の信号伝達用配線を含む半導体集積
回路において、 第１・第２のテスト端子と、 ブロック間接続テスト信号を入力し、ブロック間接続テ
スト信号のアクティブ状態で第１機能ブロックの出力か
ら配線を分離する第１の論理回路と、 第１機能ブロックの出力テスト信号を入力し、第１機能
ブロックの出力テスト信号のアクティブ状態で前記配線
を第１テスト端子へ接続する第２の論理回路と、 前記ブロック間接続テスト信号を入力し、前記ブロック
間接続テスト信号のアクティブ状態で第２テスト端子を
配線に接続する第３の論理回路と、 第２機能ブロックの入力テスト信号を入力し、第２機能
ブロックの入力テスト信号のアクティブ状態で第２テス
ト端子を第２機能ブロックの入力へ接続し、第２機能ブ
ロックの入力テスト信号の非アクティブ状態で配線を第
２機能ブロックの入力へ接続する第４の論理回路、 とを設けたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4032115A JPH05235281A (ja) | 1992-02-19 | 1992-02-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4032115A JPH05235281A (ja) | 1992-02-19 | 1992-02-19 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05235281A true JPH05235281A (ja) | 1993-09-10 |
Family
ID=12349907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4032115A Pending JPH05235281A (ja) | 1992-02-19 | 1992-02-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05235281A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1988000428A1 (fr) * | 1986-06-30 | 1988-01-14 | Mitsui Toatsu Chemicals, Inc. | Carte de circuit imprime flexible revetue de cuivre |
| US4883718A (en) * | 1985-02-12 | 1989-11-28 | Mitsui Toatsu Chemicals, Inc. | Flexible copper-clad circuit substrate |
-
1992
- 1992-02-19 JP JP4032115A patent/JPH05235281A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4883718A (en) * | 1985-02-12 | 1989-11-28 | Mitsui Toatsu Chemicals, Inc. | Flexible copper-clad circuit substrate |
| WO1988000428A1 (fr) * | 1986-06-30 | 1988-01-14 | Mitsui Toatsu Chemicals, Inc. | Carte de circuit imprime flexible revetue de cuivre |
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