JPH08202619A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH08202619A JPH08202619A JP7012362A JP1236295A JPH08202619A JP H08202619 A JPH08202619 A JP H08202619A JP 7012362 A JP7012362 A JP 7012362A JP 1236295 A JP1236295 A JP 1236295A JP H08202619 A JPH08202619 A JP H08202619A
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Abstract
(57)【要約】
【目的】 本発明は、内部記憶手段（例えばキャッシュ
メモリ）がライトバック方式のものであっても、主記憶
手段から外部装置への情報の転送を迅速に行うことがで
きる情報処理装置を提供することを目的とする。 【構成】 ライトバック方式の内部記憶手段２０を備
え、主記憶手段１３に格納された情報を転送制御手段１
４によりバス１２を介して外部装置１５へ転送する情報
処理装置において、内部記憶手段２０には転送制御手段
１４にバス１２の使用権を与えるためのバス調停を行う
バス調停手段２３と、バス調停の間に内部記憶手段２０
にのみ格納されている情報があるか否かを判断する情報
判断手段２５と、内部記憶手段２０にのみ格納されてい
る情報がある場合にその情報を主記憶手段１３へ書き込
む情報管理手段２６とが設けられたことを特徴とする。
メモリ）がライトバック方式のものであっても、主記憶
手段から外部装置への情報の転送を迅速に行うことがで
きる情報処理装置を提供することを目的とする。 【構成】 ライトバック方式の内部記憶手段２０を備
え、主記憶手段１３に格納された情報を転送制御手段１
４によりバス１２を介して外部装置１５へ転送する情報
処理装置において、内部記憶手段２０には転送制御手段
１４にバス１２の使用権を与えるためのバス調停を行う
バス調停手段２３と、バス調停の間に内部記憶手段２０
にのみ格納されている情報があるか否かを判断する情報
判断手段２５と、内部記憶手段２０にのみ格納されてい
る情報がある場合にその情報を主記憶手段１３へ書き込
む情報管理手段２６とが設けられたことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータシステム
等の情報処理装置に係わり、特にメモリシステムとして
キャッシュメモリを備える情報処理装置に関するもので
ある。
等の情報処理装置に係わり、特にメモリシステムとして
キャッシュメモリを備える情報処理装置に関するもので
ある。
【０００２】
【従来の技術】従来、コンピュータシステム等の情報処
理装置としては、図３に示すようにＣＰＵ（central pr
ocessing unit ）３１と、メモリシステムとしての主記
憶３２及びキャッシュメモリ３３と、ダイレクトメモリ
アクセス（以下、ＤＭＡと略す）コントローラ３４と、
バス調停回路３５とを備えてなるものがある。尚、主記
憶３２、キャッシュメモリ３３、ＤＭＡコントローラ３
４、バス調停回路３５はそれぞれ一つのバス３６により
接続されているものである。ＣＰＵ３１は、この情報処
理装置の中核をなすもので、情報の演算処理を行うもの
である。主記憶３２は、ＣＰＵ３１での演算処理に使用
する情報を格納するためのものである。
理装置としては、図３に示すようにＣＰＵ（central pr
ocessing unit ）３１と、メモリシステムとしての主記
憶３２及びキャッシュメモリ３３と、ダイレクトメモリ
アクセス（以下、ＤＭＡと略す）コントローラ３４と、
バス調停回路３５とを備えてなるものがある。尚、主記
憶３２、キャッシュメモリ３３、ＤＭＡコントローラ３
４、バス調停回路３５はそれぞれ一つのバス３６により
接続されているものである。ＣＰＵ３１は、この情報処
理装置の中核をなすもので、情報の演算処理を行うもの
である。主記憶３２は、ＣＰＵ３１での演算処理に使用
する情報を格納するためのものである。
【０００３】キャッシュメモリ３３は、ＣＰＵ３１と主
記憶３２との情報処理の速度差を埋めるために両者の間
に設けられたものであり、このＣＰＵ３１での使用頻度
の高い情報、或いは使用履歴の新しい情報だけを格納し
て情報の検索及び取り出し時間を短縮できるようにした
ものである。また、このキャッシュメモリ３３は、ＣＰ
Ｕ３１で演算処理を行った情報を格納するための書き込
み命令に対して、キャッシュメモリ３３だけにその情報
を書き込んで、主記憶３２には後の所定の時点で書き込
みを行う、所謂ライトバック方式のものである。尚、ラ
イトバック方式のキャッシュメモリ３３では、ＣＰＵ３
１からの情報がキャッシュメモリ３３だけに書き込まれ
ている場合（前記情報が所謂ダーティである場合）に、
該当する情報の属性をダーティ属性として、主記憶３２
とキャッシュメモリ３３とで情報の内容が一致しないこ
とを管理するようになっている。
記憶３２との情報処理の速度差を埋めるために両者の間
に設けられたものであり、このＣＰＵ３１での使用頻度
の高い情報、或いは使用履歴の新しい情報だけを格納し
て情報の検索及び取り出し時間を短縮できるようにした
ものである。また、このキャッシュメモリ３３は、ＣＰ
Ｕ３１で演算処理を行った情報を格納するための書き込
み命令に対して、キャッシュメモリ３３だけにその情報
を書き込んで、主記憶３２には後の所定の時点で書き込
みを行う、所謂ライトバック方式のものである。尚、ラ
イトバック方式のキャッシュメモリ３３では、ＣＰＵ３
１からの情報がキャッシュメモリ３３だけに書き込まれ
ている場合（前記情報が所謂ダーティである場合）に、
該当する情報の属性をダーティ属性として、主記憶３２
とキャッシュメモリ３３とで情報の内容が一致しないこ
とを管理するようになっている。
【０００４】ＤＭＡコントローラ３４は、主記憶３２に
格納されている情報をバス３６上の図示しない外部装置
（例えばハードディスク装置等）へ転送する際のＤＭＡ
転送を制御するためのものである。このＤＭＡ転送と
は、主記憶３２と外部装置との間の情報の転送を、ＣＰ
Ｕ３１を介さずにＤＭＡコントローラ３４で制御して行
い、その間ＣＰＵ３１に別の演算処理を実行させるとい
うものである。バス調停回路３５は、ＤＭＡコントロー
ラ３４が外部装置に情報のＤＭＡ転送を行う際に、この
ＤＭＡコントローラ３４にバス３６の使用権を与えるた
めの調停を行うためのものである。
格納されている情報をバス３６上の図示しない外部装置
（例えばハードディスク装置等）へ転送する際のＤＭＡ
転送を制御するためのものである。このＤＭＡ転送と
は、主記憶３２と外部装置との間の情報の転送を、ＣＰ
Ｕ３１を介さずにＤＭＡコントローラ３４で制御して行
い、その間ＣＰＵ３１に別の演算処理を実行させるとい
うものである。バス調停回路３５は、ＤＭＡコントロー
ラ３４が外部装置に情報のＤＭＡ転送を行う際に、この
ＤＭＡコントローラ３４にバス３６の使用権を与えるた
めの調停を行うためのものである。
【０００５】このように構成された情報処理装置では、
外部装置から主記憶３２に格納された情報の転送要求が
ＤＭＡコントローラ３４にあった場合に、このＤＭＡコ
ントローラ３４からバス調停回路３５にバス３６の使用
許可が要求され、この要求に対してバス調停回路３５が
バスの調停を行い、バスの調停終了後にＤＭＡコントロ
ーラ３４によって主記憶３２から転送を行う情報の取り
出しが行われるようになっている。
外部装置から主記憶３２に格納された情報の転送要求が
ＤＭＡコントローラ３４にあった場合に、このＤＭＡコ
ントローラ３４からバス調停回路３５にバス３６の使用
許可が要求され、この要求に対してバス調停回路３５が
バスの調停を行い、バスの調停終了後にＤＭＡコントロ
ーラ３４によって主記憶３２から転送を行う情報の取り
出しが行われるようになっている。
【０００６】
【発明が解決しようとする課題】ところが、上述したラ
イトバック方式のキャッシュメモリ３３を備えた情報処
理装置では、このキャッシュメモリ３３内の情報の内容
と主記憶３２内の情報の内容とが一致しない可能性があ
るために、ＤＭＡコントローラ３４が主記憶３２から情
報を取り出そうとする毎にキャッシュメモリ３３側でそ
の情報の属性を確認して、この属性がダーティ属性であ
る場合にはＤＭＡコントローラ３４による情報の取り出
しを一時中断させ、キャッシュメモリ３３内の情報を主
記憶３２に書き込む必要がある。そのために、主記憶３
２から情報を取り出す際に、情報の属性の確認時間、或
いは主記憶３２内とキャッシュメモリ３３内の情報の内
容を一致させるための書き込み時間を費やしてしまうの
で、情報の取り出しを迅速に行うことができず、処理速
度の向上の妨げとなってしまう。
イトバック方式のキャッシュメモリ３３を備えた情報処
理装置では、このキャッシュメモリ３３内の情報の内容
と主記憶３２内の情報の内容とが一致しない可能性があ
るために、ＤＭＡコントローラ３４が主記憶３２から情
報を取り出そうとする毎にキャッシュメモリ３３側でそ
の情報の属性を確認して、この属性がダーティ属性であ
る場合にはＤＭＡコントローラ３４による情報の取り出
しを一時中断させ、キャッシュメモリ３３内の情報を主
記憶３２に書き込む必要がある。そのために、主記憶３
２から情報を取り出す際に、情報の属性の確認時間、或
いは主記憶３２内とキャッシュメモリ３３内の情報の内
容を一致させるための書き込み時間を費やしてしまうの
で、情報の取り出しを迅速に行うことができず、処理速
度の向上の妨げとなってしまう。
【０００７】そこで、本発明では、ライトバック方式の
キャッシュメモリを備えていても、主記憶から情報を取
り出す際にキャッシュメモリ側による確認を不要とし、
外部装置への情報の転送を迅速に行うことができる情報
処理装置を提供することを目的とする。
キャッシュメモリを備えていても、主記憶から情報を取
り出す際にキャッシュメモリ側による確認を不要とし、
外部装置への情報の転送を迅速に行うことができる情報
処理装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、上記目的を達
成するために案出された情報処理装置で、以下のように
構成されている。情報の演算処理を行う中央処理手段
と、この中央処理手段での演算処理に必要な情報を格納
する主記憶手段と、この主記憶手段と前記中央処理手段
との間に設けられ前記主記憶手段に格納された情報の一
部を格納する内部記憶手段と、前記主記憶手段とバスに
より接続されこの主記憶手段に格納されている情報を前
記バス上の外部装置へ転送する転送制御手段とを備え、
前記内部記憶手段が前記中央処理手段からの情報をこの
中央処理手段による書き込み命令に従って格納し、かつ
その後の所定の時点で格納した情報を前記主記憶手段に
書き込むように構成された情報処理装置において、前記
内部記憶手段には、前記転送制御手段が前記主記憶手段
から前記外部装置へ情報の転送を行う際に前記転送制御
手段に前記バスの使用権を与えるための調停を行うバス
調停手段と、このバス調停手段で調停している間に前記
主記憶手段に格納されておらず前記内部記憶手段にのみ
格納されている情報があるか否かを判断する情報判断手
段と、この情報判断手段で前記内部記憶手段にのみ格納
されている情報があると判断された場合に、前記バス調
停手段が調停している間に前記内部記憶手段にのみ格納
されている情報を前記主記憶手段へ書き込む情報管理手
段とが設けられたことを特徴とする。
成するために案出された情報処理装置で、以下のように
構成されている。情報の演算処理を行う中央処理手段
と、この中央処理手段での演算処理に必要な情報を格納
する主記憶手段と、この主記憶手段と前記中央処理手段
との間に設けられ前記主記憶手段に格納された情報の一
部を格納する内部記憶手段と、前記主記憶手段とバスに
より接続されこの主記憶手段に格納されている情報を前
記バス上の外部装置へ転送する転送制御手段とを備え、
前記内部記憶手段が前記中央処理手段からの情報をこの
中央処理手段による書き込み命令に従って格納し、かつ
その後の所定の時点で格納した情報を前記主記憶手段に
書き込むように構成された情報処理装置において、前記
内部記憶手段には、前記転送制御手段が前記主記憶手段
から前記外部装置へ情報の転送を行う際に前記転送制御
手段に前記バスの使用権を与えるための調停を行うバス
調停手段と、このバス調停手段で調停している間に前記
主記憶手段に格納されておらず前記内部記憶手段にのみ
格納されている情報があるか否かを判断する情報判断手
段と、この情報判断手段で前記内部記憶手段にのみ格納
されている情報があると判断された場合に、前記バス調
停手段が調停している間に前記内部記憶手段にのみ格納
されている情報を前記主記憶手段へ書き込む情報管理手
段とが設けられたことを特徴とする。
【０００９】
【作用】上記構成の情報処理装置によれば、以下のよう
に作用する。中央処理手段からの情報は、この中央処理
手段から先ず内部記憶手段に格納され、その後の所定の
時点で主記憶手段にに格納される。ここで、バスで接続
された外部装置から転送制御手段へ主記憶手段内の情報
の転送要求があった場合に、前記転送制御手段はバス調
停手段に前記バスの使用許可を要求する。転送制御手段
からの要求を受けたバス調停手段は、前記転送制御手段
にバスの使用権を与えるための調停を開始する。このと
き、情報判断手段では、主記憶手段に格納されておらず
に内部記憶手段にのみ格納されている情報があるか否か
を判断する。情報判断手段で内部記憶手段にのみ格納さ
れている情報があると判断された場合には、情報管理手
段では、バス調停手段がバスの調停を行っている間に、
この内部記憶手段にのみ格納されている情報を主記憶手
段へ書き込む。そして、バス調停手段によるバスの調停
の終了後、バスの使用権を得た転送制御手段は主記憶手
段に格納されている情報を前記バスを介して外部装置へ
転送する。
に作用する。中央処理手段からの情報は、この中央処理
手段から先ず内部記憶手段に格納され、その後の所定の
時点で主記憶手段にに格納される。ここで、バスで接続
された外部装置から転送制御手段へ主記憶手段内の情報
の転送要求があった場合に、前記転送制御手段はバス調
停手段に前記バスの使用許可を要求する。転送制御手段
からの要求を受けたバス調停手段は、前記転送制御手段
にバスの使用権を与えるための調停を開始する。このと
き、情報判断手段では、主記憶手段に格納されておらず
に内部記憶手段にのみ格納されている情報があるか否か
を判断する。情報判断手段で内部記憶手段にのみ格納さ
れている情報があると判断された場合には、情報管理手
段では、バス調停手段がバスの調停を行っている間に、
この内部記憶手段にのみ格納されている情報を主記憶手
段へ書き込む。そして、バス調停手段によるバスの調停
の終了後、バスの使用権を得た転送制御手段は主記憶手
段に格納されている情報を前記バスを介して外部装置へ
転送する。
【００１０】
【実施例】以下、図面に基づき本発明に係わる情報処理
装置について説明する。この情報処理装置は、図１のブ
ロック図に示すように、ＣＰＵ１１と、このＣＰＵ１１
にバス１１ａで接続されたキャッシュメモリ２０と、こ
のキャッシュメモリ２０にバス１２で接続された主記憶
１３及びＤＭＡコントローラ１４とを備えてなるもので
ある。また、キャッシュメモリ２０と主記憶１３とＤＭ
Ａコントローラ１５とを接続するバス１２上には外部装
置１５…が接続されている。ＣＰＵ１１は、この情報処
理装置の中核をなすもので、本発明の中央処理手段とし
て機能して、情報の演算処理等を行うものである。
装置について説明する。この情報処理装置は、図１のブ
ロック図に示すように、ＣＰＵ１１と、このＣＰＵ１１
にバス１１ａで接続されたキャッシュメモリ２０と、こ
のキャッシュメモリ２０にバス１２で接続された主記憶
１３及びＤＭＡコントローラ１４とを備えてなるもので
ある。また、キャッシュメモリ２０と主記憶１３とＤＭ
Ａコントローラ１５とを接続するバス１２上には外部装
置１５…が接続されている。ＣＰＵ１１は、この情報処
理装置の中核をなすもので、本発明の中央処理手段とし
て機能して、情報の演算処理等を行うものである。
【００１１】主記憶１３は、本発明の主記憶手段として
機能するものであり、ＣＰＵ１１での演算処理に使用す
る情報を格納するために、例えば複数のＤＲＡＭ（dyna
micrandom access memory）チップからなるものであ
る。ＤＭＡコントローラ１４は、本発明の転送制御手段
として機能するものであり、主記憶１３に格納された情
報をバス１２上の外部装置１５…へ転送する際のＤＭＡ
転送を制御するために例えば専用プロセッサからなるも
のである。外部装置１５…は、例えばハードディスク装
置やグラフィックス表示装置等の周辺機器からなるもの
で、主記憶１３と情報の受け渡しを行って動作するもの
である。
機能するものであり、ＣＰＵ１１での演算処理に使用す
る情報を格納するために、例えば複数のＤＲＡＭ（dyna
micrandom access memory）チップからなるものであ
る。ＤＭＡコントローラ１４は、本発明の転送制御手段
として機能するものであり、主記憶１３に格納された情
報をバス１２上の外部装置１５…へ転送する際のＤＭＡ
転送を制御するために例えば専用プロセッサからなるも
のである。外部装置１５…は、例えばハードディスク装
置やグラフィックス表示装置等の周辺機器からなるもの
で、主記憶１３と情報の受け渡しを行って動作するもの
である。
【００１２】キャッシュメモリ２０は、本発明の内部記
憶手段として機能するものであり、例えば高速、小容量
のメモリであるＳＲＡＭ（static random access memor
y ）からなるものである。つまり、キャッシュメモリ２
０は、ＣＰＵ１１における情報の検索及び取り出し時間
を短縮するためにＣＰＵ１１と主記憶１３との間に設け
られたもので、ＣＰＵ１１が要求する情報を主記憶１３
から取り出すことなく得られるように、使用頻度の高い
情報、或いは使用履歴の新しい情報だけを格納している
ものである。また、このキャッシュメモリ２０は、ＣＰ
Ｕ１１で演算処理を行った情報を格納するための書き込
み命令に対して、キャッシュメモリ２０だけにその情報
を書き込んで、主記憶１３には後の所定の時点で書き込
みを行うライトバック方式のものであり、キャッシュメ
モリ２０だけに情報が書き込まれていることを、該当す
る情報の属性をダーティ属性とすることによって管理す
るものである。
憶手段として機能するものであり、例えば高速、小容量
のメモリであるＳＲＡＭ（static random access memor
y ）からなるものである。つまり、キャッシュメモリ２
０は、ＣＰＵ１１における情報の検索及び取り出し時間
を短縮するためにＣＰＵ１１と主記憶１３との間に設け
られたもので、ＣＰＵ１１が要求する情報を主記憶１３
から取り出すことなく得られるように、使用頻度の高い
情報、或いは使用履歴の新しい情報だけを格納している
ものである。また、このキャッシュメモリ２０は、ＣＰ
Ｕ１１で演算処理を行った情報を格納するための書き込
み命令に対して、キャッシュメモリ２０だけにその情報
を書き込んで、主記憶１３には後の所定の時点で書き込
みを行うライトバック方式のものであり、キャッシュメ
モリ２０だけに情報が書き込まれていることを、該当す
る情報の属性をダーティ属性とすることによって管理す
るものである。
【００１３】さらに、このキャッシュメモリ２０は、Ｃ
ＰＵバスインターフェース２１（以下、インターフェー
スをＩ／Ｆと略す）と、主記憶バスＩ／Ｆ２２と、バス
調停部２３は、情報記憶部２４と、情報判断部２５と、
情報管理部２６とを備えてなるものである。ＣＰＵバス
Ｉ／Ｆ２１は、バス１１ａを介してキャッシュメモリ２
０をＣＰＵ１１と接続するためのものである。主記憶バ
スＩ／Ｆ２２は、バス１２を介してキャッシュメモリ２
０を主記憶１３と接続するためのものである。また、こ
れと同様にバス１２を介して、ＤＭＡコントローラ１４
及び外部装置１５…とも接続されている。
ＰＵバスインターフェース２１（以下、インターフェー
スをＩ／Ｆと略す）と、主記憶バスＩ／Ｆ２２と、バス
調停部２３は、情報記憶部２４と、情報判断部２５と、
情報管理部２６とを備えてなるものである。ＣＰＵバス
Ｉ／Ｆ２１は、バス１１ａを介してキャッシュメモリ２
０をＣＰＵ１１と接続するためのものである。主記憶バ
スＩ／Ｆ２２は、バス１２を介してキャッシュメモリ２
０を主記憶１３と接続するためのものである。また、こ
れと同様にバス１２を介して、ＤＭＡコントローラ１４
及び外部装置１５…とも接続されている。
【００１４】バス調停部２３は、本発明のバス調停手段
として機能するもので、主記憶１３に格納された情報を
ＤＭＡコントローラ１４により外部装置１５…へ転送す
る際に、このＤＭＡコントローラ１４にバス１２の使用
権を与えるための調停を行うためのものである。また、
バス調停部２３は、ＤＭＡコントローラ１４からバス１
２を使用するための調停要求を受けた際に、後述するア
ドレス発生部２５ａにアドレス番号を発生させて属性判
定部２５ｂに送出するように指示を与えるものである。
情報記憶部２４は、データメモリ部２４ａとタグメモリ
部２４ｂとからなるものである。データメモリ部２４ａ
は、キャッシュメモリ２０内に格納する情報を保持する
ための領域であり、一方、タグメモリ部２４ｂは、デー
タメモリ部２４ａに保持されている情報の属性を保持す
るための領域である。
として機能するもので、主記憶１３に格納された情報を
ＤＭＡコントローラ１４により外部装置１５…へ転送す
る際に、このＤＭＡコントローラ１４にバス１２の使用
権を与えるための調停を行うためのものである。また、
バス調停部２３は、ＤＭＡコントローラ１４からバス１
２を使用するための調停要求を受けた際に、後述するア
ドレス発生部２５ａにアドレス番号を発生させて属性判
定部２５ｂに送出するように指示を与えるものである。
情報記憶部２４は、データメモリ部２４ａとタグメモリ
部２４ｂとからなるものである。データメモリ部２４ａ
は、キャッシュメモリ２０内に格納する情報を保持する
ための領域であり、一方、タグメモリ部２４ｂは、デー
タメモリ部２４ａに保持されている情報の属性を保持す
るための領域である。
【００１５】情報判断部２５は、本発明の情報判断手段
として機能するもので、バス調停部２３がバスの調停を
行っている間に、主記憶１３に格納されておらずにキャ
ッシュメモリ２０にのみ格納されている情報があるか否
かを判断するものである。また、この情報判断部２５
は、アドレス発生部２５ａと属性判定部２５ｂとからな
るものである。アドレス発生部２５ａは、データメモリ
部２４ａに情報を保持する際に、この情報が保持される
番地（アドレス）を明確にするための番号を発生させる
ものである。また、このアドレス発生部２５ａは、バス
調停部２３からの指示により、データメモリ部２４ａに
保持している情報に対応するアドレス番号を属性判定部
２５ｂへ送出するものである。
として機能するもので、バス調停部２３がバスの調停を
行っている間に、主記憶１３に格納されておらずにキャ
ッシュメモリ２０にのみ格納されている情報があるか否
かを判断するものである。また、この情報判断部２５
は、アドレス発生部２５ａと属性判定部２５ｂとからな
るものである。アドレス発生部２５ａは、データメモリ
部２４ａに情報を保持する際に、この情報が保持される
番地（アドレス）を明確にするための番号を発生させる
ものである。また、このアドレス発生部２５ａは、バス
調停部２３からの指示により、データメモリ部２４ａに
保持している情報に対応するアドレス番号を属性判定部
２５ｂへ送出するものである。
【００１６】属性判定部２５ｂは、アドレス発生部２５
ａからアドレス番号を受け取るとタグメモリ部２４ｂを
参照して、受け取ったアドレス番号に該当する情報の属
性がダーティ属性であるか否かを判断するものである。
情報管理部２６は、本発明の情報管理手段として機能す
るものであり、属性判定部２５ｂがキャッシュメモリ２
０にダーティ属性である情報が格納されていると判断し
た場合、バス調停部２３がバスの調停を行っている間
に、キャッシュメモリ２０のダーティ属性である情報を
主記憶１３へ書き込むものである。
ａからアドレス番号を受け取るとタグメモリ部２４ｂを
参照して、受け取ったアドレス番号に該当する情報の属
性がダーティ属性であるか否かを判断するものである。
情報管理部２６は、本発明の情報管理手段として機能す
るものであり、属性判定部２５ｂがキャッシュメモリ２
０にダーティ属性である情報が格納されていると判断し
た場合、バス調停部２３がバスの調停を行っている間
に、キャッシュメモリ２０のダーティ属性である情報を
主記憶１３へ書き込むものである。
【００１７】次に、以上のように構成された情報処理装
置の動作例について、特にＤＭＡコントローラ１４によ
って主記憶１３に格納された情報を外部装置１５…へ転
送する際の動作例について、図２のフローチャートに基
づき説明する。先ず、外部装置１５…からＤＭＡコント
ローラ１４へ主記憶１３に格納された情報の転送要求が
あった場合に（ステップ１０１、以下ステップをＳと略
す）、ＤＭＡコントローラ１４は、バス１２の使用許可
をキャッシュメモリ２０に設けられたバス調停部２３に
要求する（Ｓ１０２）。ＤＭＡコントローラ１４からの
使用許可の要求を受け取ったバス調停部２３は、このＤ
ＭＡコントローラ１４にバス１２の使用権を与えるため
の調停を開始するとともに（Ｓ１０３）、アドレス発生
部２５ａにデータメモリ部２４ａが保持している情報に
対応するアドレス番号を発生させるように指示を与え
る。
置の動作例について、特にＤＭＡコントローラ１４によ
って主記憶１３に格納された情報を外部装置１５…へ転
送する際の動作例について、図２のフローチャートに基
づき説明する。先ず、外部装置１５…からＤＭＡコント
ローラ１４へ主記憶１３に格納された情報の転送要求が
あった場合に（ステップ１０１、以下ステップをＳと略
す）、ＤＭＡコントローラ１４は、バス１２の使用許可
をキャッシュメモリ２０に設けられたバス調停部２３に
要求する（Ｓ１０２）。ＤＭＡコントローラ１４からの
使用許可の要求を受け取ったバス調停部２３は、このＤ
ＭＡコントローラ１４にバス１２の使用権を与えるため
の調停を開始するとともに（Ｓ１０３）、アドレス発生
部２５ａにデータメモリ部２４ａが保持している情報に
対応するアドレス番号を発生させるように指示を与え
る。
【００１８】バス調停部２３からアドレス番号の発生の
指示を受けたアドレス発生部２５ａでは、例えば若い番
号より順にアドレス番号を発生させて属性判定部２５ｂ
へ送出する（Ｓ１０４）。属性判定部２５ｂでは、受け
取ったアドレス番号に該当する情報の属性がダーティ属
性であるか否かを判断する（Ｓ１０５）。属性判定部２
５ｂがダーティ属性であると判断した場合には、情報管
理部２６は、ダーティ属性である情報を、データメモリ
部２４ａから主記憶１３に書き込む（Ｓ１０６）。
指示を受けたアドレス発生部２５ａでは、例えば若い番
号より順にアドレス番号を発生させて属性判定部２５ｂ
へ送出する（Ｓ１０４）。属性判定部２５ｂでは、受け
取ったアドレス番号に該当する情報の属性がダーティ属
性であるか否かを判断する（Ｓ１０５）。属性判定部２
５ｂがダーティ属性であると判断した場合には、情報管
理部２６は、ダーティ属性である情報を、データメモリ
部２４ａから主記憶１３に書き込む（Ｓ１０６）。
【００１９】そして、主記憶１３への情報の書き込みが
終了したら、アドレス発生部２５ａでは、データメモリ
部２４ａに保持している情報に対応するアドレス番号の
中に上述のステップ（Ｓ１０４）で発生させたアドレス
番号の次のアドレス番号が存在するか否かを判断し、次
のアドレス番号が存在する場合にはこのアドレス番号を
発生させて、上述のステップ（Ｓ１０４〜Ｓ１０６）が
データメモリ部２４ａに保持されている情報に対応する
全てのアドレスについて終了するまで繰り返す（Ｓ１０
７）。アドレス発生部２５ａでのアドレス番号の発生に
続いて、属性判定部２５ｂによる判断が全てのアドレス
について終了したら、即ちダーティ属性である情報の主
記憶１３への書き込みが終了したら、バス調停部２３で
は、バス１２の調停が終了したか否かを確認する（Ｓ１
０８）。バス１２の調停が終了すると、ＤＭＡコントロ
ーラ１４にバス１２の使用権が移り（Ｓ１０９）、この
ＤＭＡコントローラ１３による制御に従い、主記憶１３
に格納されている情報が外部装置１５…へ転送される
（Ｓ１１０）。
終了したら、アドレス発生部２５ａでは、データメモリ
部２４ａに保持している情報に対応するアドレス番号の
中に上述のステップ（Ｓ１０４）で発生させたアドレス
番号の次のアドレス番号が存在するか否かを判断し、次
のアドレス番号が存在する場合にはこのアドレス番号を
発生させて、上述のステップ（Ｓ１０４〜Ｓ１０６）が
データメモリ部２４ａに保持されている情報に対応する
全てのアドレスについて終了するまで繰り返す（Ｓ１０
７）。アドレス発生部２５ａでのアドレス番号の発生に
続いて、属性判定部２５ｂによる判断が全てのアドレス
について終了したら、即ちダーティ属性である情報の主
記憶１３への書き込みが終了したら、バス調停部２３で
は、バス１２の調停が終了したか否かを確認する（Ｓ１
０８）。バス１２の調停が終了すると、ＤＭＡコントロ
ーラ１４にバス１２の使用権が移り（Ｓ１０９）、この
ＤＭＡコントローラ１３による制御に従い、主記憶１３
に格納されている情報が外部装置１５…へ転送される
（Ｓ１１０）。
【００２０】このように本実施例の情報処理装置では、
バス調停部２３でバス１２の調停を行っている間に、情
報判断部２５によりキャッシュメモリ２０だけに格納さ
れている情報があるか否かを判断し、キャッシュメモリ
２０だけに格納されている情報があると判断された場合
には、その情報を情報管理部２６により主記憶１３に書
き込むようになっている。よって、バス調停部２３での
バス１２の調停が終了すれば、キャッシュメモリ２０に
よるダーティ属性の確認が不要となり、ＤＭＡコントロ
ーラ１４によって主記憶１３から外部装置１５…へ迅速
に情報の転送を行うことができる。
バス調停部２３でバス１２の調停を行っている間に、情
報判断部２５によりキャッシュメモリ２０だけに格納さ
れている情報があるか否かを判断し、キャッシュメモリ
２０だけに格納されている情報があると判断された場合
には、その情報を情報管理部２６により主記憶１３に書
き込むようになっている。よって、バス調停部２３での
バス１２の調停が終了すれば、キャッシュメモリ２０に
よるダーティ属性の確認が不要となり、ＤＭＡコントロ
ーラ１４によって主記憶１３から外部装置１５…へ迅速
に情報の転送を行うことができる。
【００２１】尚、本実施例では、転送制御手段がＤＭＡ
コントローラ１４である場合について説明したが、主記
憶１３から外部装置１５…への情報の転送をＣＰＵ１１
に代わって制御するものであれば、他のもの（例えば、
Ｉ／Ｏ（Input/Output）コントローラ等）であってもよ
い。
コントローラ１４である場合について説明したが、主記
憶１３から外部装置１５…への情報の転送をＣＰＵ１１
に代わって制御するものであれば、他のもの（例えば、
Ｉ／Ｏ（Input/Output）コントローラ等）であってもよ
い。
【００２２】
【発明の効果】以上に説明したように、本発明の情報処
理装置は、バス調停手段でバスの調停を行っている間
に、情報判断手段で内部記憶手段だけに格納されている
情報があるか否かを判断し、内部記憶手段だけに格納さ
れている情報がある場合には、情報管理手段でその情報
を主記憶手段に書き込むようになっている。よって、バ
ス調停手段によるバスの調停が終了すれば、主記憶手段
から情報を取り出す際にこの情報の属性の確認が不要で
あり、転送制御手段によって主記憶手段からの情報の取
り出しを迅速に行うことができる。つまり、内部記憶手
段がライトバック方式のキャッシュメモリであっても、
主記憶手段からの情報の取り出しを迅速に行うことがで
きるので、従来のものより外部装置への情報転送の処理
速度が速くなり、結果として処理速度の向上が容易とな
るという効果を奏する。
理装置は、バス調停手段でバスの調停を行っている間
に、情報判断手段で内部記憶手段だけに格納されている
情報があるか否かを判断し、内部記憶手段だけに格納さ
れている情報がある場合には、情報管理手段でその情報
を主記憶手段に書き込むようになっている。よって、バ
ス調停手段によるバスの調停が終了すれば、主記憶手段
から情報を取り出す際にこの情報の属性の確認が不要で
あり、転送制御手段によって主記憶手段からの情報の取
り出しを迅速に行うことができる。つまり、内部記憶手
段がライトバック方式のキャッシュメモリであっても、
主記憶手段からの情報の取り出しを迅速に行うことがで
きるので、従来のものより外部装置への情報転送の処理
速度が速くなり、結果として処理速度の向上が容易とな
るという効果を奏する。
【図１】本発明に係わる情報処理装置の一実施例の概略
構成を示すブロック図である。
構成を示すブロック図である。
【図２】図１の情報処理装置の動作例を示すフローチャ
ートである。
ートである。
【図３】従来の情報処理装置の概略構成を示すブロック
図である。
図である。
１１ ＣＰＵ（中央処理手段） １２ バス １３ 主記憶（主記憶手段） １４ ＤＭＡコントローラ（転送制御手段） １５ 外部装置 ２０ キャッシュメモリ（内部記憶手段） ２３ バス調停部（バス調停手段） ２５ 情報判断部（情報判断手段） ２６ 情報管理手段（情報管理手段）
Claims (1)
- 【請求項１】 情報の演算処理を行う中央処理手段と、 該中央処理手段での演算処理に必要な情報を格納する主
記憶手段と、 該主記憶手段と前記中央処理手段との間に設けられ、前
記主記憶手段に格納された情報の一部を格納する内部記
憶手段と、 前記主記憶手段とバスにより接続され、該主記憶手段に
格納されている情報を前記バス上の外部装置へ転送する
転送制御手段とを備え、 前記内部記憶手段が、前記中央処理手段からの情報を該
中央処理手段による書き込み命令に従って格納し、かつ
その後の所定の時点で格納した情報を前記主記憶手段に
書き込むように構成された情報処理装置において、 前記内部記憶手段には、前記転送制御手段が前記主記憶
手段から前記外部装置へ情報の転送を行う際に、前記転
送制御手段に前記バスの使用権を与えるための調停を行
うバス調停手段と、 該バス調停手段で調停している間に、前記主記憶手段に
格納されておらず、前記内部記憶手段にのみ格納されて
いる情報があるか否かを判断する情報判断手段と、 該情報判断手段で前記内部記憶手段にのみ格納されてい
る情報があると判断された場合に、前記バス調停手段が
調停している間に前記内部記憶手段にのみ格納されてい
る情報を前記主記憶手段へ書き込む情報管理手段とが設
けられたことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7012362A JPH08202619A (ja) | 1995-01-30 | 1995-01-30 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7012362A JPH08202619A (ja) | 1995-01-30 | 1995-01-30 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08202619A true JPH08202619A (ja) | 1996-08-09 |
Family
ID=11803170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7012362A Pending JPH08202619A (ja) | 1995-01-30 | 1995-01-30 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08202619A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019046260A (ja) * | 2017-09-04 | 2019-03-22 | 富士ゼロックス株式会社 | 画像処理装置、半導体装置及びプログラム |
-
1995
- 1995-01-30 JP JP7012362A patent/JPH08202619A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019046260A (ja) * | 2017-09-04 | 2019-03-22 | 富士ゼロックス株式会社 | 画像処理装置、半導体装置及びプログラム |
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