JPH08204564A

JPH08204564A - 半導体装置及びそれを用いた半導体回路と相関演算装置、ａ／ｄ変換器、ｄ／ａ変換器、信号処理システム

Info

Publication number: JPH08204564A
Application number: JP7014096A
Authority: JP
Inventors: Takeshi Ichikawa; 武史市川
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1995-01-31
Filing date: 1995-01-31
Publication date: 1996-08-09
Anticipated expiration: 2019-03-15
Also published as: JP3507168B2

Abstract

(57)【要約】【目的】回路規模の縮小、演算速度の向上及び消費電
力の低減を図ることができる構造の半導体装置を提供す
ることを目的とする。【構成】多入力端子に容量が接続され、該各容量の一
方の端子が共通接続されてセンスアンプに入力される半
導体装置において、共通接続された容量端子をリセット
する手段を有し、リセット手段がＭＯＳＦＥＴで且つ２
つ以上の複数のＭＯＳＦＥＴに分割され、かつリセット
手段の駆動パルスと該駆動パルスの逆相の逆相パルスを
入力する構造体を容量端子に接続し、また、多入力端子
と各容量の間にスイッチ手段を有し、リセット手段がＭ
ＯＳＦＥＴでかつ２つ以上の複数のＭＯＳＦＥＴに分割
され、かつリセット手段の駆動パルスと逆相パルスを入
力する構造体がスイッチ手段と容量の間の端子に接続さ
れていることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、多入力端を有する並列
信号処理を行なう半導体装置、及びそれを用いた半導体
回路、相関演算装置、Ａ／Ｄ変換器、Ｄ／Ａ変換器、信
号処理システムに関するものである。

【０００２】

【従来の技術】従来、並列演算処理を行なう半導体装置
においては、並列演算する信号数が増大するにつれて、
回路規模が級数的に増大するため、製造コストが増加
し、歩留まりが低下するという問題点があった。また、
回路規模の増大に伴っての配線等の遅延増大や、回路内
の演算数の増加によって、演算速度が低下し、さらに消
費電力が著しく増加するといった問題点があった。

【０００３】例えば、図２７に示す固体撮像装置の場
合、縦横軸に沿って撮像素子４１を配置して、エリアセ
ンサとしてのセンシング部６０からの時系列アナログ信
号をＡ／Ｄ変換器４０でデジタル信号に変換し、一旦フ
レームメモリ３９に格納する。これらの信号を演算回路
３８により演算処理し、演算出力回路５０から出力す
る。具体的には、異なる時刻の画像データ間の相関演算
により、例えば物体の動き量（ΔＸ，ΔＹ）などを出力
することができる。

【０００４】

【発明が解決しようとする課題】しかしながら、動画像
のリアルタイム処理を行なおうとする場合は、上記演算
処理の処理数が極めて多く、よりリアルな画像を得るた
めには、回路規模が級数的に増大し、そのため処理スピ
ードが遅くなってしまうという問題点があった。例え
ば、動画像の圧縮・伸張の方式として提案されているＭ
ＰＥＧ２方式を現実に処理できる装置は未だ開発中であ
る。従って、上述した並列演算処理の問題として、回路
規模の増大に伴う演算速度の低下、消費電力の増加とい
う問題点があった。また、そのために回路規模の増大に
よる製造コストの増加や製造歩留まりの低下という問題
点もあった。

【０００５】さらに、上記演算処理回路に有用な多数決
論理回路について、日経エレクトロニクス「経済的な多
数決論理ＩＣがＣＭＯＳで実現した」１９７３．１１．
５．１３２Ｐ〜１４４Ｐに記載されている。しかし、こ
れは、デジタル信号処理の一つとして多数決論理回路が
開示され、しかもＣＭＯＳによって形成されたもので、
この場合も、ＣＭＯＳによる素子数が増大し、また演算
処理の段数が増加するので、やはり回路規模の増大と消
費電力の増加に加え、演算速度の低下という同様な問題
点を有していた。

【０００６】本発明は、上記従来の問題点に鑑み、回路
規模の縮小、演算速度の向上及び消費電力の低減を図る
ことができる、これまでにない構造の半導体装置、及び
それを用いた半導体回路、相関演算装置、Ａ／Ｄ変換
器、Ｄ／Ａ変換器、信号処理システムを提供することを
目的とする。

【０００７】

【課題を解決するための手段及び作用】本発明による第
１の発明は、多入力端子に容量が接続され、該各容量の
一方の端子が共通接続されて、センスアンプに入力され
る半導体装置において、共通接続された容量端子をリセ
ットする手段を有し、該リセット手段がＭＯＳＦＥＴで
かつ２つ以上の複数のＭＯＳＦＥＴに分割され、該リセ
ット手段の駆動パルスと該駆動パルスと逆相の逆相パル
スを入力する構造体を同一端子に接続したことを特徴と
する。

【０００８】上記構成において、より正確に共通接続さ
れた端子をリセット電位に設定することができ、その結
果共通接続された端子に生じる微小信号変化に対応して
出力できるので、すなわち感度が高くなるため、高速応
答可能で、且つそのため低消費電力化にも寄与するとい
う大きな効果がある。

【０００９】本発明による第２の発明は、該構造体は、
半導体基板上に該逆相パルスを印加する電極を挟み形成
される該半導体基板と、また異なる導電型の半導体不純
物層を有し、該半導体不純物層が共に電気的に、該共通
接続された容量端子に接続されていることを特徴とす
る。上記構造において、さらにより正確に共通接続され
た端子をリセット電位に設定することができる。

【００１０】本発明による第３の発明は、前記リセット
手段のＭＯＳＦＥＴのゲート容量の総和は、該構造体の
ゲート容量のほぼ２倍になっていることを特徴とする。
上記構成において、さらにより正確に共通接続された端
子をリセット電位に設定することができる。

【００１１】本発明による第４の発明は、前記リセット
手段のＭＯＳＦＥＴのゲート幅Ｗの総和は、該構造体の
ゲート幅のほぼ２倍になっていることを特徴とする。上
記構成において、さらにより正確に共通接続された端子
をリセット電位に設定することができる。

【００１２】本発明による第５の発明は、該リセット手
段のＭＯＳＦＥＴが、同型タイプのＭＯＳＦＥＴに２分
割され、かつ構造体の半導体不純物層のタイプも該リセ
ット手段に用いられているタイプと等しいことを特徴と
する。

【００１３】本発明による第６の発明は、２分割された
リセット手段のＭＯＳＦＥＴのゲート幅Ｗ、ゲート長Ｌ
はほぼ等しく、かつ該構造体のゲート幅、ゲート長とも
ほぼ等しいことを特徴とする。

【００１４】本発明による第７の発明は、多入力端子に
容量が接続され、該各容量の一方の端子が共通接続され
てセンスアンプに入力される半導体装置において、多入
力端子と該各容量の間にスイッチ手段を有し、かつ該容
量と該スイッチ手段の間の電圧をリセットするリセット
手段を有し、該リセット手段がＭＯＳＦＥＴでかつ２つ
以上の複数のＭＯＳＦＥＴに分割され、該リセット手段
の駆動パルスと逆相パルスを入力する構造体が該スイッ
チ手段と該容量の間に接続されていることを特徴とす
る。上記構成において、スイッチと容量の間の電位を、
より正確に高速にリセットすることが可能となる。その
ために該各容量を通して、逆側の共通接続された端子に
容量分割で生じる電圧微小変化の絶対値を、より正確に
設定することが可能で、従って感度が高くなり、そのた
め高速応答可能で低消費電力化にも寄与する大きな効果
がある。

【００１５】本発明による第８の発明は、かつ該構造体
は、半導体基板上に該逆相パルスを印加する電極を挟ん
で形成される該半導体基板と異なる導電型の半導体不純
物層を有し、該基板と異なる導電型の半導体不純物層
が、共に電気的に該入力端子側の容量の端子に接続され
ていることを特徴とする。上記構成において、スイッチ
と容量の間の電位を、さらにより正確にリセットするこ
とが可能となる。

【００１６】本発明による第９の発明は、該リセット手
段のＭＯＳＦＥＴのゲート容量の総和は、該構造体のゲ
ート容量のほぼ２倍になっていることを特徴とする。上
記構成において、スイッチと容量の間の電位を、さらに
より正確にリセットすることが可能となる。

【００１７】本発明による第１０の発明は、該リセット
手段のＭＯＳＦＥＴのゲート幅Ｗの総和は、該構造体の
ゲート幅のほぼ２倍になっていることを特徴とする。上
記構成において、スイッチと容量の間の電位を、さらに
より正確にリセットすることが可能となる。

【００１８】本発明による第１１の発明は該リセット手
段のＭＯＳＦＥＴが、同型タイプのＭＯＳＦＥＴに２分
割され、かつ構造体の半導体不純物層のタイプも該リセ
ット手段に用いられているタイプと等しいことを特徴と
する。

【００１９】本発明による第１２の発明は２分割された
リセット手段のＭＯＳＦＥＴのゲート幅Ｗ、ゲート長Ｌ
はほぼ等しく、かつ該構造体のゲート幅、ゲート長とも
ほぼ等しいことを特徴とする。

【００２０】本発明による第１３の発明は、第１及び７
の発明において、逆相パルスは駆動パルスと同時もしく
はより遅く立ち上がる／立ち下がることを特徴とする。
上記構成において、設計マージンが大きくとれ、より正
確に各端子をリセット電位に設定することが可能とな
る。

【００２１】本発明による第１４の発明は、前記リセッ
ト手段駆動パルスの入力端子からインバータ回路を含む
回路を介して構造体への入力端子が接続されていること
を特徴とする。上記構成において、設計マージンが大き
くとれ、より正確に各端子をリセット電位に設定するこ
とが可能となる。

【００２２】本発明による第１５の発明は、前記インバ
ータ回路が遅延回路を構成していることを特徴とする。
上記構成において、設計マージンが大きくとれ、より正
確に各端子をリセット電位に設定することが可能とな
る。

【００２３】本発明による第１６の発明は、第１の発明
または第７の発明の半導体装置を複数個有し、該複数個
のうち第一の前記半導体装置の出力及び／又は該半導体
装置出力の反転出力を第二の前記半導体装置に入力する
ことを特徴とする。

【００２４】本発明による第１７の発明は、前記多入力
端子に対応した容量手段のうち、最小の容量をＣとした
時、共通接続される容量手段の容量の合計の容量値が前
記最小の容量Ｃのほぼ奇数倍となっていることを特徴と
する。

【００２５】本発明による第１８の発明は、第１７の発
明の半導体回路を使用して相関演算装置を構成すること
を特徴とする。

【００２６】本発明による第１９の発明は、第１の発明
または第７の発明の半導体装置を含むＡ／Ｄ変換器であ
って、前記半導体装置にアナログ信号を入力し、前記ア
ナログ信号に応じたデジタル信号を出力することを特徴
とする。

【００２７】本発明による第２０の発明は、第１の発明
または第７の発明の半導体装置を含むＤ／Ａ変換器であ
って、前記半導体装置にデジタル信号を入力し、前記デ
ジタル信号に応じたアナログ信号を出力することを特徴
とする。

【００２８】本発明による第２１の発明は、第１８の発
明の相関演算装置又は第１９の発明のＡ／Ｄ変換器又は
第２０の発明のＤ／Ａ変換器のいずれか一つを含む信号
処理システムであることを特徴とする。

【００２９】本発明による第２２の発明は、第２１の発
明の信号処理システムにおいて、画像信号を入力する画
像入力装置を含むことを特徴とする。

【００３０】本発明による第２３の発明は、第２１の発
明の信号処理システムにおいて、情報を記憶する記憶装
置を含むことを特徴とし、例えば画像信号の圧縮・伸張
及び演算処理などの多彩な信号処理に供せられ得る。

【００３１】

【実施例】以下、本発明の実施例について図面を参照し
て詳細に説明する。

【００３２】〔実施例１〕図１は実施例１の半導体装置
を示した模式説明図である。同図において、Ｑ１〜Ｑｎ
は入力端子で、ｎ個の多入力端子が設けられている。２
２１ー１〜２２１ーｎはここではＮＡＮＤ回路であり、
それぞれ入力端子Ｑｉからの入力を所望の電圧値で出力
することが可能である。２０２−１〜２０２−ｎはそれ
ぞれキャパシタで、その値は共通でも各々異なっていて
もよい。２０５はセンスアンプ、２０６はセンスアンプ
２０５内のインバータ、２０４はセンスアンプ２０５内
の第２のインバータ、２０７はインバータ２０６の入力
部をリセットするためのリセットスイッチ、２１０はリ
セット電源、２１１は出力端子、２０９はキャパシタ２
０２の共通接続された第１のインバータ２０６の入力段
をも含む一端に存在する寄生容量を含めた容量を表わし
たものである。

【００３３】本実施例の動作を図２を用いて説明する
と、まずＮＡＮＤ回路２２１のｓｅｔ端子にローレベル
の信号を入力しておき、各容量２０２の入力側を例えば
２．５Ｖとか、５Ｖのある値に固定しておく。次いで、
リセットパルスφＲＥＳによりセンスアンプ２０５内の
インバータ２０６の入力端をリセットスイッチ２０７を
導通させることによってリセット電源２１０の電圧にリ
セットする。リセットパルスφＲＥＳをオフすると、キ
ャパシタ２０２の共通接続された端子２００はリセット
電位に保持される。次に、各々入力信号を入力端子Ｑ１
〜Ｑｎに入力し、次いでＮＡＮＤ回路２２１のｓｅｔに
ハイレベルの信号を入力して、各容量２０２の入力側に
それぞれのＮＡＮＤ回路２２１の電源電圧で決る電圧変
化を入力する。この例では、Ｃ１，２にはＱ１，Ｑ２よ
り信号が入力されるため、容量Ｃ１にはＶ１、容量Ｃ２
にはＶ２の電圧変化が生じており、Ｃｎには電圧変化は
生じない。ここで、キャパシタ２０２の容量をＣｉ、寄
生容量の容量値をＣ０とし、キャパシタ２０２がＮ個並
列に接続されていると仮定すると、キャパシタ２０２の
共通接続された一端は一個の入力に対して容量分割によ
りリセット電位から、Ｃｉ×Ｖ／（Ｃ０＋（Ｃ１＋Ｃ２＋・・・＋Ｃｎ））だけ変化する。Ｖは容量入力端の電位変化分である。従
って、多入力による電圧変化は、例えば、ｓｅｔ端子が
ハイレベルになると共にＮＡＮＤ回路２２１が導通し、
反転出力されて、Ｃｉ×Ｖ＝Ｃ１×Ｖ１＋Ｃ２×Ｖ２…
の電位が加えられ、センスアンプ２０５の入力端子に供
給される。

【００３４】インバータ２０６の入力端電圧がインバー
タ２０６の論理反転電位以上に変化すると、インバータ
２０６の出力端電圧はそれに応じて反転する。Ｎ個の入
力にそれぞれ信号が入力されると、インバータ２０６の
入力端には容量分割出力のＮ個の和（Ｖｐ）が入力され
る。結局、それぞれ各容量の入力端側に入力される電位
変化に応じて、センスアンプ２０５の出力端子２１１に
はハイレベルかローレベルの信号が出力される。この場
合は、出力端子２１１にはローレベルが出力される。以
上の様に構成することで、ある多変数信号を多入力端子
に入力すれば、高速に並列演算を行なう回路を構成でき
る。また、この回路においては、通常の論理回路と比べ
て、トランジスタの数が少なく構成でき、高速化と合わ
せて低消費電力化にも適している。更に、ここではＮＡ
ＮＤ回路２２１を用いて入力したが、特にこれに限定さ
れることはなく、ＮＡＮＤ回路２２１を無くして、直接
入力を行なっても本質は変わらないし、他の方法でも問
題はないのはいうまでもない。例えば、直接入力の例に
ついては、ある一定電位から正側に電圧変化を起こした
り、負側に電圧変化を起こしたり、電圧変化を起こさな
かったりという３通りの入力や、又はそれ以上の入力も
可能で、それに応じて出力を出すような多変数の並列演
算を行なうことが可能である。

【００３５】次に、共通接続された容量端子２００をリ
セットする手段に関連して、図３を用いて詳細に説明す
る。図３は図１の容量Ｃ（２０２）から共通接続された
端子２００を通してセンスアンプ２０５の出力までの詳
細の一例を示した図である。この例では、共通接続され
た端子２００を電源２１０によりリセットする手段（図
１のスイッチ２０７）として２つのＮＭＯＳトランジス
タ４００を用いている。リセットするための駆動パルス
φＲＥＳは各々のＮＭＯＳトランジスタ４００のゲート
に入力される。ここでは、ＮＭＯＳトランジスタ４００
を用いているので、例えば制御信号パルスがハイレベル
の間で共通接続された端子２００を電源２１０によりリ
セットし、その後、制御信号パルスをローレベルにして
ＮＭＯＳトランジスタ４００をオフし、共通接続された
端子２００をフローティング状態にする。一方、φＲＥ
Ｓ信号と逆相パルスのφＲＥＳ（ｂａｒ、反転信号）を
容量４０１を介して共通接続された端子２００に入力す
る。

【００３６】この構造体を接続することにより、制御信
号パルスφＲＥＳがＮＭＯＳトランジスタ４００をオン
・オフするときに生じる、ＮＭＯＳトランジスタのゲー
トとドレイン（共通接続された端子側）の重なり容量に
よる電圧変化が、制御信号パルスφＲＥＳと逆相のφＲ
ＥＳ（ｂａｒ）が供給される容量４０１による電圧変化
で打ち消し合うので、共通接続された端子２００の電圧
変化を相互に打ち消すことが可能となり、電源２１０の
リセット電位に、より正確に且つ高速に共通接続された
端子２００をリセットすることができる。例えば、制御
信号パルスφＲＥＳが０Ｖから５Ｖに変化し、逆相のφ
ＲＥＳ（ｂａｒ）が５Ｖから０Ｖに変化してリセットす
る場合、それぞれＮＭＯＳＦＥＴ４００と容量４０１と
を介して、その変化を互いに逆相として加えられるので
キャンセルすることができる。また、一例として共通接
続された端子２００の電圧をインバータ２０６の論理反
転電圧付近に設定した場合は、その値がインバータ２０
６の論理反転電圧に近ければ近いほど、共通接続された
端子２００に生じる微小信号変化に対応して出力できる
ようになり、すなわち感度が高くなることは明らかであ
り、高速応答が可能で、そのため低消費電力化にも寄与
することは言うまでもなく、大きな効果を得ることがで
きる。ここで用いた容量４０１の値は、ＮＭＯＳトラン
ジスタ４００のゲート−ドレイン重なり容量の値に近い
ほど、電源２１０のリセット電位に近くリセットされる
ためにより好ましいのであるが、これに限定されること
はなく、例えば半分の値等、値が異なっても大きな効果
が生じることは言うまでもない。

【００３７】図３では、リセット手段としてのＮＭＯＳ
トランジスタを２個並列に接続している。１つのＮＭＯ
Ｓトランジスタでリセットする場合と比べて、複数のト
ランジスタに分割すると以下のような利点が生じる。

【００３８】図４に同じゲート幅Ｗを持つＮＭＯＳトラ
ンジスタについて、１つのトランジスタで構成する場合
と２つで構成する場合の簡単なレイアウト図を示す。図
４（Ａ）において、１，２はソース又はドレイン領域、
３はゲート、８，９はコンタクト部である。また図の縮
尺は異なるが、図４（Ｂ）において、５，６，７はソー
ス又はドレイン領域、４はゲート、１０，１１，１２は
コンタクト部である。複数に分割する場合、ソース領域
１を図４（Ｂ）に示すソース領域６のように共通化で
き、チャネル長Ｌ＝１μｍ、チャネル幅Ｗ＝４μｍのリ
セットＭＯＳＦＥＴのアクティブ領域の面積を２０％ほ
ど減少できる。

【００３９】図５には構造体としてＰＭＯＳトランジス
タを用いた例を示している。図５では、図３に示す容量
４０１の代わりに、ＰＭＯＳトランジスタ４０２を２個
使用している。ＰＭＯＳトランジスタ４０２のゲートに
はφＲＥＳ（反転信号）が入力され、ドレイン側は共通
接続された端子２００と接続し、ソース側はリセット電
源２１０と接続されている。効果は図３で説明した容量
の場合と同様で、制御信号パルスφＲＥＳでスイッチオ
ン・オフするＮＭＯＳ４００と、φＲＥＳ（反転信号）
でスイッチオン・オフするＰＭＯＳ４０２とが、オン・
オフする瞬時の共通接続端子２００の変化を打ち消すの
で、結果として、感度が高くなり、高速応答が可能で、
そのため低消費電力化にも寄与することとなる。即ち、
共通接続端子２００側の容量Ｃ0２０９に対し、リセッ
ト電圧を正確に、高速に設定することができる。

【００４０】〔実施例２〕実施例２は更に精密にリセッ
ト電源２１０の電位に共通接続された端子２００をリセ
ットすることができるようにした例である。実施例２の
半導体装置について図６を用いて説明する。図６は図
３、図５と同様に、図１の容量Ｃ（２０２）から共通接
続された端子２００を通して、センスアンプ２０５の出
力２１１までの詳細図の一例を示している。この例で
は、共通接続された端子２００を電源２１０によりリセ
ットする手段として、ＮＭＯＳトランジスタ４００を２
分割して用いている。リセットするための駆動用制御信
号パルスφＲＥＳはＮＭＯＳトランジスタ４００のゲー
トに各々入力される。ここでは、ＮＭＯＳトランジスタ
４００を用いているので、例えば制御信号パルスφＲＥ
Ｓがハイレベルの間で共通接続された端子２００を電源
２１０によってリセットし、その後制御信号パルスφＲ
ＥＳをローレベルにしてＮＭＯＳトランジスタ４００を
各々オフし、共通接続された端子２００をフローティン
グ状態にする。一方、φＲＥＳ信号と逆相パルスのφＲ
ＥＳ（ｂａｒ）を入力する構造体として、ＮＭＯＳトラ
ンジスタ４０３で示すものを使用している。この構造体
は、半導体基板上に逆相パルスφＲＥＳ（ｂａｒ）を印
加するゲート電極を挟んで形成される半導体基板と異な
る導電型の半導体不純物層を有し、半導体不純物層が共
に電気的に、共通接続された容量端子２００に接続され
ている。即ち、ＮＭＯＳトランジスタ４０３のソースと
ドレインとを共通接続し、逆相パルスφＲＥＳ（ｂａ
ｒ）が印加されるゲート電極から共通接続端子２００側
への容量はゲートードレイン間容量の２倍となって、正
相パルスφＲＥＳが印可される２個のＮＭＯＳトランジ
スタ４００と丁度打ち消すことが可能となる。

【００４１】図６では、この構造体はＮＭＯＳトランジ
スタのドレインとソースを共通接続として、かつそのゲ
ートードレイン容量が共通接続された端子２００に接続
されている。ＮＭＯＳトランジスタ４００の容量は主に
トランジスタのゲートとドレイン（共通接続された端子
２００側）の重なり容量であるが、その容量値はソース
／ドレインの不純物量やトランジスタを形成する熱履歴
などにより依存する量であり、正確に設計し作成するに
はなかなか難しい上にゲート電圧依存性がある。このよ
うなＮＭＯＳトランジスタ４００と、電圧依存性も含め
て、同じ容量を持つものとして考えられる構造体が図６
で示されるような構造体である。このような構造体の容
量は、電圧依存性も含めて、リセットする手段として使
用しているＮＭＯＳトランジスタ４００とほぼ同じ容量
値とすることができる。従って、図３に示す容量２０９
との容量分割による共通接続された端子２００の電圧変
化を打ち消すことが可能となり、電源２１０の電位に、
より正確に共通接続された端子２００をリセットするこ
とができる。

【００４２】例えば、一例として共通接続された端子２
００の電圧をインバータの論理反転電圧付近に設定した
場合は、その値がインバータの論理反転電圧に近ければ
近いほど、共通接続された端子２００に生じる微小信号
変化に対応して出力できる。すなわち、感度が高くなる
ことは明らかであり、高速応答が可能で、そのため低消
費電力化にも寄与することは言うまでもなく、非常に大
きな効果が得られる。更に、リセット手段のためのＭＯ
Ｓトランジスタのゲート容量値の総和をこの構造体のゲ
ート容量のほぼ２倍にすると、構造体はソース／ドレイ
ン共通であるため、トータルとして、ほぼ等しい容量値
となり、また各々ゲート電極には逆相パルスが印加され
るために、電源２１０の電位に、より正確に共通接続さ
れた端子２００をリセットすることができる。さらに好
ましくは、リセット手段のためのＭＯＳトランジスタの
ゲート幅の総和をこの構造体のゲート幅のほぼ２倍にす
ると、構造体はソース／ドレイン共通であるため、トー
タルとして、ゲート重なり容量値がほぼ等しくなり、各
々ゲート電極には逆相パルスが印加されるため、電源２
１０の電位に、より正確に共通接続された端子２００を
リセットすることができる。

【００４３】さらに好ましくは、リセット手段のＭＯＳ
ＦＥＴがＰ型ならＰ型、Ｎ型ならＮ型の同型タイプのＭ
ＯＳＦＥＴに２分割され、かつ構造体の半導体不純物層
のタイプも上記リセット手段に用いられているタイプと
等しいことが好ましい。リセット手段であるＭＯＳＦＥ
Ｔをオフする際の、容量が共通接続された端子２００の
電圧のフィードスルーは、前述したようにＭＯＳＦＥＴ
のゲートとドレイン部の重なり容量に依存する。この重
なり容量について、図７を用いて説明する。図におい
て、１，２はソース又はドレイン、８，９はコンタクト
部、１４はゲート電極、１５はソース又はドレイン電
極、１６は半導体基板を示し、全体でＮＭＯＳトランジ
スタを例示している。上記重なり容量の成分としては、
図７に示すように、ゲート電極１４直下のドレイン領域
に帰因する成分Ａ、チャネル幅Ｗに依存するフリンジ効
果成分Ｂ、及びチャネル幅Ｗ方向に垂直なドレイン端で
あるエッジ端でのフリンジ効果成分Ｃの和で表わせられ
る。この成分のうち、成分Ａ，Ｂで表わせる容量は、Ｍ
ＯＳＦＥＴのタイプとゲートチャネル幅Ｗの総和につい
て、リセット手段のＭＯＳＦＥＴと逆相パルスが印加さ
れる構造体とで合わせておけば、ほぼ等しく設定するこ
とが可能である。一方、エッジ端でのフリンジ効果成分
Ｃについて容量値を合わせるには、リセット手段のＭＯ
ＳＦＥＴと逆相パルスが印加される構造体について、Ｍ
ＯＳＦＥＴのタイプとエッジの数を合わせることが必要
である。すなわち、構造体としてＭＯＳＦＥＴのドレイ
ンとソースを共通端子としたものについてはドレイン端
は計４つあるため、リセット手段のＭＯＳＦＥＴを２分
割して同じようにドレイン端を４つにすることが必要と
なる。分割しない場合、ドレイン端は２つとなり、その
差分の容量が足りないこととなるため、リセット手段の
ＭＯＳＦＥＴをオフした時には、その容量差分ΔＣのフ
ィードスルーが容量が共通接続された端子２００に加わ
ることになり、精度の低下につながる。ここで、リセッ
ト手段のＭＯＳＦＥＴのゲートからみたドレイン容量を
Ｃｒ、構造体のゲートからみた容量をＣｒ′、容量が共
通接続された端子２００に寄生する容量をＣｏとして、
ゲートに入力される制御信号電圧をＶ_DDとすると、上記
フィードスルー量は ΔＶ＝（Ｃｒ′−Ｃｒ）Ｖ_DD／（Ｃｒ＋Ｃｒ′＋Ｃｏ）＝ΔＣＶ_DD／（Ｃｒ＋Ｃｒ′＋Ｃｏ）となる。但し、ΔＣはＣｒ′−Ｃｒである。

【００４４】ドレイン端エッジの容量はチャネル幅Ｗの
値に依存しないため、チャネル幅Ｗが小さくなればなる
ほどこの容量の値が相対的に大きなものとなり、特性上
問題となってくる。

【００４５】また、２分割したＭＯＳＦＥＴの各々のゲ
ートチャネル幅Ｗは、異なっていても原理的にはなんら
問題ない。例えば、構造体としてのチャネル幅Ｗが１０
μｍの場合、リセット手段のＭＯＳＦＥＴのチャネル幅
Ｗが各々１５μｍ、５μｍとしても良い。しかしながら
レイアウト上の問題や、その他プロセス上生じてくるパ
ターンの違いによる微妙なバラツキ（エッジ形状や不純
物拡散等）等を考えた場合、全く同型同サイズのＭＯＳ
ＦＥＴがより好ましいことは言うまでもなく、上記チャ
ネル幅Ｗが１０μｍの構造体に対しては、Ｗ＝１０μｍ
の同型、同サイズＭＯＳＦＥＴを２つ使用してリセット
手段とすることがより好ましい。

【００４６】なお、図６の例では、リセット手段や逆相
パルスが印加される構造体として、全てＮＭＯＳトラン
ジスタが接続されている例を示したが、これに限定され
るわけではないことは言うまでもなく、リセット手段や
逆相パルスが印加される構造体がそれぞれＰＭＯＳトラ
ンジスタの場合や、複数個接続されている場合、リセッ
ト手段にＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ
の両者を用い、各々に対して逆相パルスが印加される構
造体を持つものでも全く構わない。また、リセット手段
がＮＭＯＳトランジスタで、逆相パルスが印加される構
造体がＰＭＯＳトランジスタの場合や、その逆の形の場
合でもよい。

【００４７】〔実施例３〕本発明の実施例３によるリセ
ット手段に関して、図８を用いて詳細に説明する。図８
は図３、図５と同様に、図１の多入力端子に対応する容
量Ｃ（２０２）から共通接続された端子２００を通し
て、センスアンプ２０５の出力２１１までの詳細図の一
例を示している。ここでセンスアンプ２０５として実施
例１、２で示した単なるインバータ２０６でなく、イン
バータ２０６の入力と出力をリセット手段（スイッチ）
を介して接続したものである。４００で示すＮＭＯＳト
ランジスタがリセット手段であり、このトランジスタが
オンしているときにはインバータ２０６の入出力端子２
００は共通で、丁度インバータ２０６の論理反転電圧に
等しくなっている。この状態で、インバータ２０６の入
出力端子を切り放せば、実際の入力値Ｑによって変化す
るという、容量が共通接続された端子２００に生じる微
小な電圧変化に対して非常に感度の高いセンスアンプと
なる。

【００４８】構造体４０４は、実施例２で説明したソー
ス／ドレイン共通のＮＭＯＳトランジスタであり、ドレ
インーゲート間容量とソースーゲート間容量とが並列に
重なり、等価的にほぼＮＭＯＳ４００と同じ容量を有
し、ゲート電極にはリセット手段へのパルスと逆相の逆
相パルスφＲＥＳ（ｂａｒ）が印加される。このような
構造体を用いることにより、正相制御パルスφＲＥＳと
これと逆相の制御パルスφＲＥＳ（ｂａｒ）がそれぞれ
のＮＭＯＳトランジスタに加わるので、各パルスのオン
・オフ時の容量による電圧変化を打ち消すことが可能と
なり、インバータの論理反転電圧により正確な状態でイ
ンバータの入力電圧をフローティング状態にすることが
可能となり、結果として感度が高くなり、高速応答が可
能で、そのため低消費電力化にも寄与することは言うま
でもなく、大きな効果を得ることができる。ここで、本
実施例では、リセット手段としてＮＭＯＳトランジスタ
が２個、逆相パルスが印加される構造体としてＮＭＯＳ
トランジスタが１個接続されている例を示しているが、
これに限定されるわけではないことは言うまでもなく、
実施例１、２で説明した別の構造体でもよいことはもち
ろんである。また、リセット手段やリセット手段駆動パ
ルスと逆相パルスを入力する構造体を同一端子に接続す
る回路構成も、本実施例や実施例１、２で示した構成に
限定されないことは言うまでもない。

【００４９】〔実施例４〕本発明による実施例４につい
て、図９〜図１３を参照しつつ詳細に説明する。この実
施例では、多入力端子と各容量の間にスイッチ手段を有
し、かつ容量とセンスアンプ２０５間の電圧をリセット
するリセット手段に関連して詳細に説明する。図９にお
いて、Ｑ１〜Ｑｎは入力端子でｎ個の多入力端子であ
る。２０１はリセットスイッチ、２０２はキャパシタ、
２０３は信号転送スイッチ、２０５はセンスアンプ、２
０６はセンスアンプ内のインバータ、２０４はセンスア
ンプ内の第２のインバータ、２０７はインバータをリセ
ットするための第２のリセットスイッチ、２０８はリセ
ット電源、２１０は第２のリセット電源、２１１は出力
端子、２０９はキャパシタ２０２の共通接続された一端
につく寄生容量を模式的に表わした容量であり、この容
量２０９は、これに限るものではない。

【００５０】図１０は本実施例の動作を示したタイミン
グ説明図である。同図を用いて本実施例の動作を説明す
ると、まずリセットパルスφＲＥＳによりキャパシタ２
０２の一端をリセット電源２０８にリセットする。リセ
ット電圧は、例えば電源電圧が５Ｖ系であった場合、そ
のほぼ半分の２．５Ｖを用いる。リセット電圧はこれに
限るものではなく、他の電圧でも良い。この時、ほぼ同
時にセンスアンプ２０５内のインバータ２０６の入力端
２００をリセットスイッチ２０７を導通させることによ
り第２のリセット電源２１０にリセットするが、このタ
イミングも同時でなければならないという制約がないこ
とは言うまでもない。この時、この例では、リセット電
圧はインバータ２０６の出力が反転する論理反転電圧近
傍の値が選ばれる。リセットパルスφＲＥＳをオフする
と、キャパシタ２０２の両端はそれぞれのリセット電位
に保持される。次に、転送パルスφＴにより転送スイッ
チ２０３が導通すると、信号がキャパシタ２０２の一端
に転送され、キャパシタ２０２の一端の電位は例えば
２．５Ｖのリセット電圧からローレベルに相当する０
Ｖ、もしくはハイレベルに相当する５Ｖに変化する。そ
れ以後は実施例１で述べた動作と変わらず、多入力端子
への入力信号に応じて、センスアンプ２０５の出力２１
１にハイレベル又はローレベルの出力信号が出力され
る。

【００５１】図１１は図９に示した多入力端子から容量
Ｃ（２０２）までの詳細な一例を示した図である。図９
において、図７と同一の符号は同等の機能を有するもの
で、詳細な説明は省略する。図において、２０２は多入
力端子に対応する容量、２０３は多入力端子に対応して
容量２０２に入力信号を転送する信号転送スイッチ、２
０８は多入力端子に対応して容量２０２の入力側をリセ
ットするリセット電源、２１２は容量２０２の入力側端
子の寄生容量などの容量Ｃ0’である。また、信号転送
スイッチ２０３と容量２０２の間の端子を電源２０８に
よりリセットする手段として２つに分割されたＮＭＯＳ
トランジスタ４０７及びこのＮＭＯＳトランジスタ４０
７とシリーズに接続された構造体のＮＭＯＳトランジス
タ４０８を用いている。リセットするための駆動パルス
φＲＥＳは２つのＮＭＯＳトランジスタ４０７のゲート
に入力される。

【００５２】ここでは、ＮＭＯＳトランジスタ４０７を
用いているので、例えば図１０に示すタイミングで信号
パルスφＲＥＳを入力し、ハイレベルの間でスイッチと
容量の間の端子を電源２１０によりリセットし、その後
ローレベルとして、スイッチと容量の間の端子をフロー
ティング状態にする。一方、φＲＥＳ信号と逆相パルス
のφＲＥＳ（ｂａｒ）を構造体４０８に入力する。この
構造体は、半導体基板上に逆相パルスを印加する電極を
挟んで形成される半導体基板と異なる導電型の半導体不
純物層を有し、半導体不純物層が共に電気的に、共通接
続された容量２０２の入力側に接続されている。

【００５３】図１１では、この構造体はＮＭＯＳトラン
ジスタのドレインとソースを共通端子として、スイッチ
と容量の間の端子に接続されている。この構造体を接続
することにより、φＲＥＳがＮＭＯＳトランジスタをオ
フするときに生じる、トランジスタのゲートとドレイン
（共通接続された端子２００側）の重なり容量と２１２
に示す容量Ｃ0’との容量分割によるスイッチと容量の
間の端子の電圧変化を打ち消すことが可能となり、リセ
ット電源２０８の電位に、より正確にスイッチと容量の
間の端子をリセットすることができる。そのために容量
２０２を通して、逆側の共通接続された端子２００に容
量分割で生じる電圧微小変化の絶対値を、より正確に設
定することが可能で、従って感度が高くなり、そのため
高速応答が可能で、低消費電力化にも寄与することがで
きるという、大きな効果を得ることができる。

【００５４】なお、ここで用いた構造体及びリセット手
段は、本実施例の形に限るものではないことは実施例１
〜３で述べた通りである。また、信号転送スイッチも特
に限定されるべきものでないことは明らかである。

【００５５】さらに、図１２で示す構成も本発明に包含
している。この図１２では、多入力端子と容量の間にス
イッチ手段２３０を設けているが、これはスイッチ手段
であると共にリセット手段としても兼用することもでき
る。すなわち、入力をリセット電位にしてスイッチを開
くリセット状態の期間と、入力ＩＮを情報信号に変えス
イッチを開く期間を時系列的に分け、スイッチ２３０を
その間にハイ・ローとすればよい（図１３にタイミング
図を示す）。この場合も、容量の入力端子側にをリセッ
トするために、リセット手段のパルスと逆相パルスを入
力する構造体２３１を接続することができる。構造体２
３１の構成は図１１に示す回路と同様であり、ＮＭＯＳ
トランジスタがシリーズに接続されていて、動作として
は上記に述べた通りであり、このような構成も本発明に
包含していることは言うまでもない。

【００５６】〔実施例５〕本発明による実施例５を、図
１４〜図１５を参照しつつ説明する。

【００５７】図１４は図９とほぼ同じ図面であるが、２
０８のリセット電位を可変としている。リセット電位２
０８が固定の場合（Ｖ₀とする）、入力値Ｑと固定値の
差分（Ｑ−Ｖ₀）分の信号変化が容量分割され、容量が
共通接続された端子２００に伝搬される。一方、入力信
号Ｑ値の逆相信号をリセット電位とするような場合、信
号変化は電源電圧でフル振幅とすることが可能となる。
例えばＶ_DD＝５Ｖ、Ｖ ₀＝２．５Ｖとすると、リセット
電位が固定の場合、信号変化分は５−２．５＝２．５Ｖ
もしくは０−２．５＝−２．５Ｖと±２．５Ｖであるの
に対して、リセット電位を入力信号の逆相信号とした場
合は、信号変化分は５−０＝５Ｖもしくは０−５＝−５
Ｖで±５Ｖとなる。

【００５８】このような場合、リセット手段２０１とし
ては、電源電圧及び０Ｖの両方を通すスイッチでなけれ
ばならず、このようなスイッチとしては、ＮＭＯＳＦＥ
ＴとＰＭＯＳＦＥＴを合わせ持ったトランスミッション
型ＭＯＳＦＥＴがよく知られている。

【００５９】このトランスミッション型ＭＯＳＦＥＴの
フィードスルー特性を測定したところ、リセット電位値
による依存性があることがわかった。その実験値を、図
１５（ａ）のリセット電圧対フィードスルー量のグラフ
中、曲線Ａに示すとともに、その時の回路図を図１５
（ｂ）の回路図Ａに示す。リセット電位が正側に大きい
ほどＰＭＯＳＦＥＴによるフィードスルーが顕著となる
正側のフィードスルーが生じ、リセット電位が０に近い
ほどＮＭＯＳＦＥＴ４１０によるフィードスルーが顕著
となる負側のフィードスルーが生じる。ＰＭＯＳＦＥＴ
４０９によるフィードスルーはリセット電圧が５Ｖに近
いほど顕著になる。

【００６０】すなわち、トランスミッション型のＭＯＳ
ＦＥＴでフィードスルーを抑制するには、リセット電位
が固定の場合は効果的であるが、本実施例のようにリセ
ット電位が可変の場合は、ＰＭＯＳＦＥＴ、ＮＭＯＳＦ
ＥＴ各々に逆相パルスが印加される構造体を合わせるこ
とが効果的である。図１５（ａ）の直線Ｂにその結果
を、図１５（ｂ）の回路図Ｂに具体的なその回路図を示
す。ここで、回路図Ｂでは容量２０２の入力側に２個の
ＮＭＯＳＦＥＴ４１３と構造体１個のＮＭＯＳＦＥＴ４
１４、及び２個のＰＭＯＳＦＥＴ４１１と１個の構造体
ＰＭＯＳＦＥＴ４１２が接続されて、リセット電圧２０
８を供給している。

【００６１】このような構成をとることにより、φＲＥ
ＳがＮＭＯＳトランジスタをオフするときに生じる、ト
ランジスタのゲートとドレイン（共通接続された端子
側）の重なり容量と容量２０２の入力側の寄生容量など
の容量２１２との容量分割によるスイッチと容量の間の
端子の電圧変化を打ち消すことが可能となり、電源２０
８の電位に、より正確にスイッチと容量の間の端子をリ
セットすることができる。そのために容量２０２を通し
て、逆側の共通接続された端子２００に容量分割で生じ
る電圧微小変化の絶対値を、より正確に設定することが
可能で、従って感度が高くなり、そのため高速応答が可
能で、低消費電力化にも寄与することができるという、
大きな効果を得ることができる。

【００６２】なお、ここで用いた構造体及びリセット手
段は、本実施例の形に限るものではないことは実施例１
〜３で述べた通りである。また、信号転送スイッチも特
に限定されるべきものでないことは明らかである。さら
に、実施例１〜３で示した、容量が共通接続された端子
２００をリセットする場合に上記トランスミッション型
ＭＯＳＦＥＴを使用する場合も同様なことがいえること
はいうまでもない。

【００６３】一方、リセット手段のＭＯＳＦＥＴの分割
については、トランスミッション型ＭＯＳＦＥＴについ
ても全く同様なことはいうまでもない。

【００６４】〔実施例６〕本発明による実施例６を、図
１６、図１７を参照しつつ説明する。図１６、図１７
は、共に図７の入力端子から容量Ｃ（２０２）までの詳
細図の一例を示している。図１６、図１７の例では、４
０７で示されるリセット手段であるＮＭＯＳトランジス
タと４０８で示す構造体各々に入力されるパルスについ
て、リセット手段へのパルスφＲＥＳが逆相パルスφＲ
ＥＳ（ｂａｒ）より遅い場合は、その遅れの間はリセッ
ト手段であるＮＭＯＳトランジスタ４０７はオン状態で
あるから、逆相パルスφＲＥＳ（ｂａｒ）が変化して
も、スイッチと容量の間の端子はリセット電源２０８の
電位である。従って４０８で示される構造体の効果が少
なくなる。

【００６５】図１６では、φＲＥＳ（ｂａｒ）はφＲＥ
Ｓの入力からインバータ４０９を通して、インバータ４
０９での信号伝達の遅れ分である若干の時間を遅らせて
入力している。こうすることにより、４０８の構造体の
効果を無駄なく引き出すことが可能となる。

【００６６】図１７では複数のインバータ４１０を介し
てほぼ同タイミングになるようにして逆相パルスφＲＥ
Ｓ（ｂａｒ）とパルスφＲＥＳを入力している。この時
は、φＲＥＳ（ｂａｒ）やφＲＥＳが変化している間も
電圧変化は少なく抑えられる。このような例は本実施例
の説明箇所に限定されるわけでなく、実施例１〜３で示
した共通接続された端子２００への実施例でも同様であ
る。また、実施例１〜５で説明した他の構造体も含めて
本実施例の構造体のみに限定されないことは言うまでも
ない。

【００６７】〔実施例７〕つぎに、上記半導体装置を用
いて、相関演算回路に適用した例を第７の実施例とし
て、図１８を参照しつつ説明する。図１８において、７
つの入力端子を有する２１−Ａ、２１ーＢ、２１ーＣは
多数決演算回路ブロック、２２はインバータ、２３は比
較器である。２４、２５は入力端子群であり、多数決演
算回路ブロック２１−Ａに入力される７つの入力信号と
同様な信号が入力される。２６、２７、２８は前段の多
数決演算回路ブロックからの出力信号を入力する入力端
子、２９、３０、３１は通常の入力端子に接続された容
量をＣとするとき、入力端子２６、２７、２８に対応し
て接続される容量値４Ｃ、２Ｃ、４Ｃを示す。

【００６８】図１８において、入力信号はそれぞれまず
比較器２３にそれぞれの相関係数３３とともに入力され
る。比較器２３はそれぞれの入力信号と相関係数３３が
一致すればHIGH LEVELを、不一致であればLOW LEVEL を
出力する。比較器２３の出力は多数決演算回路ブロック
２１−Ａ〜Ｃに入力される。たとえば７入力の多数決演
算回路ブロック２１−Ａに比較器２３の出力が入力され
ると、HIGH LEVELの数が過半数の場合、つまり７入力中
４入力以上がHIGH LEVELであった場合、多数決演算回路
ブロック２１−ＡからHIGH LEVELが出力される。この出
力状態を図１９の図表のＳ３に示す。

【００６９】同様に、たとえば７入力と入力端子２６の
４入力と等価な４Ｃによる、１１入力の多数決演算回路
ブロック２１−Ｂでは、６入力以上がHIGH LEVELであっ
た場合にHIGH LEVELが出力される。この出力状態を図１
９の図表のＳ２に示す。また、７入力と入力端子２８の
４入力と等価な４Ｃ、入力端子２７の２入力と等価な２
Ｃによる、計１３入力の多数決演算回路ブロック２１−
Ｃでは、７入力以上がHIGH LEVELであった場合にHIGH L
EVELが出力される。この出力状態を図１９の図表のＳ１
に示す。

【００７０】より具体的に説明すれば、７入力の多数決
演算回路ブロックの出力値を入力のHIGH LEVELの数ごと
に示すと、図１９のＳ３のようになる。次に、図１８に
示すように、７入力の多数決演算回路ブロック２１−Ａ
の出力をインバータ２２で極性反転して、多数決演算回
路ブロック２１−Ｂの重みづけ入力端子２６に印加す
る。

【００７１】多数決演算回路ブロック２１−Ｂの回路構
成を図２０に示す。これは、重み付け有りの場合の回路
である。図２０において、２９は他の入力端子経路に接
続するキャパシタＣのおよそ４倍の容量値を持ったキャ
パシタである。図２０の回路は、入力端子経路に接続す
るキャパシタ値を仮にＣとすると、１１個のＣが共通接
続され、そのうち４つのＣに重み付け入力端子からの信
号が印加され、他の７つの端子には多数決演算回路ブロ
ック２１−Ａに入力されたものと同じ信号が印加される
構成の１１入力多数決演算回路である。例えば７入力中
４入力以上がHIGH LEVELであった場合、先に述べたよう
に重み付け入力端子にはLOW LEVEL が印加される。さら
に重み付け入力端子以外の入力端子に加えられる信号の
うち７入力中６入力以上がHIGH LEVELであった場合、ト
ータルとして１１入力多数決演算回路は過半数であると
の判定を下しHIGH LEVELを出力する。７入力中４入力以
上５入力以下の場合は過半数に至らずLOW LEVEL を出力
する。一方、７入力中３入力以下がHIGH LEVELであった
場合には重み付け入力端子にはHIGH LEVELが印加され
る。７入力中２入力以上３入力以下がHIGH LEVELであっ
た場合は４＋２または４＋３は６以上で過半数と判定さ
れHIGH LEVELが出力される。また、１入力以下がHIGH L
EVELであった場合、４＋０または４＋１は６以下でLOW
LEVEL が出力される。多数決演算回路ブロック２１ーＢ
の出力値を入力のHIGH LEVELの数ごとに示すと図２０の
図表１のＳ２のようになる。

【００７２】本発明によれば、図２０中、制御パルスφ
ＲＥＳにより動作するスイッチ部に、実施例１〜実施例
６で説明したＮＭＯＳ又はＰＭＯＳと各構造体を用いる
ことで、データの正確性と高速性及び全体的な回路規模
の縮小が達せられる。

【００７３】また、多数決演算回路ブロック２１ーＣに
ついても、入力端子２８の４倍の容量値４Ｃ、入力端子
２７の２倍の容量値２Ｃを有する二つの重み付け端子
に、多数決演算回路２１−Ａ、多数決演算回路２１ーＢ
の出力の反転信号を印加して動作させることにより、図
２０の図表１のＳ１に示したような出力が得られる。本
回路構成により、図２０に示したように、複数入力のう
ち信号と相関係数が一致している入力の数を３桁の２進
数に変換して出力することができる。

【００７４】また、図２１に多数決演算回路ブロックの
模式回路図を示す。これは、重み付けなしの回路であ
る。図２１において、４１はリセットスイッチ、４２は
キャパシタ、４３は信号転送スイッチ、２０５はセンス
アンプ、４６はセンスアンプ２０５内の第１のインバー
タ、４４はセンスアンプ２０５内の第二のインバータ、
４７はインバータ４６の入力端をリセットするための第
二のリセットスイッチ、４８はリセット電源、５０は第
二のリセット電源、５１は出力端子、４９はキャパシタ
４２の共通接続された一端につく寄生容量を模式的に表
わしたものであるがこれに限るものではない。

【００７５】図２２は本実施例の多数決演算回路の動作
タイミング説明図である。同図を用いてその動作を説明
すると、まずリセットパルスφRES によりキャパシタ４
２の一端をリセットする。リセット電圧は例えば電源電
圧が５Ｖ系であった場合、そのほぼ半分の２．５Ｖを用
いる。リセット電圧はこれに限るものではなく他の電圧
でも良い。この時、ほぼ同時にセンスアンプ２０５内の
インバータ４６の入力端をリセットスイッチ４７を導通
させることによりリセットする。この時リセット電圧は
インバータ４６の出力が反転する論理反転電圧近傍の値
が選ばれる。

【００７６】つぎに、リセットパルスφRES をOFF する
とキャパシタ４２の両端はそれぞれのリセット電位に保
持される。次に転送パルスφT により転送スイッチ４３
が導通すると、入力信号がキャパシタ４２の一端に転送
され、キャパシタ４２の一端の電位は例えば２．５Ｖの
リセット電圧からLOW LEVEL に相当する０Ｖ、もしくは
HIGH LEVELに相当する５Ｖに変化する。ここでキャパシ
タ４２の容量をＣｉ、寄生容量の容量値をＣOとし、キ
ャパシタ４２がＮ個並列に接続されていると仮定する
と、キャパシタ４２の共通接続された一端は、一個の入
力に対して容量分割によりインバータ４６の論理反転電
圧近傍から（Ｃｉ×Ｖ）／（Ｃｏ＋Ｎ×Ｃｉ）［Ｖ］（Ｃｉ×２.５）／（Ｃｏ＋Ｎ×Ｃｉ）［Ｖ］だけ変化する。

【００７７】インバータ４６の入力端電圧が論理反転電
圧から変化すると、インバータ４６の出力端電圧はそれ
に応じて反転する。Ｎ個の入力にそれぞれ信号が入力さ
れると、インバータ４６の入力端には容量分割出力のＮ
個の和が入力される。結局、Ｎ個の入力のうちHIGH LEV
ELの信号数が過半数であればインバータ４６の入力端は
論理反転電圧より高電位にシフトして、センスアンプ２
０５の出力端５１にはHIGH LEVELが、LOW LEVEL の信号
数が過半数であればLOW LEVEL が出力される。以上のよ
うに構成することで、図２１の回路は複数入力のうち過
半数を占める論理値を出力する多数決演算回路として機
能する。すなわち、本実施例も、多数決演算回路として
機能する。尚、上述のように、本発明による、図２１
中、制御パルスφＲＥＳにより動作するスイッチ４１，
４７などに、実施例１〜実施例６で説明したＮＭＯＳ又
はＰＭＯＳと各構造体を用いることで、多数決演算回路
のデータの正確性と高速性及び全体的な回路規模の縮小
が達せられる。

【００７８】［第８の実施例］第８の実施例について、
図２３、図２４を参照しつつ説明する。本実施例は本発
明を用いた３ビット精度アナログ・デジタル変換器（以
下、ＡＤ変換器と称する。）である。特に各演算ブロッ
クの他入力端子部分及びセンスアンプの入力部にリセッ
ト手段が用いられる場合には、上述のリセット手段を適
用することが好ましい。図２３において、１２１−Ａ、
−Ｂ、−Ｃはそれぞれ１入力、２入力、３入力の演算回
路ブロック、１２２はインバータである。１２３、１２
４、１２５は前段の演算回路ブロックからの出力信号を
入力する入力端子、１２６、１２７、１２８は通常の入
力端子に接続された容量をＣとするとき、１２３、１２
４、１２５に対応して接続される容量値Ｃ／２、Ｃ／
２、Ｃ／４を示す。１２９はアナログ入力端子であり、
１３０はセット入力端子であり、１３１、１３２はそれ
ぞれに対応して接続される容量値Ｃ／４、Ｃ／８を示
す。また、Ｓ１、Ｓ２、Ｓ３はデジタル出力信号端子で
ある。

【００７９】ここで、本実施例において、５Ｖ系電源を
用いた場合について説明する。図２３において、まず演
算回路ブロック１２１−Ａ〜Ｃ内のセンスアンプ入力を
演算回路ブロック１２１−Ａは０Ｖに、演算回路ブロッ
ク１２１−Ｂ、Ｃはおよそ２．５Ｖにリセットする。ま
た、信号入力端子１２３、１２４、１２５及びセット入
力端子１３０の入力演算用コンデンサ２０２の入力側は
５Ｖにリセットする。この時、信号入力端子１２９は０
Ｖである。次に、セット入力端子１３０を０Ｖにセット
し、入力端子１２９の入力電圧を０Ｖからアナログ信号
電圧まで変化させると、演算回路ブロック１２１−Ａに
おいてはアナログ入力信号がおよそ２．５Ｖ以上になる
と、演算回路ブロック１２１−Ａ内のセンスアンプ入力
電圧が論理反転電圧（ここでは２．５Ｖを仮定）を越
え、HIGH LEVELが出力される。その結果を図２４の図表
のＳ３に示す。

【００８０】アナログ入力信号が２．５Ｖ以上のとき入
力端子１２３はリセット電位の５Ｖから０Ｖに変化す
る。このとき演算回路ブロック１２１ーＢ内のセンスア
ンプ入力端子での電位変化は、アナログ入力信号電圧を
ＶＡとすると、下の式のようになる。｛Ｃ×ＶＡー（Ｃ／２）×５ー（Ｃ／４）×５｝／（Ｃ＋Ｃ／２＋Ｃ／４）［Ｖ］この式から、演算回路ブロック１２１ーＢは、アナログ
信号電圧ＶＡが３．７５Ｖ以上のときHIGH LEVELを出力
し、２．５Ｖ以上３．７５Ｖ未満のときLOW LEVELを出
力することがわかる。その結果を図２４のＳ２に示す。

【００８１】同様に、演算回路ブロック１２１ーＣの出
力は、図２４のＳ１のようになる。

【００８２】本実施例により、図２４の図表に示したよ
うに、アナログ信号電圧を３ビットのデジタル信号に変
換して出力するＡＤ変換器を極めて小規模な構成で、演
算速度も高速で消費電圧も低減して実現することができ
る。

【００８３】本実施例では、３ビットのＡＤ変換器につ
いて説明したが、もちろんこれに限るものではなく、さ
らに多ビットに容易に拡張できるものである。

【００８４】本実施例では、容量を用いたフラッシュ型
ＡＤ変換器の例について述べたが、本発明はこの方式に
限るものではなく、たとえば抵抗列に入力した信号と基
準信号とをコンパレータで比較し、その結果をエンコー
ダでエンコードすることでＡＤ変換器のエンコーダ回路
部などに本発明を応用しても、先に説明したのと同様な
効果が得られることはいうまでもない。

【００８５】以上説明したように、多入力端子の各々に
対応した容量手段の一方の端子を共通接続し、センスア
ンプへ入力する回路ブロックでは、上記多入力端子に接
続した容量の内、最小の容量をＣとしたとき、上記容量
手段の合計はほぼＣの奇数倍となっている。

【００８６】尚、相関回路の場合、制御入力端子を有し
ない場合は、全て最小値から構成されており、また制御
入力端子を有する場合も、例えば図１８に示した第７の
実施例で説明したように、制御入力端子に接続する容量
は２Ｃ、４Ｃと偶数であり、奇数の入力信号端子との合
計はＣのほぼ奇数倍となっている。このような構成によ
り、所望の基準値からの大小の区別が明確となり、演算
精度が向上する効果を有する。

【００８７】上記説明は、相関回路について述べたが、
２進数ＤＡ変換器は最小ビットＬＳＢ信号入力容量をＣ
とすると、次のビットが２Ｃ、さらに次のビットが４Ｃ
と、倍々となり、多入力端子の容量の合計はＣのほぼ奇
数倍となり、高精度のＤＡ変換を実現できる。

【００８８】また、ＡＤ変換器についても、図２３に示
した第８の実施例で説明したように、アナログ信号レベ
ルを、フルレンジの１／２を越えるか、１／２未満かを
明確に判断する分割数は、１２１−Ａでは１Ｃの１つ、
１２１−Ｂでは１／４と、２／４、３／４かの分割数は
３の奇数となりその合計はＣ／４を最小値として１＋２
＋４＝７倍の奇数倍となり、１２１−ＣではＣ／８を最
小値として倍々のＣ／４、Ｃ／２、Ｃで、１＋２＋４＋
８＝１５倍の奇数倍に設定してある。

【００８９】これらの構成により、特に各高精度の演算
ができるため、不要に大きな容量を設けることなく演算
が実行できることにより、低消費電力、高速演算が実現
した。

【００９０】また、上記では相関演算器、ＡＤ変換器を
例にとって説明したが、本発明はこれに限るものではな
く、デジタル・アナログ変換回路、加算回路、減算回路
などよう々な論理回路に応用しても、同ような効果が得
られることはいうまでもない。

【００９１】特に、ＤＡ変換器を構成する場合、ＬＳＢ
データが入力される容量をＣとしたとき、次の上位ビッ
トになるにつれて２Ｃ、４Ｃ、８Ｃと倍々にしていけ
ば、２進のデジタルーアナログ変換が実現できる。この
場合、共通接続された容量の端子をＭＯＳ型ソースフォ
ロアアンプで受ける構成にすればよい。

【００９２】［第９の実施例］本発明による第９の実施
例を図２５に示す。第９の実施例は、本発明の技術を従
来回路技術と融合し、動画像等の動き検出チップを実現
したものである。図２５において、６１、６２はそれぞ
れ基準データ、参照データを格納している記憶装置であ
るメモリ部、６３は相関演算部、６４はチップ全体を制
御するコントロール部、６５は相関演算部６３の相関結
果の加算演算部、６６は加算演算部６５の加算結果の最
小値を格納しているレジスタ部、６７は比較器とおよび
最小値とのアドレスの格納を行なう比較記憶部、６８は
出力バッファー及び出力結果格納部である。入力バス６
９には基準データ列が入力され、一方、入力バス７０に
は基準データ列と比較すべき参照データ列が入力され
る。メモリ部６１、６２は、ＳＲＡＭからなり、通常の
ＣＭＯＳ回路で構成される。

【００９３】参照データメモリ部６２と基準データメモ
リ部６１から入力された相関演算部６３の相関演算に送
られたデータは、本発明による相関演算回路により相関
演算されるため、高速並列処理であり、極めて高速化が
達成されるばかりでなく、少ない素子数で構成され、チ
ップサイズが小さくなり、低コスト化が実現できた。相
関演算結果は加算演算部６５で相関演算のスコア（評
価）を行ない、上記相関演算以前までの最大相関結果
（加算値が最小値となる）が格納されているレジスタ部
６６との比較を比較記憶部６７で行なう。仮に今回の演
算結果が前回までの最小値よりもさらに小さい場合は、
その結果が、新たにレジスタ部６６に格納され、前回ま
での結果が小さい場合は、その結果が維持される。この
ような動作を行なうことにより、最大相関結果が常にレ
ジスタ部６６に格納され、すべてのデータ列の演算終了
後、その結果が出力バス７１より、例えば１６ビット信
号として出力される。

【００９４】なお、コントロール部６４、加算演算部６
５、レジスタ部６６、比較記憶部６７、出力結果格納部
６８は、今回通常のＣＭＯＳ回路により構成したが、特
に加算演算部６５等は、本発明のリセット手段を含む回
路構成を用いることにより、センスアンプの正確な高利
得の動作を実現し、高速処理が実現される。以上述べた
ように、高速性、低コスト性のみならず、リセット手段
を正確に且つ高速に達成し、容量をベースに演算を実行
するため、消費電流が少なく低パワー化が実現でき、８
ｍｍＶＴＲカメラ等の携帯機器等にも好適である。

【００９５】［第１０の実施例］本発明による第１０の
実施例について図２６を参照しつつ説明する。第１０の
実施例は、本発明の技術を光センサ（固体撮像素子）と
融合し、画像データを読出す前に高速画像処理を行なう
チップ構成を示したものである。

【００９６】図２６（ａ）は本発明を適用したチップの
全体構成を示すブロック図であり、図２６（ｂ）は本発
明のチップの画素部の構成を示す回路図であり、図２６
（ｃ）は本発明を適用したチップの演算内容を説明する
概念図である。

【００９７】図において、１４１は光電変換素子を含む
受光部、１４３、１４５、１４７、１４９はラインメモ
リ部、１４４、１４８は相関演算部、１５０は演算出力
部である。また、図２６（ｂ）に示す受光部１４１の
内、１５１、１５２は、光信号出力端子１４２、１４６
に示す出力バスラインとを接続する結合容量手段、１５
３はバイポーラトランジスタ、１５４はバイポーラトラ
ンジスタ１５３のベース領域に接続された容量手段、１
５５はスイッチＭＯＳトランジスタである。画像データ
センシング部６０に入射した画像データは、バイポーラ
トランジスタ１５３のベース領域で光電変換される。

【００９８】光電変換された光キャリアに応じた出力
が、バイポーラトランジスタ１５３のエミッタに読み出
され、結合容量手段１５１、１５２を介して、出力バス
ライン１４２、１４６の電位を入力蓄積電荷信号に応じ
て押し上げる。以上の動作により、縦方向の画素の加算
結果はラインメモリ１４７に読み出され、一方、横方向
の画素の加算結果はラインメモリ１４３に読出される。
これは画素部の容量１５４を介して、バイポーラトラン
ジスタ１５３のベース電位を上昇させる領域をデコーダ
（図２６には示していない）等により選択すれば、セン
シング部１６０の任意の領域のＸ方向、Ｙ方向の加算結
果が出力可能となる。

【００９９】例えば、図２６（ｃ）に示す如く、ｔ₁時
刻に１５６に示す如き画像が、ｔ₂時刻に１５７に示す
如く画像が入力されるとすると、それぞれＹ方向に加算
した出力結果は、１５８、１５９に示す如く、図示の車
の移動状態の画像信号となり、このデータがそれぞれ図
２６（ａ）のラインメモリ１４７、１４９に格納され
る。また、横方向の場合も同様にラインメモリ１４３、
１４５に格納される。

【０１００】図２６（ｃ）の画像信号のデータ列出力１
５８、１５９からわかるように両者のデータは、画像の
動きに対応してシフトしており、相関演算部１４８でそ
のシフト量を算出し、同様に相関演算部１４４で横方向
のデータを演算すれば、２次元平面での物体の動きを非
常に簡単な手法により検出できる。

【０１０１】本発明による相関演算回路は図２６の相関
演算部１４４、１４８に適用することができ、素子数が
従来回路より少なく特にセンサ画素ピッチに配置でき
た。本構成は、センサのアナログ信号ベースの演算であ
ったが、ラインメモリ部と出力バスラインとの間に本発
明によるＡＤ変換器を設けることにより、デジタル相関
演算にも対応できることは言うまでもない。

【０１０２】又、本発明のセンサ素子として、バイポー
ラ型を用いて説明したが、ＭＯＳ型でも、又増幅用トラ
ンジスタを設けずフォトダイオードのみの構成でも有効
であることはいうまでもない。

【０１０３】さらに、本実施例では、異なる時刻のデー
タ列間の相関演算を行ったが、一方のメモリ部に認識し
たい複数のパターンデータのＸ、Ｙ射影結果を格納して
おけば、パターン認識も実現できる。

【０１０４】以上説明したように、画素入力部と本発明
による相関演算回路等とを融合することにより、以下の
効果を奏せられる。（１）従来のセンサからシリアルに読出した後処理する
のではなく、並列にかつ一括読み出したデータを並列処
理するため、高速に動き検出、パターン認識処理が実現
できる。（２）センサを含む１チップの半導体装置を構成でき、
周辺回路を増大させることなく、画像処理が実現できる
ため、回路規模の小さい、低コストで、以下の高機能製
品を実現できる。即ち、（ａ）ＴＶ画面をユーザー方向
に向ける制御機器、（ｂ）エアコンの風向きをユーザー
方向に向ける制御機器、（ｃ）８ｍｍＶＴＲカメラの追
尾制御機器、（ｄ）工場でのラベル認識機器、（ｅ）人
物自動認識受け付けロボット、（ｆ）車の車間距離制御
装置、などに適用することが可能である。

【０１０５】以上、画像入力部との融合について説明し
たが、画像データだけでなく、音声認識等の処理に有効
であることは言うまでもない。

【０１０６】

【発明の効果】以上説明したように本発明によれば、多
変数信号に対して並列演算を行なう回路が、通常の論理
回路と比べてトランジスタの数が少なく構成でき、微小
信号に対する高感度化が図れるため、演算速度を高速化
でき、低消費電力化を図ることができるという効果があ
る。

【０１０７】特に、多入力端子と該多入力端子に対応し
た容量と該容量の他方を共通接続してセンスアンプに入
力した本半導体装置に、センスアンプの入力部分に、及
び該容量の入力部分に、リセットパルスによるオン・オ
フ時の影響を極力小さくしたことで、リセット時間の縮
小とともに、ノイズ混入がなく信号に影響を与えず、高
感度で正確な高速のデータ出力を得ることができ、結果
として回路規模の小さい、高速演算可能な、低消費電力
化を可能とすることができる。

【０１０８】さらに、本半導体装置により並列演算を行
なう回路が、通常のＣＭ０Ｓタイプの論理回路と比べ
て、トランジスタの数が少なく構成でき、微小信号に対
する高感度化がはかれる。

【０１０９】また、本半導体装置を用いた半導体回路や
相関演算回路、Ａ／Ｄ変換器、Ｄ／Ａ変換器、及びこれ
らを使用した信号処理システムに適用することにより、
回路規模の縮小と演算速度の向上さらに消費電力の減
少、加えて製造コストの削減や製造歩留まりの向上を達
成できる。

【図面の簡単な説明】

【図１】本発明による一実施例を示した回路図である。

【図２】図１の動作を説明するためのタイミング図であ
る。

【図３】図１の容量Ｃからセンスアンプ出力までを詳細
に示した回路図である。

【図４】図１のリセットＭＯＳＦＥＴのレイアウト図で
ある。

【図５】図１においてＰＭＯＳトランジスタを用いた場
合の容量Ｃからセンスアンプ出力までを詳細に示した回
路図である。

【図６】本発明による一実施例を示した回路図である。

【図７】ゲートとドレインの重なり容量を表わした図で
ある。

【図８】本発明による一実施例を示した回路図である。

【図９】本発明による一実施例を示した回路図である。

【図１０】図９の動作を説明するためのタイミング図で
ある。

【図１１】図９の入力端子から容量Ｃまでを詳細に示し
た回路図である。

【図１２】図９の変形例を示した回路図である。

【図１３】図１２の動作タイミングを示した図である。

【図１４】本発明による一実施例を示した回路図であ
る。

【図１５】本発明による一実施例を説明するためのグラ
フと回路図である。

【図１６】本発明による一実施例を示した回路図であ
る。

【図１７】本発明による一実施例を示した回路図であ
る。

【図１８】本発明による一実施例を示した回路図であ
る。

【図１９】図１８における相関器の入力と出力の関係を
示した図である。

【図２０】図１８の多数決演算回路ブロック２１−Ｂを
示した回路図である。

【図２１】図１８の多数決演算回路ブロック２１−Ａを
示した回路図である。

【図２２】図２１の動作タイミングを示した図である。

【図２３】本発明による一実施例を示した回路図であ
る。

【図２４】図２３におけるＡ／Ｄ変換器のアナログ入力
信号とデジタル出力信号の関係を示した図である。

【図２５】本発明による一実施例を示したブロック図で
ある。

【図２６】本発明による一実施例を示したブロック図と
概念図である。

【図２７】従来の固体撮像装置を示したブロック図であ
る。

【符号の説明】

１，６ソース領域２，５，７ドレイン領域３，４ゲート電極８，９，１０，１１，１２コンタクト部１３絶縁膜１４ゲート電極１５金属１６Ｓｉ基板２１多数決演算回路ブロック２２インバータ２３比較器６１，６２メモリ部６３相関演算部６４コントロール部６５加算演算部６６レジスタ部１２１演算回路ブロック１２２インバータ２００共通接続された端子２０１，２０７スイッチ２０２，２０９，２１２，４０１容量２０３信号転送スイッチ２０４，２０６，４０９インバータ２０５センスアンプ２０８，２１０リセット電源２１１出力端子２２１ＮＡＮＤ回路２３０信号転送スイッチかつリセットスイッチ２３１構造体４００，４０５，４０７ＮＭＯＳトランジスタ４０２，４０６ＰＭＯＳトランジスタ４０３，４０４，４０８ソース・ドレイン共通のＮＭ
ＯＳトランジスタ

Claims

【特許請求の範囲】

【請求項１】多入力端子に容量が接続され、該各容量
の一方の端子が共通接続されてセンスアンプに入力され
る半導体装置において、前記共通接続された容量端子をリセットする手段を有
し、前記リセット手段がＭＯＳＦＥＴで且つ２つ以上の
複数のＭＯＳＦＥＴに分割され、かつ前記リセット手段
の前記ＭＯＳＦＥＴに入力される駆動パルスと逆相のパ
ルスを入力する構造体を前記容量端子に接続したことを
特徴とする半導体装置。
【請求項２】請求項１に記載の半導体装置において、
前記構造体は、半導体基板上に前記逆相パルスを印加す
る電極を挟んで形成される前記半導体基板と異なる導電
型の半導体不純物層を有し、前記半導体不純物層が共に
電気的に、前記共通接続された容量端子に接続されてい
ることを特徴とする半導体装置。
【請求項３】請求項２に記載の半導体装置において、
前記リセット手段のＭＯＳＦＥＴのゲート容量の総和
は、前記構造体のゲート容量のほぼ２倍になっているこ
とを特徴とする半導体装置。
【請求項４】請求項２に記載の半導体装置において、
前記リセット手段のＭＯＳＦＥＴのゲート幅Ｗの総和
は、前記構造体のゲート幅のほぼ２倍になっていること
を特徴とする半導体装置。
【請求項５】請求項２に記載の半導体装置において、
前記リセット手段のＭＯＳＦＥＴが、同型タイプのＭＯ
ＳＦＥＴに２分割され、かつ前記構造体の半導体不純物
層のタイプも前記リセット手段に用いられているタイプ
と等しいことを特徴とする半導体装置。
【請求項６】請求項５に記載の半導体装置において、
２分割されたリセット手段のＭＯＳＦＥＴのゲート幅
Ｗ、ゲート長Ｌはほぼ等しく、かつ前記構造体のゲート
幅、ゲート長ともほぼ等しいことを特徴とする半導体装
置。
【請求項７】多入力端子にそれぞれ容量が接続され、
前記各容量の一方の端子が共通接続されてセンスアンプ
に入力される半導体装置において、前記多入力端子と前記各容量の間にスイッチ手段を有
し、かつ前記スイッチ手段と前記容量との間の電圧をリ
セットするリセット手段を有し、前記リセット手段がＭ
ＯＳＦＥＴでかつ２つ以上の複数のＭＯＳＦＥＴに分割
され、かつ前記リセット手段の駆動パルスと逆相のパル
スを入力する構造体が前記スイッチ手段と前記容量の間
の端子に接続されていることを特徴とする半導体装置。
【請求項８】請求項７に記載の半導体装置において、
前記構造体は、半導体基板上に前記逆相パルスを印加す
る電極を挟んで形成される前記半導体基板と異なる導電
型の半導体不純物層を有し、前記基板と異なる導電型の
半導体不純物層が、共に電気的に前記入力端子側の容量
の端子に接続されていることを特徴とする半導体装置。
【請求項９】請求項８に記載の半導体装置において、
前記リセット手段のＭＯＳＦＥＴのゲート容量の総和
は、前記構造体のゲート容量のほぼ２倍になっているこ
とを特徴とする半導体装置。
【請求項１０】請求項８に記載の半導体装置におい
て、前記リセット手段のＭＯＳＦＥＴのゲート幅Ｗの総
和は、前記構造体のゲート幅のほぼ２倍になっているこ
とを特徴とする半導体装置。
【請求項１１】請求項１０に記載の半導体装置におい
て、前記リセット手段のＭＯＳＦＥＴが、同型タイプの
ＭＯＳＦＥＴに２分割され、かつ構造体の半導体不純物
層のタイプも前記リセット手段に用いられているタイプ
と等しいことを特徴とする半導体装置。
【請求項１２】請求項１１に記載の半導体装置におい
て、２分割されたリセット手段のＭＯＳＦＥＴのゲート
幅Ｗ、ゲート長Ｌはほぼ等しく、かつ前記構造体のゲー
ト幅、ゲート長ともほぼ等しいことを特徴とする半導体
装置。
【請求項１３】請求項１又は７に記載の半導体装置に
おいて、前記逆相パルスは前記駆動パルスと同時もしく
はより遅く立ち上がる／立ち下がることを特徴とする半
導体装置。
【請求項１４】請求項１又は７に記載の半導体装置に
おいて、前記リセット手段の駆動パルスの入力端子から
インバータ回路を含む回路を介して前記構造体への逆相
パルスの入力端子が接続されていることを特徴とする半
導体装置。
【請求項１５】請求項１４に記載の半導体装置におい
て、前記インバータ回路が遅延回路を構成していること
を特徴とする半導体装置。
【請求項１６】請求項１または請求項７に記載の半導
体装置を複数個有し、前記複数個のうち第一の前記半導
体装置の出力及び／又は前記半導体装置出力の反転出力
を第二の前記半導体装置に入力することを特徴とする半
導体回路。
【請求項１７】請求項１に記載の半導体装置を用いた
半導体回路において、前記多入力端子に対応した容量手
段のうち、最小の容量をＣとした時、共通接続される容
量手段の容量の合計の容量値が前記最小の容量Ｃのほぼ
奇数倍となっていることを特徴とする半導体回路。
【請求項１８】請求項１７に記載の半導体回路を使用
して相関演算することを特徴とする相関演算装置。
【請求項１９】請求項１または請求項７に記載の半導
体装置を含むＡ／Ｄ変換器であって、前記半導体装置に
アナログ信号を入力し、前記アナログ信号に応じたデジ
タル信号を出力することを特徴とするＡ／Ｄ変換器。
【請求項２０】請求項１または請求項７に記載の半導
体装置を含むＤ／Ａ変換器であって、前記半導体装置に
デジタル信号を入力し、前記デジタル信号に応じたアナ
ログ信号を出力することを特徴とするＤ／Ａ変換器。
【請求項２１】請求項１８に記載の相関演算装置又は
請求項１９に記載のＡ／Ｄ変換器又は請求項２０に記載
のＤ／Ａ変換器のいずれか一つを含むことを特徴とする
信号処理システム。
【請求項２２】請求項２１に記載の信号処理システム
において、画像信号を入力する画像入力装置を含むこと
を特徴とする信号処理システム。
【請求項２３】請求項２１に記載の信号処理システム
において、情報を記憶する記憶装置を含むことを特徴と
する信号処理システム。