JPH08204566A

JPH08204566A - Ａ／ｄ変換器

Info

Publication number: JPH08204566A
Application number: JP3135295A
Authority: JP
Inventors: Hiroshi Hasegawa; 寛長谷川
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1995-01-27
Filing date: 1995-01-27
Publication date: 1996-08-09

Abstract

(57)【要約】（修正有）【目的】低電源電圧且つ低消費電力での動作に適したＡ
／Ｄ変換器の提供。【構成】アナログ入力信号のもつエネルギーを第１スイ
ッチ１０１と電荷蓄積手段１０３によりサンプリング
し、第２スイッチ１０２により電荷蓄積手段１０３に蓄
えられたエネルギーを電源エネルギーとして発振手段１
０４に供給する。発振手段１０４の発振出力を計数手段
１０５により計数し、計数結果をコード変換手段１０６
により、アナログ入力信号に対応したデジタルコードに
変換する。デジタル出力またはデジタルコードは保持手
段１０６によりＡ／Ｄ変換中に保持される。高精度化の
ために、コード変換手段１０６は変換データを変更でき
るようにしたメモリから構成してもよい。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＡ／Ｄ変換器に関し、特
に低電源電圧、且つ低消費電力で動作可能なＡ／Ｄ変換
器に関する。

【０００２】

【従来の技術】近年、低電源電圧、低消費電力で動作可
能なＡ／Ｄ変換器が必要とされている。しかしながら、
低電源電圧では、高利得なオペアンプ（演算増幅器）が
実現困難であることから、オペアンプを用いないＡ／Ｄ
変換器が必要となる。

【０００３】オペアンプを用いない比較的低速の従来の
Ａ／Ｄ変換器を以下に説明する。

【０００４】この種の従来のＡ／Ｄ変換器として、電圧
−時間（Ｖ−Ｔ）変換を用いた積分方式（積分型）Ａ／
Ｄ変換器がある。その多くは、積分器にオペアンプを用
いるが、例えば図５に示す放電積分方式の従来のＡ／Ｄ
変換器（「第１の従来例」という）は、コンデンサ501
にアナログ入力信号を充電し、定電流源502により放電
する時間を計量してＡ／Ｄ変換を行ない、オペアンプを
用いずにＡ／Ｄ変換することができる。より詳細には、
第１のスイッチSW1を閉成してアナログ入力信号により
コンデンサ501を充電した後、コンデンサ501に蓄積され
た電荷を第２の第２のスイッチSW2を閉成して定電流源5
01を介して放電すると共に、コンデンサ501の端子電圧
を比較器503にて基準電圧Ｖrefと比較し、コンデンサ50
1の端子電圧が例えば基準電圧Ｖref以下に降下した時点
で計数手段505による発振手段504の出力の計数を停止
し、計数手段505の計数値を保持手段506を介してデジタ
ルコードとして出力する。

【０００５】またオペアンプを用いない別の従来のＡ／
Ｄ変換器として、図６に示すように、電圧−周波数（Ｖ
−Ｆ）変換を用いたもの（「第２の従来例」という）が
ある。

【０００６】図６を参照して、このＡ／Ｄ変換器は、ア
ナログ入力信号電圧をＶ−Ｆ変換器601により周波数信
号（パルス、正弦波等）に変換し、Ｖ−Ｆ変換器601の
出力信号を計数手段602にて計数することによりＡ／Ｄ
変換する方式である。この方式においては、Ｖ−Ｆ変換
器601をオペアンプを用いない構成とすることにより、
オペアンプを用いることなくＡ／Ｄ変換を行なうことが
できる。

【０００７】

【発明が解決しようとする課題】しかしながら、低電源
電圧、低消費電力で動作できるＡ／Ｄ変換器を実現する
上で、前記従来のＡ／Ｄ変換器には以下のような問題が
あった。

【０００８】すなわち、前記第１の従来例では、コンデ
ンサ501に充電された電荷を無駄に放電させてしまうた
めに、エネルギー損失が避けられない。また、コンデン
サ501の端子電圧と基準電圧Ｖrefを比較するために比較
器503を用いており、その分消費電力が増加する。

【０００９】また、前記第２の従来例では、Ｖ−Ｆ変換
器601自体はアナログ入力信号とは独立に動作して常に
消費電力が発生しており、Ｖ−Ｆ変換器601内部の回路
の電流経路によりＡ／Ｄ変換器全体の電力効率を悪くし
ている。

【００１０】従って、本発明の目的は、低電源電圧、且
つ低消費電力で動作可能なＡ／Ｄ変換器を提供すること
にある。

【００１１】

【課題を解決するための手段】前記目的を達成するため
に、本発明は、アナログ入力信号をサンプリングして充
電が行われる電荷蓄積手段と、前記電荷蓄積手段から電
源が供給される発振手段と、を少なくとも含み、前記発
振手段の出力を計数し計数結果をデジタル出力するよう
に構成してなるＡ／Ｄ変換器を提供する。

【００１２】本発明においては、前記計数結果を前記ア
ナログ入力信号に対応した所望のデジタル符号に変換す
るコード変換手段を備えてもよい。

【００１３】また、本発明はＡ／Ｄ変換器は、好ましい
態様として、アナログ入力信号を入力するアナログ入力
端子と、電荷蓄積手段と、前記アナログ入力端子と前記
電荷蓄積手段との電気的接続を制御する第１のスイッチ
と、発振手段と、前記発振手段の電源端子と前記電荷蓄
積手段との電気的接続を制御する第２のスイッチと、前
記発振手段の発振回数を計数する計数手段と、前記計数
手段の計数結果を所望のコードに変換するコード変換手
段と、前記計数手段又はコード変換手段の出力を保持す
る保持手段と、前記発振手段と計数手段をそれぞれ初期
化するリセット信号と、前記第１及び前記第２のスイッ
チを開閉するためのタイミング信号と、前記保持手段の
タイミング信号と、を発生するタイミング制御手段と、
を有することを特徴とするＡ／Ｄ変換器を提供する。

【００１４】そして、本発明においては、好ましい態様
として、コード変換手段として、変換データを変更でき
るように書き換え可能なメモリ手段とする、ことを特徴
としている。

【００１５】

【作用】上記構成のもと、本発明によれば、アナログ入
力信号のもつエネルギーを第１スイッチと電荷蓄積手段
によりサンプリングし、第２スイッチにより電荷蓄積手
段に蓄えられたエネルギーを電源エネルギーとして発振
手段に供給する。これにより、アナログ入力信号のエネ
ルギーに依存した発振周波数が得られ、且つ入力信号の
エネルギーが最小の損失で発振エネルギーに変換される
ことになる。

【００１６】従って、本発明においては、余分の回路の
消費電力がないことから低消費電力である。また、発振
手段としてはＶ−Ｆ変換器だけではなく、入力端子をも
たない通常の発振器や発振素子等を用いることができ
る。

【００１７】また、一般に発振手段の発振周波数はアナ
ログ入力信号に比例するとは限らず、この場合、計数手
段の計数結果をそのままＡ／Ｄ変換器の出力とする事は
不都合となる。そこで、計数手段の計数結果であるデジ
タル出力を所望のデジタルコードに変換するためのコー
ド変換手段が設けられる。

【００１８】ところで、低電源電圧動作時においては、
発振手段や電荷蓄積手段の回路素子の特性のバラツキは
避けられない。本発明によれば、製造後においてもコー
ド変換手段の変換データを書き換えられるような構成と
した事により、特性のバラツキを補正することが可能と
なり、Ａ／Ｄ変換器を高精度化できる。

【００１９】

【実施例】図面を参照して、本発明の実施例を以下に説
明する。

【００２０】

【実施例１】図１に本発明の第１の実施例に係るＡ／Ｄ
変換器の構成を示す。

【００２１】図１を参照して、第１のスイッチ101を介
して電荷蓄積手段としてのコンデンサ103にアナログ入
力信号を充電してサンプリングする。そして、コンデン
サ103に蓄積されたエネルギーを第２のスイッチ102を介
して発振手段104に供給する。すなわち、コンデンサ103
の端子（接地端子の他側端子）は第２のスイッチ102を
介して発振手段104の電源端子に接続される。

【００２２】このため、第２のスイッチ102が閉成時
（オン状態にある期間）、発振手段104はコンデンサ103
のエネルギーを消費しながら発振し、コンデンサ103の
端子電圧が発振手段104の発振動作電圧より小さくなる
と発振を停止する。

【００２３】そして、発振手段104から出力される発振
信号は計数手段105によって計数される。なお、計数手
段105における計数方法としては、[1]所定時間内の発振
回数の計数、[2]発振がほぼ停止するまでの発振回数の
計数、等がある。

【００２４】図１に示すように、本実施例においては、
計数手段105の後段にコード変換手段・保持手段106を備
えており、アナログ入力信号と発振手段104の発振回数
が線形関係にない場合でも、これらが互いに１対１に対
応していれば、コード変換手段106により計数手段105の
デジタル出力（発振回数）を、アナログ信号に対応する
所望のデジタルコードに変換してＡ／Ｄ変換することが
できる。

【００２５】なお、アナログ入力信号に対して発振手段
104の発振回数が比例していれば、コード変換手段106は
不要である。

【００２６】コード変換手段106から出力されるデジタ
ルコードは保持手段により保持され、次の変換動作が始
まってもＡ／Ｄ変換器のデジタルコード出力が変化しな
いようにしてある。

【００２７】なお、図１において、コード変換手段106
とその出力であるデジタルコードを保持する保持手段は
一の回路ブロックとして示している。また、図１に示す
ように、本実施例では、コード変換手段106の出力を保
持手段が保持する構成とされているが、アナログ入力信
号に対して発振手段104の発振回数が比例している場合
においてコード変換手段を設けない場合、保持手段は計
数手段105の計数結果を保持する。

【００２８】発振手段104と計数手段105の初期化を変換
の都度行ない、前の変換における回路の状態が次の変換
に影響しないようにする。

【００２９】そして、各回路部分が同期してＡ／Ｄ変換
動作するように、タイミング制御手段107は、第１のス
イッチ101、第２のスイッチ102の開閉制御のタイミング
信号Ｔ１、Ｔ２、発振手段104と計数手段105のリセット
のためのタイミング信号Ｔ４、保持手段106のためのタ
イミング信号Ｔ３を生成する。

【００３０】図１を参照して、本実施例では、発振手段
104以外の回路、すなわち計数手段105、コード変換手段
・保持手段106、及びタイミング制御手段107の電源はい
ずれも外部電源から供給されているが、これらの回路が
発振手段104の発振動作可能電圧以下でも動作すること
が可能である場合、電荷蓄積手段103に残るエネルギー
を用いて動作させることが可能となり、この場合、これ
らの回路の電源は電荷蓄積手段104から供給され、Ａ／
Ｄ変換器に直接供給する電源は不要となる。

【００３１】

【実施例２】図２に本発明の第２の実施例の構成を示
す。

【００３２】図２を参照して、本実施例では、発振手段
として、ＣＭＯＳインバータを５段縦続形態に接続した
リングオシレータ204を用いている。このように、リン
グオシレータのような入力端子をもたない発振回路も使
用できる。

【００３３】図２に示すように、本実施例では、リング
オシレータ203の電源端子は、第２のスイッチ202を介し
てコンデンサ203の一の端子に接続され、コンデンサ203
には第１のスイッチ（SW1）201が閉成時にアナログ入力
信号により充電され、リングオシレータ204は、第２の
スイッチ（SW2）202が閉成時にコンデンサ203の端子電
圧を電源電圧として発振動作する。その際、リングオシ
レータ204は、コンデンサ203の端子電圧が所定の電圧以
下となると発振を停止する。

【００３４】カウンタ205は、リングオシレータ204から
の発振出力を入力して発振回数を計数し、ラッチ回路20
6は、カウンタ205の計数結果を保持する。エンコーダ20
6は、計数結果を所定のコードにコード変換してデジタ
ルコードとして出力する。タイミング制御回路207は、
第１、第２のスイッチ201、202のオン／オフ切替信号、
カウンタ205のリセット信号（CNTR RESET）、ラッチ回
路206のラッチクロック（LAT CLK）をそれぞれの回路に
出力して、Ａ／Ｄ変換動作のタイミング制御を行なう。

【００３５】なお、本実施例においては、発振回路とし
て、ＬＣ発振回路、ＲＣ発振回路、水晶発振回路などの
正弦波発振回路や、マルチバイブレータやブロッキング
オシレータ等のパルス発振回路も使用できる。

【００３６】図３に本実施例の動作を説明するためのタ
イミングチャートを示す。

【００３７】図３を参照して、第１のスイッチ（SW1）2
01がオン状態（閉成）時には、第２のスイッチ（SW2）2
02がオフ状態（開放）とされ、コンデンサ203の充電が
行なわれる。

【００３８】そして、第２のスイッチ（SW2）202がオン
状態（閉成状態）に変化すると、リセット信号（CNTR R
ESET）が解除され（低レベルに遷移）、カウンタ205は
リングオシレータ204の出力（OSC OUTPUT）を計数し、
第１、第２のスイッチ（SW1、SW2）のオン／オフ切替信
号の遷移に同期してラッチクロック（LAT CLK）をアク
ティブとしラッチ回路206はカウンタ205の計数値をラッ
チする。そして、ラッチ回路206がカウンタ205の計数値
をラッチした後、リセット信号（CNTR RESET）が高レベ
ル（アクティブ）とされカウンタ205の計数値を例えば
零に初期化する。なお、図３では、第２のスイッチ（SW
2）202がアクティブとされる一定期間内の発振回数の計
数を行なう構成が示されているが、前述の通り、発振回
路の発振がほぼ停止するまでの発振回数を計数するよう
にしてもよいことは勿論である。

【００３９】

【実施例３】次に本発明の第３の実施例を説明する。本
実施例は、図１に示す前記第１の実施例において、コー
ド変換手段106の変換データを書き換え可能なように構
成したものである。かかる構成により、低電源電圧動作
時の特性のバラツキを吸収することが可能となり、Ａ／
Ｄ変換器を高精度化できる。

【００４０】本実施例においては、コード変換手段106
として好ましくはメモリが用いられる。通常、メモリは
アドレス情報からデータを読み出すものであるが、計数
手段105の計数出力をアドレスとして入力し、そのアド
レスに格納されたデータを変換データとして出力するこ
とにより、メモリはコード変換手段106として機能す
る。メモリとしては、例えば不揮発性メモリ等が使用で
きる。

【００４１】このように、本実施例においては、コード
変換手段106としてメモリを用いることにより、製造後
においても、変換データを適宜変更して特性のバラツキ
を容易に補正することができるという効果を有する。

【００４２】図４に、本実施例に係るＡ／Ｄ変換器にお
ける、アナログ入力信号からデジタルコードが出力され
るまでの変換過程の具体例を示す。図４では、簡単のた
めＡ／Ｄ変換器は３ビット構成としてある。

【００４３】図４を参照して、例えばアナログ入力電圧
が１．２Ｖの時、バラツキのために発振手段の発振回数
が２１回又は２２回になったとすれば、コード変換手段
としてのメモリのアドレス“10101”番地（21番地）と
“10110”番地（22番地）とにデータ“111”を格納して
おけば、どちらの発振回数に対しても所望のデジタルコ
ード“111”に変換され、特性のバラツキを補正され、
Ａ／Ｄ変換器の直線性等を向上し、高精度なＡ／Ｄ変換
器を実現することができる。

【００４４】なお、本発明のＡ／Ｄ変換器を複数個並列
形態に接続し、複数のＡ／Ｄ変換器を時分割に並列動作
させることにより、Ｎ個並列時の変換速度は一のＡ／Ｄ
変換器の構成の場合と比較してＮ倍となり、高速な変換
が可能になる。

【００４５】以上本発明を上記各実施例に即して説明し
たが、本発明は、上記態様にのみ限定されるものでな
く、本発明の原理に準ずる各種態様を含むことは勿論で
ある。

【００４６】

【発明の効果】以上説明したように、本発明はオペアン
プを用いず低電源電圧で動作可能とされると共に、アナ
ログ入力信号のエネルギーを発振手段の電源エネルギー
として供給するように構成したため、変換時の電力損失
を最小にすることができ、低消費電力のＡ／Ｄ変換器を
実現することができる。

【００４７】また、本発明によれば、コード変換手段に
書き換え可能な記憶手段を用いることにより、製造後に
おいても変換データの変更が可能とされ、特性のバラツ
キを補正して高精度なＡ／Ｄ変換器を実現することがで
きる。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】本発明の別の実施例の構成を示すブロック図で
ある。

【図３】本発明の一実施例の動作を説明するタイミング
図である。

【図４】本発明におけるＡ／Ｄ変換過程の一例を説明す
る図である。

【図５】従来のＡ／Ｄ変換器の構成を示すブロック図で
ある。

【図６】従来のＡ／Ｄ変換器の別の構成を示すブロック
図である。

【符号の説明】

101、201 第１のスイッチ 102、202 第２のスイッチ 103、203、501 コンデンサ（電荷蓄積手段） 104、504 発振手段 105、505、602 計数手段 106 コード変換手段・保持手段 107、207 タイミング制御手段 204 リングオシレータ 205 カウンタ 206 ラッチ 208 エンコーダ 502 定電流源 503 比較器 506、603 保持手段 601 Ｖ−Ｆ変換器Ｔ１〜Ｔ４タイミング信号 CNTR RRESET リセット信号 LAT CLK ラッチクロック OSC OUTPUT リングオシレータの出力

Claims

【特許請求の範囲】

【請求項１】アナログ入力信号をサンプリングして充電
が行われる電荷蓄積手段と、前記電荷蓄積手段から電源が供給される発振手段と、を少なくとも含み、前記発振手段の出力を計数し計数結果をデジタル出力す
るように構成してなるＡ／Ｄ変換器。
【請求項２】前記計数結果を前記アナログ入力信号に対
応した所望のデジタル符号に変換するコード変換手段を
備えたことを特徴とする請求項１記載のＡ／Ｄ変換器。
【請求項３】アナログ入力信号を入力するアナログ入力
端子と、電荷蓄積手段と、前記アナログ入力端子と前記電荷蓄積手段との電気的接
続を制御する第１のスイッチと、発振手段と、前記発振手段の電源端子と前記電荷蓄積手段との電気的
接続を制御する第２のスイッチと、前記発振手段の発振回数を計数する計数手段と、前記計数手段の計数結果を所望のコードに変換するコー
ド変換手段と、前記計数手段又はコード変換手段の出力を保持する保持
手段と、前記発振手段と計数手段をそれぞれ初期化するリセット
信号と、前記第１及び前記第２のスイッチを開閉するた
めのタイミング信号と、前記保持手段のタイミング信号
と、を発生するタイミング制御手段と、を有することを特徴とするＡ／Ｄ変換器。
【請求項４】前記コード変換手段が、変換データを変更
可能とする書き換え可能な記憶手段を含むことを特徴と
する請求項２又は３記載のＡ／Ｄ変換器。