JPH0821010B2 - アダプタ制御方式 - Google Patents
アダプタ制御方式Info
- Publication number
- JPH0821010B2 JPH0821010B2 JP63101835A JP10183588A JPH0821010B2 JP H0821010 B2 JPH0821010 B2 JP H0821010B2 JP 63101835 A JP63101835 A JP 63101835A JP 10183588 A JP10183588 A JP 10183588A JP H0821010 B2 JPH0821010 B2 JP H0821010B2
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- JP
- Japan
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- adapter
- control
- cpu
- bus
- reset
- Prior art date
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Description
【発明の詳細な説明】 〔概要〕 複数のCPUが共通バスを介して接続されるアダプタの
制御を行うアダプタ制御方式に関し、 共通バスを介してアダプタに接続されるCPU毎にアダ
プタ機能の制御情報を持ち、各CPUが個別にこのアダプ
タ機能の制御情報をリセット、あるいは制御バスをリセ
ットしたことに対応して該当する制御情報をリセットし
かつその旨を該当CPUに通知し、各CPUが相互に意識する
ことなくアダプタ機能および制御バスをリセットし得る
ようにしたことを目的とし、 アダプタ内に、共通バスを介して接続する複数のCPU
に対応づけて夫々設けたインタフェースレジスタと、複
数のCPUに対応するアダプタ機能の制御情報を格納する
制御領域と制御回路とを備え、あるCPUが上記インタフ
ェースレジスタにアダプタ機能のリセット指示をセット
したことに対応して、割込みによって上記制御領域中の
該当するアダプタ機能の制御情報および制御回路をクリ
アするように構成する。また、あるCPUが上記インタフ
ェースレジスタに所定のファイル制御バスｉのリセット
指示をセットしたことに対応して、割込みによって指示
されたファイル制御バスｉをリセットすると共に関連す
る上記制御領域中の制御情報をクリアした後、当該クリ
アした制御情報に対応するCPUにこの旨を通知するよう
に構成する。
制御を行うアダプタ制御方式に関し、 共通バスを介してアダプタに接続されるCPU毎にアダ
プタ機能の制御情報を持ち、各CPUが個別にこのアダプ
タ機能の制御情報をリセット、あるいは制御バスをリセ
ットしたことに対応して該当する制御情報をリセットし
かつその旨を該当CPUに通知し、各CPUが相互に意識する
ことなくアダプタ機能および制御バスをリセットし得る
ようにしたことを目的とし、 アダプタ内に、共通バスを介して接続する複数のCPU
に対応づけて夫々設けたインタフェースレジスタと、複
数のCPUに対応するアダプタ機能の制御情報を格納する
制御領域と制御回路とを備え、あるCPUが上記インタフ
ェースレジスタにアダプタ機能のリセット指示をセット
したことに対応して、割込みによって上記制御領域中の
該当するアダプタ機能の制御情報および制御回路をクリ
アするように構成する。また、あるCPUが上記インタフ
ェースレジスタに所定のファイル制御バスｉのリセット
指示をセットしたことに対応して、割込みによって指示
されたファイル制御バスｉをリセットすると共に関連す
る上記制御領域中の制御情報をクリアした後、当該クリ
アした制御情報に対応するCPUにこの旨を通知するよう
に構成する。
本発明は、複数のCPUが共通バスを介して接続される
アダプタの制御を行うアダプタ制御方式に関するもので
ある。
アダプタの制御を行うアダプタ制御方式に関するもので
ある。
近年、計算機システムの高速化の要求に伴い、複数の
CPUを用いた制御が行われている。このため、CPUが複数
になっても、他のCPUを意識せずに独立してソフトが走
行出来るようにする必要がある。
CPUを用いた制御が行われている。このため、CPUが複数
になっても、他のCPUを意識せずに独立してソフトが走
行出来るようにする必要がある。
従来、複数のCPUから共通バスを介して接続されるフ
ァイル制御アダプタに対して、リセットを行う場合、発
行するCPUは他にCPUがアクセス途中でないことを確認す
る必要があった。このため、各CPU間で排他制御という
相互に意識した煩雑な制御を行わなければならないとい
う問題があった。
ァイル制御アダプタに対して、リセットを行う場合、発
行するCPUは他にCPUがアクセス途中でないことを確認す
る必要があった。このため、各CPU間で排他制御という
相互に意識した煩雑な制御を行わなければならないとい
う問題があった。
本発明は、共通バスを介してアダプタに接続されるCP
U毎にアダプタ機能の制御情報を持ち、各CPUが個別にこ
のアダプタ機能の制御情報をリセット、あるいは制御バ
スをリセットしたことに対応して該当する制御情報をリ
セットしかつその旨を該当CPUに通知し、各CPUが相互に
意識することなくアダプタ機能および制御バスをリセッ
トし得るようにすることを目的としている。
U毎にアダプタ機能の制御情報を持ち、各CPUが個別にこ
のアダプタ機能の制御情報をリセット、あるいは制御バ
スをリセットしたことに対応して該当する制御情報をリ
セットしかつその旨を該当CPUに通知し、各CPUが相互に
意識することなくアダプタ機能および制御バスをリセッ
トし得るようにすることを目的としている。
第１図を参照して課題を解決する手段を説明する。
第１図において、CPU（０）０、CPU（１）１は、共通
バスを介してアダプタ２に接続されるものであって、各
種制御・処理を行うものである。
バスを介してアダプタ２に接続されるものであって、各
種制御・処理を行うものである。
アダプタ２は、ファイル制御バス０、１などを介して
接続されているディスク装置をアクセス制御などするも
のである。
接続されているディスク装置をアクセス制御などするも
のである。
インタフェースレジスタ３−０、３−１は、共通バス
に接続されたCPU（０）０、CPU（１）１に対応づけて個
別に設けたものである。これにコマンドをセットして割
込みなどでMPU9に通知して所定の処理を依頼、あるいは
その結果の通知を受けるためのインタフェースである。
に接続されたCPU（０）０、CPU（１）１に対応づけて個
別に設けたものである。これにコマンドをセットして割
込みなどでMPU9に通知して所定の処理を依頼、あるいは
その結果の通知を受けるためのインタフェースである。
アダプタ機能リセットフラグ４−１、５−１は、CPU
（０）０、CPU（１）１が制御情報のリセット指示を与
えるためのものである。
（０）０、CPU（１）１が制御情報のリセット指示を与
えるためのものである。
ファイル制御バスリセットスティタス４−２、５−２
は、ファイル制御バスをリセットした場合に、この旨を
該当CPUに通知するためのものである。
は、ファイル制御バスをリセットした場合に、この旨を
該当CPUに通知するためのものである。
制御領域７−１は、アダプタ機能の制御情報を格納す
る領域である。
る領域である。
本発明は、第１図に示すように、例えばCPU（０）０
が対応するインタフェースレジスタ３−０のアダプタ機
能リセットフラグ４−１をセットすることにより、NMI
（ノンマスカブル割込み）によってMPU9に通知する。そ
して、この通知を受けたMPU9は、セットされたアダプタ
機能リセットフラグ４−１に対応する制御領域７−１中
の“ファイル制御バス０系、CPU0系”の制御情報を“0"
クリアする。
が対応するインタフェースレジスタ３−０のアダプタ機
能リセットフラグ４−１をセットすることにより、NMI
（ノンマスカブル割込み）によってMPU9に通知する。そ
して、この通知を受けたMPU9は、セットされたアダプタ
機能リセットフラグ４−１に対応する制御領域７−１中
の“ファイル制御バス０系、CPU0系”の制御情報を“0"
クリアする。
また、例えばCPU（０）０が対応するインタフェース
レジスタ３−０にファイル制御バス０のリセットコマン
ドをセットすることにより、NMIによってMPU9に通知す
る。そして、この通知を受けたMPU9は、該当するファイ
ル制御バス０をリセットすると共に、制御領域７−１中
からこのファイル制御バス０に該当する制御情報を“0"
クリアした後、このクリアした制御情報に対応する他の
CPU例えばCPU（１）１に対するインタフェースレジスタ
３−１中のファイル制御バスリセットスティタス５−２
をセットする。これにより、INT（割込み）によってこ
の旨がCPU（１）１に通知される。
レジスタ３−０にファイル制御バス０のリセットコマン
ドをセットすることにより、NMIによってMPU9に通知す
る。そして、この通知を受けたMPU9は、該当するファイ
ル制御バス０をリセットすると共に、制御領域７−１中
からこのファイル制御バス０に該当する制御情報を“0"
クリアした後、このクリアした制御情報に対応する他の
CPU例えばCPU（１）１に対するインタフェースレジスタ
３−１中のファイル制御バスリセットスティタス５−２
をセットする。これにより、INT（割込み）によってこ
の旨がCPU（１）１に通知される。
従って、共通バスを介してアダプタ２に接続されるCP
U毎にアダプタ機能の制御情報を格納する制御領域７−
１を準備することにより、各CPUが個別に容易に制御情
報をリセットすることが可能となる。また、ファイル制
御バスをリセットしたことに対応して該当する制御情報
をリセットしかつその旨を該当する他のCPUに通知する
ことにより、各CPUが相互に意識することなくファイル
制御バスをリセットすることが可能となる。
U毎にアダプタ機能の制御情報を格納する制御領域７−
１を準備することにより、各CPUが個別に容易に制御情
報をリセットすることが可能となる。また、ファイル制
御バスをリセットしたことに対応して該当する制御情報
をリセットしかつその旨を該当する他のCPUに通知する
ことにより、各CPUが相互に意識することなくファイル
制御バスをリセットすることが可能となる。
次に、第１図から第３図を用いて本発明の１実施例の
構成および動作を順次詳細に説明する。
構成および動作を順次詳細に説明する。
第１図において、CPU（０）０、CPU（１）１は、共通
バスを介してアダプタ（ファイル制御アダプタなど）２
に接続され、各種制御・処理を夫々行うものである。
バスを介してアダプタ（ファイル制御アダプタなど）２
に接続され、各種制御・処理を夫々行うものである。
アダプタ２は、入出力装置である例えばディスク装置
をアクセス制御するファイル制御アダプタなどである。
このアダプタ２内には、複数のCPU（０）０、CPU（１）
１などが個別に使用するインタフェースレジスタ３−
０、３−１および制御領域７−１などと、共通して使用
する回路であるROM6、MPU9、バス制御部11、AND回路12
などから構成されている。ここで、ROM6、MPU9などを共
通に使用することにより、ハードウェア量を少なくし、
コストを安くすることが可能となる。
をアクセス制御するファイル制御アダプタなどである。
このアダプタ２内には、複数のCPU（０）０、CPU（１）
１などが個別に使用するインタフェースレジスタ３−
０、３−１および制御領域７−１などと、共通して使用
する回路であるROM6、MPU9、バス制御部11、AND回路12
などから構成されている。ここで、ROM6、MPU9などを共
通に使用することにより、ハードウェア量を少なくし、
コストを安くすることが可能となる。
インタフェースレジスタ３−０、３−１は、共通バス
に接続されたCPU（０）０、CPU（１）１などに対して個
別に設けたものである。このインタフェースレジスタ３
−０、３−１にコマンドをセットしてNMIによってMPU9
に通知して処理依頼、あるいはCPU（０）０、CPU（１）
１はその結果を割込みによって通知を受けるようにして
いる。アダプタ機能リセットフラグ４−１、５−１は、
アダプタ機能をリセットするためのものである。ファイ
ル制御バスリセットスティタス４−２、５−２は、ファ
イル制御バスをリセットした時に、併せてアダプタ機能
の制御情報を“0"クリアしたため、この旨を該当CPUに
通知するためのものである。
に接続されたCPU（０）０、CPU（１）１などに対して個
別に設けたものである。このインタフェースレジスタ３
−０、３−１にコマンドをセットしてNMIによってMPU9
に通知して処理依頼、あるいはCPU（０）０、CPU（１）
１はその結果を割込みによって通知を受けるようにして
いる。アダプタ機能リセットフラグ４−１、５−１は、
アダプタ機能をリセットするためのものである。ファイ
ル制御バスリセットスティタス４−２、５−２は、ファ
イル制御バスをリセットした時に、併せてアダプタ機能
の制御情報を“0"クリアしたため、この旨を該当CPUに
通知するためのものである。
ROM6は、読み出し専用のメモリであって、制御プログ
ラムなどを格納するものである。
ラムなどを格納するものである。
RAM7は、読み書き可能なメモリであって、ROM6から読
み出したプログラムを格納したり、本実施例に係わるア
ダプタ機能の制御情報を格納したりなどするものであ
る。
み出したプログラムを格納したり、本実施例に係わるア
ダプタ機能の制御情報を格納したりなどするものであ
る。
制御領域７−１は、アダプタ機能の制御情報を格納す
る領域である。この制御領域７−１には、図示のよう
に、共通バスに接続されるCPUおよびファイル制御バス
毎に別個に制御情報を格納するようにしている。例えば
制御情報（ファイル制御バス０系、CPU0系）は、CPU
（０）０がファイル制御バス０を介してディスク装置を
アクセスするために必要な制御情報を意味している。
る領域である。この制御領域７−１には、図示のよう
に、共通バスに接続されるCPUおよびファイル制御バス
毎に別個に制御情報を格納するようにしている。例えば
制御情報（ファイル制御バス０系、CPU0系）は、CPU
（０）０がファイル制御バス０を介してディスク装置を
アクセスするために必要な制御情報を意味している。
MPU9は、各種制御・処理を行うものであって、インタ
フェースレジスタ３−０、３−１にコマンドがセットさ
れたことに対応してNMIによって通知を受け、このイン
タフェースレジスタ３−０、３−１の内容を見て、該当
する制御・処理を行うものである。
フェースレジスタ３−０、３−１にコマンドがセットさ
れたことに対応してNMIによって通知を受け、このイン
タフェースレジスタ３−０、３−１の内容を見て、該当
する制御・処理を行うものである。
コントローラ10−１、10−２は、ディスク装置をアク
セス制御するものである。
セス制御するものである。
バス制御部11は、アダプタ２とディスク装置との間を
接続するファイル制御バス（制御バス）を制御するもの
である。
接続するファイル制御バス（制御バス）を制御するもの
である。
AND回路12は、全てのCPU系からアダプタ２に対してリ
セット信号が送出された場合に、全リセット信号を生成
するものである。この全リセット信号が生成された場合
には、アダプタ２を構成する全ての回路（制御領域７−
１を含む）をハードウエア的にクリアする。
セット信号が送出された場合に、全リセット信号を生成
するものである。この全リセット信号が生成された場合
には、アダプタ２を構成する全ての回路（制御領域７−
１を含む）をハードウエア的にクリアする。
次に、第２図を用いてCPU（０）０が制御情報をリセ
ットするリセットコマンドを発行した場合の動作を説明
する。
ットするリセットコマンドを発行した場合の動作を説明
する。
第２図において、は、アダプタ機能リセットフラグ
（CPU0系、ファイル制御バス０系）をセットする。これ
は、第１図CPU（０）０が“CPU0系、ファイル制御バス
０系”を指定してインタフェースレジスタ３−０内のア
ダプタ機能リセットフラグ４−１をセットすることを意
味している。
（CPU0系、ファイル制御バス０系）をセットする。これ
は、第１図CPU（０）０が“CPU0系、ファイル制御バス
０系”を指定してインタフェースレジスタ３−０内のア
ダプタ機能リセットフラグ４−１をセットすることを意
味している。
は、のセットに対して、NMIによってMPU9に通知
され、該当する制御領域７−１を“0"クリアする。これ
により、第１図制御領域７−１中の制御情報（ファイル
制御バス０系、CPU0系）が“0"クリアされ、リセットさ
れたこととなる。
され、該当する制御領域７−１を“0"クリアする。これ
により、第１図制御領域７−１中の制御情報（ファイル
制御バス０系、CPU0系）が“0"クリアされ、リセットさ
れたこととなる。
は、CPU（０）０の終了通知を行う。
以上の処理によって、CPUはファイル制御バスを介し
てディスク装置をアクセス制御するために必要な制御情
報を個別に容易にリセットすることが可能となる。尚、
アダプタ２は、インタフェースレジスタ３および制御領
域７−１を各CPU毎に既述したように用意しており、CPU
（０）０およびCPU（１）１からのファイル制御バス０
に接続されているディスク装置に対するアクセスを同時
に処理できる。CPU（０）０とCPU（１）１はそれぞれ独
立したソフトウェアで動作しており、CPU（０）０側の
ソフトウェアが何らかの異常を検出した場合、CPU
（０）０およびその配下のアダプタ（CPU0系の制御領域
７−１、制御回路13）のみを初期化し、CPU（１）１側
のソフトウェア動作および配下のアダプタには何も影響
を与えないように、複数CPUシステムを構成することを
アダプタ機能が可能としている。CPU0系とファイル制御
バス０間がリセットされて、CPU1系とファイル制御バス
０間がリセットされていない状態は、上記の場合に必要
となる。
てディスク装置をアクセス制御するために必要な制御情
報を個別に容易にリセットすることが可能となる。尚、
アダプタ２は、インタフェースレジスタ３および制御領
域７−１を各CPU毎に既述したように用意しており、CPU
（０）０およびCPU（１）１からのファイル制御バス０
に接続されているディスク装置に対するアクセスを同時
に処理できる。CPU（０）０とCPU（１）１はそれぞれ独
立したソフトウェアで動作しており、CPU（０）０側の
ソフトウェアが何らかの異常を検出した場合、CPU
（０）０およびその配下のアダプタ（CPU0系の制御領域
７−１、制御回路13）のみを初期化し、CPU（１）１側
のソフトウェア動作および配下のアダプタには何も影響
を与えないように、複数CPUシステムを構成することを
アダプタ機能が可能としている。CPU0系とファイル制御
バス０間がリセットされて、CPU1系とファイル制御バス
０間がリセットされていない状態は、上記の場合に必要
となる。
次に、第３図を用いて、ファイル制御バスのリセット
処理について詳細に説明する。
処理について詳細に説明する。
第３図において、は、CPU（０）０がファイル制御
バス00（CPU0系、ファイル制御バス０系）のリセットを
指示する。これは、第１図CPU（０）０がインタフェー
スレジスタ３−０に対して、“ファイル制御バス０系”
のリセットを行うようにセットすることを意味してい
る。
バス00（CPU0系、ファイル制御バス０系）のリセットを
指示する。これは、第１図CPU（０）０がインタフェー
スレジスタ３−０に対して、“ファイル制御バス０系”
のリセットを行うようにセットすることを意味してい
る。
は、のセットに対応して、NMIによってMPU9に通
知され、ファイル制御バス０系をリセットする。
知され、ファイル制御バス０系をリセットする。
は、制御領域（ファイル制御バス０系、CPU0系）の
“0"クリアする。これは、ファイル制御バス０系がリセ
ットされたことに対応して、このファイル制御バス０系
に関する制御情報を格納する、第１図制御領域７−１中
の図示制御情報（ファイル制御バス０系、CPU0系）域お
よび制御情報（ファイル制御バス０系、CPU1系）域を
“0"クリアすることを意味している。
“0"クリアする。これは、ファイル制御バス０系がリセ
ットされたことに対応して、このファイル制御バス０系
に関する制御情報を格納する、第１図制御領域７−１中
の図示制御情報（ファイル制御バス０系、CPU0系）域お
よび制御情報（ファイル制御バス０系、CPU1系）域を
“0"クリアすることを意味している。
は、ファイル制御バス０系の他系CPUであるCPU1系
のファイル制御バスリセットスティタス５−２をセット
する。
のファイル制御バスリセットスティタス５−２をセット
する。
は、INTによってCPU1系（CPU（１）１）に制御情報
（ファイル制御バス０系、CPU1系）域を“0"クリアした
ことを通知する。
（ファイル制御バス０系、CPU1系）域を“0"クリアした
ことを通知する。
以上の処理によって、CPUがファイル制御バスをリセ
ット指示したことに対応して、ファイル制御バスがリセ
ットされると共にこのリセットされたファイル制御バス
に関連する制御情報が“0"クリアされかつこの“0"クリ
アされた旨を関連する他のCPUに通知することが可能と
なる。
ット指示したことに対応して、ファイル制御バスがリセ
ットされると共にこのリセットされたファイル制御バス
に関連する制御情報が“0"クリアされかつこの“0"クリ
アされた旨を関連する他のCPUに通知することが可能と
なる。
以上説明したように、本発明によれば、共通バスを介
してアダプタに接続されるCPU毎にアダプタ機能の制御
情報を持たせると共に、指示されたファイル制御バスの
リセットに対応して該当する制御情報をリセットしかつ
その旨を該当する他のCPUに通知する構成を採用してい
るため、共通バスに接続されている各CPUが個別に制御
情報を容易にリセットすることができ、しかも各CPUが
相互に意識することなくファイル制御バスをリセットす
ることができる。
してアダプタに接続されるCPU毎にアダプタ機能の制御
情報を持たせると共に、指示されたファイル制御バスの
リセットに対応して該当する制御情報をリセットしかつ
その旨を該当する他のCPUに通知する構成を採用してい
るため、共通バスに接続されている各CPUが個別に制御
情報を容易にリセットすることができ、しかも各CPUが
相互に意識することなくファイル制御バスをリセットす
ることができる。
第１図は本発明の１実施例構成図、第２図はリセットコ
マンド処理説明図、第３図はファイル制御バスのリセッ
ト処理説明図を示す。 図中、０、１はCPU、２はアダプタ、３、３−０、３−
１はインタフェースレジスタ、４−１、５−１はアダプ
タ機能リセットフラグ、４−２、５−２はファイル制御
バスリセットスティタス、７はRAM、７−１は制御情報
を格納する制御領域、９はMPU、10−１、10−２はコン
トローラ、11はバス制御部、12はAND回路を表す。
マンド処理説明図、第３図はファイル制御バスのリセッ
ト処理説明図を示す。 図中、０、１はCPU、２はアダプタ、３、３−０、３−
１はインタフェースレジスタ、４−１、５−１はアダプ
タ機能リセットフラグ、４−２、５−２はファイル制御
バスリセットスティタス、７はRAM、７−１は制御情報
を格納する制御領域、９はMPU、10−１、10−２はコン
トローラ、11はバス制御部、12はAND回路を表す。
Claims (2)
- 【請求項１】複数のCPUが共通バスを介して接続される
アダプタの制御を行うアダプタ制御方式において、 アダプタ（２）内に、共通バスを介して接続される複数
のCPUに対応づけて夫々設けたインタフェースレジスタ
（３）と、 複数のCPUに対応するアダプタ機能の制御情報を格納す
る制御領域（７−１）とを備え、 あるCPUが上記インタフェースレジスタ（３）にアダプ
タ機能のリセット指示をセットしたことに対応して、割
込みによって上記制御領域（７−１）中の該当するアダ
プタ機能の制御情報をクリアするように構成したことを
特徴とするアダプタ制御方式。 - 【請求項２】複数のCPUが共通バスを介して接続される
アダプタの制御を行うアダプタ制御方式において、 アダプタ（２）内に、共通バスを介して接続される複数
のCPUに対応づけて夫々設けたインタフェースレジスタ
（３）と、 アダプタ（２）の配下の複数のファイル制御バスと、 複数のCPUと複数のファイル制御バスとのそれぞれの組
み合わせに対応するアダプタ機能の制御情報を格納する
制御領域（７−１）とを備え、 あるCPUが上記インタフェースレジスタ（３）に所定の
ファイル制御バスｉ（ｉは１、２・・・のうちの所定の
もの）のリセット指示をセットしたことに対応して、割
込みによって指示されたファイル制御バスｉをリセット
すると共に関連する上記制御領域（７−１）中の制御情
報をクリアした後、当該クリアした制御情報に対応する
CPUにこの旨を通知するように構成したことを特徴とす
るアダプタ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63101835A JPH0821010B2 (ja) | 1988-04-25 | 1988-04-25 | アダプタ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63101835A JPH0821010B2 (ja) | 1988-04-25 | 1988-04-25 | アダプタ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01273157A JPH01273157A (ja) | 1989-11-01 |
| JPH0821010B2 true JPH0821010B2 (ja) | 1996-03-04 |
Family
ID=14311140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63101835A Expired - Lifetime JPH0821010B2 (ja) | 1988-04-25 | 1988-04-25 | アダプタ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821010B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58169276A (ja) * | 1982-03-31 | 1983-10-05 | Hitachi Ltd | マルチ計算機システム |
-
1988
- 1988-04-25 JP JP63101835A patent/JPH0821010B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01273157A (ja) | 1989-11-01 |
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