JPH0319574B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、通信制御装置又は入出力制御装置
等によるインタフエース制御における異常処理方
式に関するものであり、特に、通信制御装置又は
入出力制御装置等が複数のデータ処理チヤネル
（以下チヤネル）を有していて、中央処理装置
（以下CPU）からの指定（以下コマンド）に従つ
て、通信系或いは他の計算機との間でデータ転
送、データ伝送等を複数のチヤネルの１つを介し
て行う場合において、いずれかのチヤネルに対す
るコマンド等にエラーが発生したときに、エラー
が発生したチヤネル対応に異常処理が通信制御装
置又は入出力制御装置側でも、これを制御する
CPU側でも簡単にできるようなインタフエース
制御における異常処理方式に関する。

〔従来の技術〕

この種のインタフエース制御を行う通信制御装
置又は入出力制御装置は、通常、マイクロプロセ
ツサが内蔵されていて、CPUからのコマンドを
受けて、内蔵マイクロプロセツサがそのインタフ
エース部を制御して通信系或いは他の計算機との
間でデータの伝送或いはデータ転送を行うもので
ある。

第４図は、その一例として、通信制御装置の場
合の具体例を挙げたものであつて、通信制御装置
１は、CPU２からシステムバス３を介して所定
のコマンドとデータを受けて、対応する通信系と
か他の計算機へ所定のデータを送出する。

ここで、通信制御装置１は、内部マイクロプロ
セツサ（μP）１０とマイクロプロセツサバス１
１、通信レジスタ１２、CPU割込み制御部１３、
ROM１４、RAM１５、そして外部インタフエ
ース１６とを備えていて、通信レジスタ１２は、
コマンドレジスタ、ステータスレジスタ等を有し
ている。ここで通信制御レジスタ１２は、システ
ムバス３とマイクロプロセツサバス１１との間で
のインタフエースの役割を果たしている。

そして、マイクロプロセツサ１０は、通信レジ
スタ１２に書込まれたCPU２からのコマンドを
読取り、その内容に従つて通信系或いは他計算機
との外部インタフエース１６に対して種々の制御
を実行する。そしてコマンドの処理状態やコマン
ド実行の結果を通信レジスタ１２にステータス情
報として設定し、さらに必要に応じて割込み制御
部１３を介してCPU２に対してCPU割込み信号
を発生する。

このような構成の装置において、CPU２がシ
ステムバス３経由で、コマンドやそれに付随する
種々のコマンドパラメータ等のコマンドに関する
データを通信レジスタ１２に書込む際、システム
バス３上或いはシステムバス３と通信レジスタ１
２とのインタフエースにおいてデータエラーが発
生すると、誤つたコマンド又はコマンドパラメー
タが通信レジスタ１２にセツトされることにな
る。

この場合、マイクロプロセツサは、ある程度、
その異常を察知し、コマンド処理を拒絶すること
ができるが、これを察知できずにCPU２側の本
来の要求と異なる誤つた制御を実行してしまう危
険性がある。

そこで、従来、システムバス３と通信レジスタ
１２とのインタフエースにパリテイチエツク回路
を設けて、システムバス３から通信レジスタ１２
への書込みデータに対してエラーの有無をチエツ
クするようにしている。

第５図は、このようなシステムバス３と通信レ
ジスタ１２との関係を中心としたブロツク図であ
つて、１７は、ライトデータパリテイチエツク回
路であつて、１８は、マイクロプロセツサ１０に
対するμP割込み制御部である。また、１７ａは、
ライトパリテイエラー信号線、１８ａは、マイク
ロプロセツサ１０への割込み要求信号線である。

このような構成を採ることによつて、CPU２
が通信レジスタ１２にコマンドを設定するとき
に、ライトデータパリテイチエツク回路１７によ
り、ライトデータパリテイエラーが検出される
と、マイクロプロセツサ１０に対し割込みをし
て、その旨が通知される。そこでマイクロプロセ
ツサ１０は、この通知を受け、異常コマンド処理
の実行を未然に防止する処理を行う。

また、マイクロプロセツサ１０は、異常が発生
したことを、ハードウエア或いはソフトウエアに
よりCPU割込み制御部１３を介してCPU２に通
知できるので、CPU２側では、この通知を受け
て、例えば通信コントロールルーチンをアボート
（切り捨て）して、異常処理ルーチンを起動する
などの処理を比較的容易に行うことができて、こ
れに対処する。

〔発明が解決しようとする問題点〕

CPUは、このように単一のチヤネルを介して
データ処理を行う場合ばかりでなく、種々のプロ
セスを制御し、種々の計算機や通信系とデータ交
換を並行して処理するような場合などがあつて、
このような場合に処理を行うときには、その処理
対応に複数のチヤネルが必要となる。

しかも、これら複数のチヤネルは、それぞれ独
立して機能する必要があるため、第５図のような
形態を単に複数にすると、それだけハードウエア
が増加することになる。また、CPU側もこれに
対応して複数のチヤネルを各々独立に管理する必
要が生じ、このような場合に、単に書込みデータ
等の異常通知のための割込みをCPUに通知する
だけでは、CPU側で異常処理ルーチンへの移行
のために非常に複雑な処理をしなければならな
い。その結果、このような異常処理に対する
CPU側のロードが大きくなり、さらには、その
処理するチヤネル数によつて、有効な対処が困難
となることもある。

したがつて、制御装置に内蔵されたマイクロプ
ロセツサもコマンドデータエラーの発生したチヤ
ネルにおけるコマンド処理実行を取りやめて有効
な異常処理を行い難い欠点がある。

〔発明の目的〕

このような従来技術の問題点又は欠点を解消す
るとともに、通信制御装置又は入出力制御装置が
複数のチヤネルを有している場合に、いずれかの
チヤネルに対するコマンド等にエラーが発生した
ときに、エラーが発生したチヤネル対応に異常処
理が通信制御装置又は入出力制御装置でもこれを
制御するCPU側でも簡単にできるようなインタ
フエース制御における異常処理方式を提供するこ
とを目的とする。

〔問題点を解決するための手段〕

このような目的を達成し、前記の問題点等を解
決するこの発明のインタフエース制御の異常処理
方式における手段は、中央処理装置と、通信制御
装置又は入出力制御装置等のインタフエース制御
装置とを有する情報処理システムにおいて、イン
タフエース制御装置は、演算処理装置を備え、複
数のチヤンネルを有していて、中央処理装置から
この複数のチヤネルのうちの任意のチヤネルを指
定して送出される少なくともコマンドに関するデ
ータに対してエラー検出をし、エラーが検出され
たときに、チヤネルを指定する情報又はこれに対
応する情報を識別情報として保持し、前記演算処
理装置が、この識別情報に応じてそのチヤネルに
対する処理を異常終了として処理するというもの
である。

〔作用〕

このようにエラーが検出されたときに、チヤネ
ルを指定する情報又はこれに対応する情報を識別
情報として記憶して管理するようにしているの
で、インタフエース制御装置側では、各チヤネル
に対応した異常処理やCPU側への通知処理が簡
単にできることになり、しかもハード的な回路の
増加もほとんど少なくて済むものである。

一方、CPU側では、チヤネルに対応した異常
終了としての通知が受けられるのでその管理が簡
単となり、ロードをかけなくて済む。

〔実施例〕 以下、この発明の一実施例について図面を用い
て詳細に説明する。

第１図は、この発明を適用したインタフエース
制御における異常処理方式の一実施例のブロツク
図であり、第２図及び第３図は、CPUのコマン
ドライト時のデータパリテイエラー割込み処理及
びコマンド処理タスクの処理手順の流れ図であ
る。

なお、第４図及び第５図に示すもの同一のもの
は同一の符号で示す。

２０は、通信制御装置の主要ブロツクであつ
て、CPU割込み制御回路１３とマイクロプロセ
ツサ１０のほかに、通信制御レジスタ２１と、ア
ドレスデコーダ２２、ライトデータパリテイチエ
ツク回路２３、記憶回路（FIFO）２４、そして
マイクロプロセツサに対する割込み制御部である
μP割込み制御部２５等とを備えている。

ここで、通信制御レジスタ２１は、複数のチヤ
ネルCH0s，CH1s，……CHnsごとに対応して専
用のレジスタ領域としてチヤネル０，１，……，
ｎを有している。

また、アドレスデコーダ２２は、CPU２によ
り通信制御レジスタ２１がアクセスされる際、シ
ステムバス３から与えられるアドレスをデコード
する。一方、FIFO２４は、フアーストイン・フ
アーストアウトの機能を有する回路であつて、ア
ドレスデコーダ２２の出力信号を各ビツト位置対
応にデータとして取込み、その情報をマイクロプ
ロセツサバス１１に供給し、かつマイクロプロセ
ツサ１０に対する割込み要求をするための信号を
出力する。

さて、CPU２は、システムバス３経由で通信
制御レジスタ２１のあるチヤネル領域を使用し、
コマンド又はコマンドパラメータを設定して所定
のデータ転送処理を行う。このとき、アドレスデ
コーダ２２は、システムバス３からアドレス信号
を受けて、これをデコードして対応するチヤネル
を選択するチヤネル選択信号（CH0s，CH1s，…
…，CHnsの１つ）を発生するとともに、FIFO
２４にその信号をデータとして供給する。

ここで、このような処理の際に、システムバス
３上或いはシステムバス３と通信制御レジスタ２
１との間のインタフエースにおいて、データエラ
ーが発生したものと仮定すると、ライトデータパ
リテイチエツク回路２３が、このコマンドデータ
又はコマンドパラメータデータを受けて、ここに
パリテイチエツクエラーを検出する。そしてその
ライトデータパリテイエラー信号線２３ａに検出
信号を出力してFIFO２４に送出する。

FIFO２４がこの検出信号を受けると、アドレ
スデコーダ２２の出力であるチヤネル選択信号
（CH0s，CH1s，……，CHnsの１つ）をチヤネ
ル情報として内部に取り込み、これを記憶する。
なお、FIFO２４は、ライトデータパリテイエラ
ーが複数個発生しても、それぞれのエラーに対応
するチヤネル識別情報を順次格納でき、チヤネル
識別情報としてその選択信号を最初に取込んだ時
点から、記憶されたこれらの選択情報がマイクロ
プロセツサ１０によりすべて読出されるまで、有
効データ格納中を示す指示信号を指示信号線２４
ａに出力し、μP割込み制御部２５を介してマイ
クロプロセツサ１０に対し、割込み要求信号線２
５ａを介して割込み要求をする。

ここで、FIFO２４からの有効データ格納中を
意味する指示信号は、μP割込み制御部２５では
１つの割込み原因レジスタ中に１ビツトのフラグ
としてセツトされる。

さて、マイクロプロセツサ１０は、CPU２に
よるあるチヤネルに対するコマンド設定を検知す
ると、前述のライトデータパリテイによる割込み
がある場合にはこれを受付ける。そして、割込み
プログラムがまず実行されるが、このような割込
みがない場合には、対応するチヤネルのコマンド
処理タスクを起動する。

ここで、前記割込み処理プログラムが実行され
た場合には、マイクロプロセツサ１０は、まず、
FIFO２４からエラーの発生したチヤネル識別情
報を読出して、これを解析し、対応するコマンド
処理タスクへ通知する処理を行う。ここに例えば
各コマンド処理タスクによりマイクロプロセツサ
１０の制御の流れが決められて所定のプログラム
が実行されたとき、その処理の遂行に際して使用
する専用フアイル（ここではタスクコントロール
フアイルと称する）をもつとすれば、この通知処
理は、この専用フアイルに前記ライトデータパリ
テイエラーが発生したことを示す情報を設定して
おくことでなされる。

そして、μP割込み制御部２５に含まれる有効
データ格納中に指示するフラグ（割込み原因レジ
スタにフラグとして表示される）がすべてリセツ
トされるまで、すなわちこのような処理は、ライ
トデータパリテイエラーの発生回数に対応する数
の蓄積されたチヤネル識別情報をすべて読出し尽
くすまで、前記のような各コマンド処理タスクへ
通知する処理を実行する。

この処理は、具体的には、第２図に示す処理の
手順に従つて行われる。

すなわち、第２図に見るごとく、これは、ステ
ツプで、エラー発生チヤネル識別情報をリード
して、ステツプで、チヤネル０でエラーが発生
したか否かを判定する。この判定の結果、エラー
が発生していると判定されると、ステツプａへ
と移行して、チヤネル０のコマンド処理タスクに
エラーが発生したことを通知し、ステツプＮへと
移る。一方、この判定の結果、チヤネル０につい
てエラーが発生していなければ、次のステツプ
へと移り、ステツプで、こんどはチヤネル１で
エラーが発生したか否かを判定する。

そして、同様にこの判定の結果、エラーが発生
していると判定されると、ステツプａへと移行
して、チヤネル１のコマンド処理タスクにエラー
が発生したことを通知してステツプＮへと移る。
また、この判定の結果、チヤネル１についてエラ
ーが発生していなければ、次のステツプへと移
り、次のステツプで、こんどはチヤネル２でエラ
ーが発生したか否かを判定する。

このようにして、順次各チヤネルごとにライト
データパリテイエラーが発生しているか否かを判
定し、最後に、同様にステツプＭでチヤネルｎで
エラーが発生したか否かの判定を行い、その判定
の結果、エラーが発生していれば、ステツプMa
へと移り、エラーが発生していなければ、ステツ
プＮへと移る。

さて、ステツプＮでは、有効データ格納中を示
す指示信号を参照してFIFO２４にチヤネル識別
情報が格納中か否かを判定する。その結果、
FIFO２４にこの識別情報が格納されていなけれ
ばこの処理を終了する。一方、この判定の結果、
まだ格納中であれば、ステツプへと戻り、同様
な処理が繰返される。

なお、同一チヤネルに関して複数回エラーが発
生した場合には、２回目以降のタスクコントロー
ルフアイルへの情報設定は不必要としてもよい。

さて、上記の割込み処理プログラム走行後、コ
マンドを受けたチヤネルに対応するコマンド処理
タスクが起動される。起動されたコマンド処理タ
スクでは、マイクロプロセツサ１０の制御の流れ
を決め、これに従つてコマンド処理の実行が開始
されることになるが、この開始に先立つて、ま
ず、自タスクコントロールフアイルを参照する。
そしてCPU２が通信制御レジスタ２１の自チヤ
ネルに対応するレジスタ領域へセツトしたコマン
ドにライトデータパリテイエラーが発生している
か否かをエラー発生を示す情報を参照してチエツ
クする。

タスクコントロールフアイルに、先の割込み処
理にてエラー発生を示す情報（フラグ）がセツト
されている場合には、それを認識したコマンド処
理タスクは、正規のコマンド処理を実行すること
なく、異常処理のルーチンへと移行する。

異常処理ルーチンでは、前記ライトデータパリ
テイエラーの発生により、コマンド処理を異常終
了することを、通信制御レジスタ２１の自チヤネ
ルに対応するレジスタ領域のステータスレジスタ
部に表示するとともに、必要があればその旨、
CPU２に割込みにより通知する。

そして、コマンド処理タスクは、第３図に示す
処理の手順に従つてその処理を終了する。

第３図では、ステツプｂで、コマンド設定時
のライトデータパリテイエラー発生通知が有るか
否かを判定して、ライトデータパリテイ通知がな
い場合には、ステツプｂで対応するコマンド処
理タスクより、マイクロプロセツサ１０が制御さ
れて正規のコマンド処理タスクが実行される。

そして、ステツプｂに移行して、正常終了情
報をステータスレジスタに設定して、ステツプ
ｂで、CPU２へ終了割込みが必要か否かを判定
して、必要でないときには、この処理を終了す
る。

一方、この判定の結果、CPU２へ終了割込み
が必要なときには、ステツプｂへと移行して、
ステツプｂでCPU２へのコマンド処理終了割
込みの発信処理を行う。そしてこの処理を終了す
る。

さて、前記ステツプｂでコマンド設定時にラ
イトデータパリテイエラーが発生しているという
通知があつたと判定されたときには、ステツプ
ｂで、通信制御レジスタ２１のステータスレジス
タにエラー情報を設定して、同様にステツプｂ
で異常終了情報をステータスデータに設定する。
そしてステツプｂへと移る。

このようなステツプを経ることにより、ステツ
プｂの処理により、CPU２は、通信制御レジ
スタ２１のステータスの検知或いはチヤネルから
の割込みによつて、自己が要求したコマンド処理
がライトデータパリテイエラー発生のために正常
に実行されず異常終了という形で処理されたこと
を検出することができる。

以上、実施例では、コマンド又はコマンドパラ
メータ等のライトデータパリテイエラーについて
チエツクして処理を行う場合を中心に説明してき
たが、このようなものに加えて、コマンド又はコ
マンドパラメータに加えて、転送されるデータに
ついてエラーチエツクを行つてもよいことはもち
ろんであり、そのチエツク方法は、ライトデータ
パリテイチエツクに限定されるものではない。

また、通信制御装置の例を中心に説明している
が、入出力制御装置も同様であり、このような装
置にも適用できることにもちろんである。

〔発明の効果〕

以上の説明から理解できるように、この発明
は、中央処理装置と、通信制御装置又は入出力制
御装置等のインタフエース制御装置とを有する情
報処理システムにおいて、インタフエース制御装
置は、演算処理装置を備え、複数のチヤンネルを
有していて、中央処理装置からこの複数のチヤネ
ルのうちの任意のチヤネルを指定して送出される
少なくともコマンドに関するデータに対してエラ
ー検出をし、エラーが検出されたときに、チヤネ
ルを指定する情報又はこれに対応する情報を識別
情報として保持し、前記演算処理装置が、この識
別情報に応じてそのチヤネルに対する処理を異常
終了として処理するので、インタフエース制御装
置側では、各チヤネルに対応した異常処理や
CPU側への通知処理が簡単となり、しかもハー
ド的な回路の増加もほとんど少なくて済むもので
ある。

一方、CPU側では、チヤネルに対応した異常
終了としての通知が受けられるのでその管理が簡
単となり、ロードをかけなくて済む。

【図面の簡単な説明】

第１図は、この発明を適用したインタフエース
制御における異常処理方式の一実施例のブロツク
図、第２図は、そのCPUのコマンドライト時の
データパリテイエラー割込み処理の流れ図、第３
図は、そのCPUのコマンドライト時のコマンド
処理タスクの処理手順の流れ図、第４図は、従来
の通信制御装置における処理チヤネルが１つの場
合の異常処理方式のブロツク図、第５図は、その
インタフエース部分を中心とする具体的説明図で
ある。 １，２０……通信制御装置、２……CPU、３
……システムバス、１０……マイクロプロセツ
サ、１１……マイクロプロセツサバス、１２，２
１……通信制御レジスタ、１３……CPU割込み
制御部、２２……アドレスデコーダ、２３……ラ
イトデータパリテイチエツク回路、２４……記憶
回路（FIFO）、２５……μP割込み制御部。

Claims (1)

1. 【特許請求の範囲】 １ 中央処理装置と、通信制御装置又は入出力制
   御装置等のインタフエース制御装置とを有する情
   報処理システムにおいて、前記インタフエース制
   御装置は、演算処理装置を備え、複数のデータ処
   理チヤンネルを有していて、前記中央処理装置か
   らこの複数のデータ処理チヤネルのうちの任意の
   データ処理チヤネルを指定して送出される少なく
   ともコマンドに関するデータに対してエラー検出
   をし、エラーが検出されたときに、前記データ処
   理チヤネルを指定する情報又はこれに対応する情
   報を識別情報として保持し、前記演算処理装置
   が、この識別情報に応じてそのデータ処理チヤネ
   ルに対する処理を異常終了として処理することを
   特徴とするインタフエース制御における異常処理
   方式。 ２ エラーの検出は、あるデータ処理チヤネルを
   指定して行われるライトデータのパリテイエラー
   を検出するものであり、インタフエース制御装置
   は、前記ライトデータにパリテイエラーが検出さ
   れたときに前記データ処理チヤネルを指定する情
   報又はこれに対応する情報を識別情報として記憶
   して演算処理装置に割込み処理をさせ、この演算
   処理装置が、前記識別情報に応じて前記指定され
   たデータ処理チヤネルに対応する処理プログラム
   対応にエラー発生の有無を管理し、コマンドの実
   行開始に際してそのエラー発生の有無に応じてそ
   のデータ処理チヤネルに対する処理を異常終了と
   して前記中央処理装置に通知することを特徴とす
   る特許請求の範囲第１項記載のインタフエース制
   御における異常処理方式。