JPH08211158A - シンチレーション検出器用フィルタアンプ - Google Patents

Abstract

(57)【要約】 【目的】 計数率特性とＳ／Ｎの両方を満足することが
できるシンチレーション検出器用フィルタアンプを提供
する。 【構成】 シンチレータ２０の発光信号はＩ／Ｖ変換器
２１で電圧に変換され、遅延回路２２、増幅器２３を介
して反転増幅器２４、積分回路２５、及びバッファ２６
を含むベースライン再生回路に入力される。積分回路２
５の時定数はシンチレータ２０の減衰時定数と等しく設
定されている。そして、積分回路２５はスイッチＳＷ₂
により信号が有意である期間だけ積分動作を行う。反転
増幅器２４、積分回路２５、ベースライン再生回路の出
力は加算回路２７で加算され、ＧＩ２８に入力される。
ＧＩ２８は信号が有意である期間だけ積分動作を行うの
で、シンチレータ２０の発光出力が無駄なく利用でき、
Ｓ／Ｎが良好であると共に、計数率特性が向上する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、シンチレーション検出
器の出力信号をフィルタリングするフィルタアンプに関
する。

【０００２】

【従来の技術】シンチレーション検出器は、放射線を可
視光に変換するシンチレータと、その可視光を電気信号
に変換する光電変換装置によって構成されており、その
光電変換装置の出力信号を後段の信号処理装置に供給し
て計数を行ったり、あるいは放射線のエネルギーを測定
したりしている。

【０００３】

【発明が解決しようとする課題】しかしながら、従来に
おいてはシンチレーション検出器の出力信号に対する応
答速度か、信号のＳ／Ｎのいずれか一方を犠牲にせざる
を得ないという問題があった。

【０００４】その理由は次のようである。光電変換装置
としては光電子増倍管が通常用いられるが、電流出力を
行うものであり、その内部インピーダンスは非常に高
い。光電変換装置から大きな電圧を得ようとすれば、光
電変換装置に接続する負荷抵抗の抵抗値を大きくすれば
よいことになり、これにより信号のＳ／Ｎを向上させる
ことができる。そして、このように光電変換装置の出力
電圧を大きくすることはシンチレーション検出器に対す
る要望とも合致している。

【０００５】しかしながら、抵抗には必ず浮遊容量があ
り、従って負荷抵抗の抵抗値と、その浮遊容量とで時定
数回路が形成されることになり、その時定数は負荷抵抗
の抵抗値に比例する。

【０００６】従って、光電変換装置に接続する負荷抵抗
の抵抗値を大きくすれば、振幅が大きく、Ｓ／Ｎの良好
な出力信号が得られることになるが、負荷抵抗とその浮
遊容量とで形成される時定数回路の時定数が大きくなる
ので応答が遅くなり、その結果として計数率特性が劣化
するものとなる。

【０００７】それに対して、光電変換装置に接続する負
荷抵抗の抵抗値を小さなものとすれば、負荷抵抗とその
浮遊容量とで形成される時定数回路の時定数は小さくな
るので応答が速くなり、計数率を向上させることができ
るが、この場合には出力電圧は小さなものとなるので信
号のＳ／Ｎは劣化してしまうことになる。

【０００８】以上の事項は、また、図５に示すところか
らも明らかである。シンチレータの発光強度は図５Ａに
示すようにシンチレータの減衰時定数τに従って減衰す
る。なお、図５Ａにおいてｉ₀ は放射線がシンチレータ
に入射して最初に発光たときの発光強度を示している。

【０００９】従って、シンチレータの発光信号を無駄な
く電気信号に変換して後段の信号処理装置に供給するた
めには、光電変換装置において、例えば図５Ｂの斜線部
で示すように、光電変換出力信号をシンチレータが発光
している時間ｔ₀ の間だけ積分すればよいことが分か
る。

【００１０】しかし、光電変換装置に接続する負荷抵抗
の抵抗値を大きくした場合には、負荷抵抗とその浮遊容
量とで形成される時定数回路の時定数が大きくなり、従
って図５Ｃのロで示すようにこの時定数回路の放電にも
時間を要することになる。

【００１１】このように、一つの信号を処理するのに長
い時間を要するので、Ｓ／Ｎの良好な信号が得られるが
計数率特性は悪いものとなる。

【００１２】これに対して、光電変換装置に接続する負
荷抵抗の抵抗値を小さなものとした場合には、負荷抵抗
とその浮遊容量とで形成される時定数回路の時定数は小
さくなり、図５Ｃのハで示すようにこの場合には計数率
特性は良好であるが、光電変換装置の出力電圧は小さ
く、Ｓ／Ｎが劣化したものとなる。

【００１３】以上のように、従来のものにおいては計数
率特性とＳ／Ｎの双方を満足することはできないもので
あり、いずれかを犠牲にせざるを得ないものであった。
実際には、光電変換装置の負荷抵抗としては、当該負荷
抵抗とその浮遊容量とで形成される時定数回路の時定数
がシンチレータの減衰時定数τの５倍〜１０倍程度にな
るようなものを用い、計数率特性を多少犠牲にしてもＳ
／Ｎの良好な出力信号を得ているのが通常である。

【００１４】本発明は、上記の課題を解決するものであ
って、計数率特性とＳ／Ｎの両方を満足することができ
るシンチレーション検出器用フィルタアンプを提供する
ことを目的とするものである。

【００１５】

【課題を解決するための手段】ところで、本発明者等
は、先に、矩形フィルタとゲーテッドインテグレータ
（Gated Integrator：以下、ＧＩと称す）を用いたフィ
ルタアンプを提案した（IEEE Nucl.Sci.Symposium, 199
4,NSS 23-18）。

【００１６】その構成例を図１に示す。図１において、
１０は微分回路、１１は増幅器、１２は反転増幅器、１
３は積分回路、１４は加算回路、１５はＧＩ、１６、１
７はスイッチであり、微分回路１０、増幅器１１、反転
増幅器１２、積分回路１３及び加算回路１４で矩形フィ
ルタを構成している。

【００１７】さて、図１において、いま図２Ａに示すよ
うなステップ波の信号Ｖ_INが入力されたとすると、この
入力信号Ｖ_INは微分回路１０によって微分される。この
ときの微分回路１０の出力ｖ₁ は次の式で表される。な
お、微分回路１０の時定数はＲＣであることは当然であ
る。

【００１８】 ｖ₁ ＝Ｖ_IN・ｊωＲＣ／（１＋ｊωＲＣ） …(1) 微分回路１０の出力信号は増幅器１１により増幅され
る。図２Ｂに増幅器１１の出力信号の波形を示す。ここ
で増幅器１１の利得をＡとすると、増幅器１１の出力信
号は次の式で表される。

【００１９】 ｖ₂ ＝Ｖ_IN・Ａ・ｊωＲＣ／（１＋ｊωＲＣ） …(2) 増幅器１１の出力は、利得が−１の反転増幅器１２と、
積分回路１３とに入力される。従って、反転増幅器１２
の出力ｖ₃ ＝−ｖ₂ である。

【００２０】また積分回路１３の時定数は、図１の構成
から明らかなように、微分回路１０の時定数と同じＲＣ
に設定されているので、積分回路１３の出力ｖ₄ は図２
Ｃに示すような波形となる。また、この出力ｖ₄ は次の
式で表される。

【００２１】 ｖ₄ ＝−（ｖ₂／Ｒ）・（１／ｊωＣ） ＝−（１／ｊωＲＣ）・（ｊωＲＣ／（１＋ｊωＲＣ））・Ｖ_IN・Ａ ＝−Ｖ_IN・Ａ／（１＋ｊωＲＣ） …(3) 反転増幅器１２の出力ｖ₃ と積分回路１３の出力ｖ₄ は
加算回路１４に入力され、加算される。従って、加算回
路１４の出力Ｖ_S は、 Ｖ_S ＝−Ｒ（（ｖ₃／Ｒ）−（ｖ₄／Ｒ）） ＝Ａ・Ｖ_IN・ｊωＲＣ／（１＋ｊωＲＣ）＋Ａ・Ｖ_IN／（１＋ｊωＲＣ） ＝Ａ・Ｖ_IN …(4) で表されることになり、加算回路１４の出力には、入力
信号Ｖ_INがＡ倍された信号が得られることになる。つま
り、図２Ｄに示すように、加算回路１４の出力には入力
信号Ｖ_INが再現されることになる。このことから、微分
回路１０と積分回路１３の時定数を同一とすることは矩
形フィルタにおいて本質的な事項であることが理解でき
るであろう。

【００２２】そして、入力信号Ｖ_INが入力されてから所
定時間経過後に積分回路１３のコンデンサをスイッチ
（図示せず）で短絡させることによって、加算回路１４
の出力として図２Ｅに示すような矩形波を得ることがで
きる。

【００２３】つまり、以上の動作により入力されるステ
ップ波は矩形波に変換されることになる。これが矩形フ
ィルタと称される所以なのである。

【００２４】加算回路１４の出力はスイッチ１６を介し
てＧＩ１５に供給され、また、ＧＩ１５の積分用コンデ
ンサには並列にスイッチ１７が設けられているが、い
ま、スイッチ１６は加算回路１４の出力に矩形波が得ら
れている期間だけ閉じられ、スイッチ１７は加算回路１
４の出力に矩形波が得られている期間より長い期間オー
プンされるものとすると、ＧＩ１５においては加算回路
１４の出力に矩形波が得られている期間内に積分が行わ
れ、図２Ｆに示すように直線状に変化するものとなる。
そしてその後、積分が終了すると所定の時間だけ積分値
がコンデンサに保持されることになるので、結局、ＧＩ
１５の出力Ｖ_OUT は図２Ｆに示すようになる。

【００２５】以上のことから、ステップ波を微分した形
式で表される信号に対して、図１に示すような反転増幅
器１２、積分回路１３、加算回路１３、及びゲーテッド
インテグレータ１５を設ければ、当該信号が存在する期
間の全てに渡って積分を行うことができ、当該信号を無
駄なく、有効に使用することができることが分かる。

【００２６】これは、シンチレーション検出器の出力電
圧がステップ波の微分形式で表されるものであれば、図
１に示す回路構成を利用することによって、シンチレー
タの発光信号を無駄なく電気信号に変換して後段の信号
処理装置に供給することができることを意味することは
明らかである。

【００２７】そこで、シンチレーション検出器の出力信
号について検討すると次のようである。

【００２８】シンチレータの発光強度の主成分は、時間
をｔ、放射線がシンチレータに入射したときの最初の発
光強度をｉ₀ 、シンチレータの減衰時定数をτとして次
式で表されることが知られている。

【００２９】

【数１】

【００３０】また、シンチレーション検出器の出力信号
Ｖ（ｔ）は、光電変換装置の負荷抵抗の抵抗値をＲ、そ
の浮遊容量をＣとすると次の式で表されることが知られ
ている。

【００３１】

【数２】

【００３２】ここで、Ｑは放射線の入射によって発生し
た電荷の積分値である。

【００３３】そして、(6) 式によれば、τ＞＞ＲＣの場
合には

【００３４】

【数３】

【００３５】となる。この式は、係数を別にすれば、ス
テップ波を微分した形式を示しているに他ならない。

【００３６】つまり、光電変換回路の負荷抵抗と、その
浮遊容量によって定まる時定数をシンチレータの減衰時
定数τより十分に小さくすれば、シンチレーション検出
器の出力信号波形の主成分はステップ波を微分した波形
となるのであり、従って、図１に示すフィルタアンプを
利用することによって、シンチレータの発光信号を無駄
なく電気信号に変換して後段の信号処理装置に供給する
ことができることになる。

【００３７】そこで、請求項１記載のシンチレーション
検出器用フィルタアンプは、シンチレータの減衰時定数
と同一の時定数を有し、シンチレーション検出器の出力
信号を積分する積分回路と、シンチレーション検出器の
出力信号を積分回路と同一極性で増幅する増幅回路と、
増幅回路の出力信号と積分回路の出力信号を加算する加
算回路と、加算回路の出力信号をシンチレータが発光し
ている時間だけ積分するゲーテッドインテグレータとを
備えることを特徴とする。

【００３８】また、請求項２記載のシンチレーション検
出器用フィルタアンプは、請求項１記載のものにおい
て、シンチレーション検出器の出力信号中のオフセット
成分を除去するベースライン再生回路が積分回路と並列
に、または積分回路の前段に備えられていることを特徴
とする。

【００３９】

【作用及び発明の効果】請求項１については次のようで
ある。このシンチレーション検出器用フィルタアンプ
は、積分回路と、反転増幅器と、加算回路と、ゲーテッ
ドインテグレータとを備える。ここで、積分回路の時定
数はシンチレータの減衰時定数と同一となされる。

【００４０】シンチレーション検出器の出力は積分回路
で積分されると共に、反転増幅器で増幅される。そして
積分回路の出力と反転増幅器の出力は加算回路で加算さ
れ、ゲーテッドインテグレータによってシンチレータが
発光している期間だけ積分される。

【００４１】以上のようであるので、このシンチレーシ
ョン検出器用フィルタアンプによれば、ゲーテッドイン
テグレータによる積分は、図５Ｃのイで示すように、シ
ンチレータの発光信号が存在する期間のみ行われるの
で、応答速度が速く、従って計数率特性を向上させるこ
とができる。

【００４２】また、ゲーテッドインテグレータによる積
分がシンチレータの発光信号が存在する期間のみ行われ
るために、シンチレータの発光信号を無駄なく電気信号
に変換することができ、Ｓ／Ｎの良好な信号を得ること
ができる。

【００４３】このように、このシンチレーション検出器
用フィルタアンプによれば計数率特性とＳ／Ｎの両方を
満足させることができるのである。

【００４４】次に、請求項２については次のようであ
る。このシンチレーション検出器用フィルタアンプにお
いては、積分回路と並列に、または積分回路の前段にベ
ースライン再生回路が設けられている。

【００４５】即ち、上述したようにシンチレーション検
出器の出力信号の主成分は微分波形となるのであるが、
シンチレーション検出器の出力信号にはこのような主成
分だけではなく、その他のオフセット成分も含まれてい
ることがある。

【００４６】ベースライン再生回路はそのようなオフセ
ット成分を除去するために設けられているものであり、
これによってシンチレーション検出器の出力信号にオフ
セット成分があった場合にも当該信号の高さをより正確
に検知することが可能となる。

【００４７】

【実施例】以下、図面を参照しつつ実施例を説明する。
図３は本発明に係るシンチレーション検出器用フィルタ
アンプの一実施例の構成を示す図、図４は図３に示す構
成の各部の波形及びスイッチＳＷ₁ 〜ＳＷ₄ の動作のタ
イミングを示す図である。図３において、２０はシンチ
レータ、２１は電流／電圧変換器（以下、Ｉ／Ｖ変換器
と称す。）、２２は遅延回路、２３は増幅器、２４は反
転増幅器、２５は積分回路、２６はバッファ、２７は加
算回路、２８はＧＩ、２９は制御装置、３０はスイッチ
ドライバを示す。そして、バッファ２６は、スイッチＳ
Ｗ₁ 、メモリコンデンサＣ_b 及び抵抗Ｒ_b と共にベース
ライン再生回路を構成している。なお、図３に示す回路
においては矩形信号を電流系で扱っているものである。

【００４８】シンチレーション検出器はシンチレータ２
０とＩ／Ｖ変換器２１とで構成される。Ｉ／Ｖ変換器２
１は時定数を有していないのであるが、これは光電変換
回路に抵抗値が非常に小さな負荷抵抗を接続したのと殆
ど等価である。

【００４９】このＩ／Ｖ変換器２１の出力電圧ｖ（ｔ）
は、シンチレータ２０の発光強度をｉ（ｔ）として ｖ（ｔ）＝−Ｒ_f ・ｉ（ｔ） …(8) で表される。即ち、Ｉ／Ｖ変換器２１の出力電圧波形
は、図４Ａに示すようにシンチレータ２０の発光強度の
波形と同じ波形を有するものである。

【００５０】Ｉ／Ｖ変換器２１の出力ｖ（ｔ）は遅延回
路２２及び制御装置２９に入力される。制御装置２９は
信号が所定の閾値レベル以上になったことを検知すると
有意の信号が入力されたと判断する。従って、図４にお
いてはｖ（ｔ）が立ち上がった時刻Ｔ₀ に信号の入力を
検知する。

【００５１】そして、制御装置２９は、信号の入力を検
知すると内部クロックに基づいてスイッチＳＷ₁ ，ＳＷ
₂ ，ＳＷ₃ ，ＳＷ₄ を動作させるための信号を生成して
スイッチドライバ３０に供給する。これによりスイッチ
ドライバ３０は各スイッチＳＷ₁ 〜ＳＷ₄ を動作させる
ための信号を各スイッチＳＷ₁ 〜ＳＷ₄ に供給する。

【００５２】スイッチＳＷ₁ 〜ＳＷ₄ は、それぞれ図４
Ｂ〜４Ｅに示すように制御される。なお、図においてハ
イレベルはオープン、ローレベルはクローズを示してい
る。

【００５３】従って、図４ＢによればスイッチＳＷ₁ は
信号の立ち上がりでオープンされ、図４Ｃによればスイ
ッチＳＷ₂ は信号の立ち上がりでオープンされ、図４Ｄ
によればスイッチＳＷ₃ は信号の立ち上がりでクローズ
され、図４ＥによればスイッチＳＷ₄ は信号の立ち上が
りでオープンされるようになされている。

【００５４】また、制御装置２９は信号が減衰して所定
の閾値レベル、例えば 0レベルになる時間に予め設定し
たタイマを働かせ、その時間が経過したのをもって信号
が終了したと判断する。従って、図４においては立ち上
がったｖ（ｔ）が減衰してきて 0レベルになる時刻Ｔ₂
にスイッチＳＷ₁ ，ＳＷ₂ ，ＳＷ₃ ，ＳＷ₄ を動作させ
るための信号を生成してスイッチドライバ３０に供給す
る。

【００５５】これによりスイッチドライバ３０は各スイ
ッチＳＷ₁ 〜ＳＷ₄ を動作させるための信号を各スイッ
チＳＷ₁ 〜ＳＷ₄ に供給する。図４Ｂによればスイッチ
ＳＷ₁ は信号の終了でクローズされ、図４Ｃによればス
イッチＳＷ₂ は信号の終了でクローズされ、図４Ｄによ
ればスイッチＳＷ₃ は信号の終了でオープンされる。し
かし、図４ＥによればスイッチＳＷ₄ は信号の終了時点
ではクローズされず、入力信号の終了時点Ｔ₂ から所定
時間ｔ_S 経過したＴ₃ の時点でクローズされるようにな
されている。これは後段にＡ／Ｄ変換器を備える場合
に、そのＡ／Ｄ変換の際にホールド時間が必要なためで
あり、本発明においては本質的な条件ではない。

【００５６】さて、Ｉ／Ｖ変換器２１の出力信号ｖ
（ｔ）は、遅延回路２２によって所定時間ｔ_d だけ遅延
され、更に増幅器２３によって増幅され、更に抵抗Ｒ_b
を介して反転増幅器２４、積分回路２５に入力される。
また、スイッチＳＷ₁ を介してベースライン再生回路を
構成するバッファ２６にも入力される。

【００５７】反転増幅器２４は利得が−１の増幅器であ
る。また、積分回路２５の時定数ＲＣはシンチレータ２
０の減衰時定数τと等しく設定されている。そして、上
述したように積分回路２５の積分コンデンサに並列に接
続されているスイッチＳＷ₂は有意の信号の立ち上がり
でオープンされ、当該信号の終了と共にクローズされる
から、積分回路２５においては信号が有意である期間だ
け積分が行われることになる。そして、スイッチＳＷ₂
がクローズされると積分コンデンサに蓄積された電荷は
放電されるので、積分回路２５の出力は急速に減衰する
ことになる。

【００５８】ところで、反転増幅器２４の出力と、積分
回路２５の出力は加算回路２７で加算されるのである
が、単純に反転増幅器２４の出力と積分回路２５の出力
とを加算すると、入力信号中に上記の主成分以外のオフ
セット成分、即ち緩慢に変動する成分等があった場合
に、そのオフセット成分がそのまま加算されてしまうこ
とになる。

【００５９】しかし、加算回路２７の後段に設けられて
いるＧＩ２８はオフセット成分に対して非常に敏感であ
るので、加算回路２７の出力にオフセット成分が加算さ
れている場合にはそのオフセット成分もＧＩ２８で積分
されることになり、その出力信号は誤差を含むものとな
る。

【００６０】そこで、信号中に含まれるオフセット成分
を除去するために設けられているのがベースライン再生
回路であり、抵抗Ｒ_b 、増幅器２３の出力に含まれてい
るオフセット成分を保持するメモリコンデンサＣ_b 及び
利得が１の反転バッファ回路２６とで構成されている。
このベースライン再生回路の時定数はＣ_bＲ_bである。

【００６１】従って、バッファ２６からはメモリコンデ
ンサＣ_b に保持されたレベルがそのまま出力され、反転
増幅器２４、積分回路２５及び加算回路２７に供給され
ることになるが、メモリコンデンサＣ_b に保持されてい
るオフセット成分のレベルは反転増幅器２４の出力及び
積分回路２５の出力が有意である期間だけ加算回路２７
に出力するようにすればよい。

【００６２】そのために設けられているのがスイッチＳ
Ｗ₁ であり、図４Ｂに示すように有意の信号の立ち上が
りでオープンされ、当該信号の終了と共にクローズされ
るように制御される。

【００６３】これにより、加算回路２７の出力には、反
転増幅器２４の出力、積分回路２５の出力及びベースラ
イン再生回路の出力が加算されたものが現れるので、加
算回路２７の出力にはオフセット成分は含まれていない
ものである。また、加算回路２７の出力電流が矩形波状
に流れることになることは明らかである。

【００６４】さて、加算回路２７の出力はスイッチＳＷ
₃ を介してＧＩ２８に供給されるが、ＧＩ２８では加算
回路２７の出力信号が有意である期間Ｔ₀ 〜Ｔ₂ だけ積
分すればよいので、このスイッチＳＷ₃ は図４Ｄに示す
ようにこの期間だけ閉じられるように制御される。

【００６５】しかし、信号は遅延回路２２によってｔ_d
だけ遅延されているので、ＧＩ２８による積分は、図４
Ｆに示すように、信号が有意になった時点Ｔ₀ から時間
ｔ_dだけ経過したＴ₁ の時点から開始されることにな
る。この期間に行われる積分は、加算回路２７から出力
される矩形波を積分するので、ＧＩ２８の積分出力は図
４Ｆに示すように直線状に変化する。

【００６６】ＧＩ２８の積分コンデンサにはスイッチＳ
Ｗ₄ が並列に接続されている。このスイッチＳＷ₄ は、
図４Ｅに示すように、加算回路２７の出力が有意である
期間より長い期間オープンされている。即ち、図４Ｅで
はＴ₀ 〜Ｔ₃ の期間オープンされている。

【００６７】従って、ＧＩ２８においては、図４Ｆに示
すようにＴ₁ 〜Ｔ₂ の期間内に積分が行われ、Ｔ₂ 〜Ｔ
₃ のｔ_S の期間その積分値が積分コンデンサに保持され
ることになる。

【００６８】このＧＩ２８の出力Ｖ_OUT は図示しない後
段の信号処理装置に供給され、種々の処理が施されるこ
とになる。

【００６９】以上のようであるから、このフィルタアン
プによれば、図５Ｃのイで示すようにシンチレータが発
光している期間だけ信号を積分するので、計数率特性が
良好であり、しかもシンチレータの発光信号を無駄な
く、最大限に利用することができ、信号のＳ／Ｎも良好
である。

【００７０】また、このフィルタアンプは構成が非常に
簡単であるため、生産コストを低減できるばかりでな
く、生産上の管理も非常に容易である。

【００７１】以上、本発明の実施例について説明した
が、本発明は上記実施例に限定されるものではなく種々
の変形が可能である。

【００７２】例えば、上記実施例では、ベースライン再
生回路を抵抗Ｒ_b 、メモリコンデンサＣ_b 及び利得が１
のバッファ２６とで構成したが、本出願人が先に特願平
４−１８８４１号で提案したものを用いてもよいもので
ある。

【００７３】また、上記実施例では、ベースライン再生
回路は積分回路２５と並列に設けるものとしたが、積分
回路２５の前段に設けてもよいものである。

【図面の簡単な説明】

【図１】 本発明者等が先に提案した矩形フィルタとゲ
ーテッドインテグレータを用いたフィルタアンプの構成
例を示す図である。

【図２】 図１に示す構成各部の波形を示す図である。

【図３】 本発明に係るシンチレーション検出器用フィ
ルタアンプの実施例を示す図である。

【図４】 図３に示す構成の各部の波形及びスイッチＳ
Ｗ₁ 〜ＳＷ₄ の動作のタイミングを示す図である。

【図５】 本発明の課題を説明するための図である。

【符号の説明】

１０…微分回路、１１…増幅器、１２…反転増幅器、１
３…積分回路、１４…加算回路、１５…ゲーテッドイン
テグレータ、１６、１７…スイッチ、２０はシンチレー
タ、２１…電流／電圧変換器、２２…遅延回路、２３…
増幅器、２４…反転増幅器、２５…積分回路、２６…バ
ッファ、２７…加算回路、２８…ゲーテッドインテグレ
ータ、２９…制御装置、３０…スイッチドライバ。

Claims (2)

【特許請求の範囲】
1. 【請求項１】シンチレータの減衰時定数と同一の時定数
   を有し、シンチレーション検出器の出力信号を積分する
   積分回路と、 シンチレーション検出器の出力信号を積分回路と同一極
   性で増幅する増幅回路と、 増幅回路の出力信号と積分回路の出力信号を加算する加
   算回路と、 加算回路の出力信号をシンチレータが発光している時間
   だけ積分するゲーテッドインテグレータとを備えること
   を特徴とするシンチレーション検出器用フィルタアン
   プ。
2. 【請求項２】シンチレーション検出器の出力信号中のオ
   フセット成分を除去するベースライン再生回路が積分回
   路と並列に、または積分回路の前段に備えられているこ
   とを特徴とする請求項１記載のシンチレーション検出器
   用フィルタアンプ。