JPH08212185A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH08212185A JPH08212185A JP7014605A JP1460595A JPH08212185A JP H08212185 A JPH08212185 A JP H08212185A JP 7014605 A JP7014605 A JP 7014605A JP 1460595 A JP1460595 A JP 1460595A JP H08212185 A JPH08212185 A JP H08212185A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
-
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- G06F15/7839—Architectures of general purpose stored program computers comprising a single central processing unit with memory
- G06F15/7842—Architectures of general purpose stored program computers comprising a single central processing unit with memory on one IC chip (single chip microcontrollers)
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1684—Details of memory controller using multiple buses
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- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 処理能力の向上が図れるマイクロコンピュー
タを提供すること。 【構成】 メモリ２を構成する、アレイ状に並ぶ４つの
横長のメモリセル領域2a,2b,2c,2d が、その長辺を隣接
させて２列（2aと2b／2cと2d）に配置されている。そし
て列間は所定間隔を隔てており、そこにＣＰＵ３が配置
されている。
タを提供すること。 【構成】 メモリ２を構成する、アレイ状に並ぶ４つの
横長のメモリセル領域2a,2b,2c,2d が、その長辺を隣接
させて２列（2aと2b／2cと2d）に配置されている。そし
て列間は所定間隔を隔てており、そこにＣＰＵ３が配置
されている。
Description
【０００１】
【産業上の利用分野】本発明は、プロセッサとメモリと
が同一チップに集積されたマイクロコンピュータに関
し、詳しくはそのレイアウトに関する。
が同一チップに集積されたマイクロコンピュータに関
し、詳しくはそのレイアウトに関する。
【０００２】
【従来の技術】汎用プロセッサと大容量の汎用メモリと
を１チップに集積することは、汎用プロセッサの処理能
力の向上、及び低コスト化に繋がるというメリットが得
られる。しかしながら一般に汎用プロセッサと大容量の
汎用メモリとでは、製造プロセス及び設計手法が異なる
ので、夫々に既存の技術を単純に合わせることは非常に
困難である。
を１チップに集積することは、汎用プロセッサの処理能
力の向上、及び低コスト化に繋がるというメリットが得
られる。しかしながら一般に汎用プロセッサと大容量の
汎用メモリとでは、製造プロセス及び設計手法が異なる
ので、夫々に既存の技術を単純に合わせることは非常に
困難である。
【０００３】まず製造プロセスについて述べると、メモ
リに使用される配線は一般に２層までであるが、メモリ
セルの微細化のために多数の工程が実施されている。一
方プロセッサでは集積度を向上させるために多層配線が
使用されるケースが多い。また設計手法について述べる
と、メモリのレイアウトは、セル容量，配線遅延等のア
ナログ特性の最適化を考慮されており、レイアウトの変
更には多大な期間とコストとを要する。図54は16Ｍビッ
トＤＲＡＭのレイアウト例を示す。通常の16ＭビットＤ
ＲＡＭは４Ｍビットのセル領域がアレイ状に並べられて
いる。一方、プロセッサ、特に制御ロジック部ではＣＡ
Ｄツール（自動配置配線ツール）を利用し、与えられた
領域に自動的にレイアウトを生成することが可能であ
り、レイアウト変更の自由度は高い。
リに使用される配線は一般に２層までであるが、メモリ
セルの微細化のために多数の工程が実施されている。一
方プロセッサでは集積度を向上させるために多層配線が
使用されるケースが多い。また設計手法について述べる
と、メモリのレイアウトは、セル容量，配線遅延等のア
ナログ特性の最適化を考慮されており、レイアウトの変
更には多大な期間とコストとを要する。図54は16Ｍビッ
トＤＲＡＭのレイアウト例を示す。通常の16ＭビットＤ
ＲＡＭは４Ｍビットのセル領域がアレイ状に並べられて
いる。一方、プロセッサ、特に制御ロジック部ではＣＡ
Ｄツール（自動配置配線ツール）を利用し、与えられた
領域に自動的にレイアウトを生成することが可能であ
り、レイアウト変更の自由度は高い。
【０００４】以上のような条件の下で汎用プロセッサと
大容量メモリとを１チップ化する案として次の方法が考
えられる。製造プロセス技術についてはメモリのものを
ベースとし、レイアウトに関してもメモリセル領域単位
では変更なしに流用する。プロセッサはできるだけ小さ
くして製造プロセス技術がメモリ・ベースであることに
よる特性悪化の影響を小さくする。さらにプロセッサは
そのレイアウト変更の自由度を生かしてメモリの隙間に
配置する。
大容量メモリとを１チップ化する案として次の方法が考
えられる。製造プロセス技術についてはメモリのものを
ベースとし、レイアウトに関してもメモリセル領域単位
では変更なしに流用する。プロセッサはできるだけ小さ
くして製造プロセス技術がメモリ・ベースであることに
よる特性悪化の影響を小さくする。さらにプロセッサは
そのレイアウト変更の自由度を生かしてメモリの隙間に
配置する。
【０００５】例えば“情報処理学会研究報告Vol.94,No.
91,ISSN 0919-6072 計算機アーキテクチャ研究報告No.1
08,94-ARC-108,pp49-56,21世紀に向けた新しい汎用機能
部品PPRAM の提案, 村上他”（引例１）には図55に示す
如きレイアウトにて、４つの汎用プロセッサ11と複数の
メモリセル領域12a を有する大容量の汎用メモリ12とを
１チップ化したPPRAM(Parallel Processing Random Acc
ess Memory, Practi-cal Parallel Random Access Mach
ine) が提案されている。図55ではチップの一辺側に４
つの汎用プロセッサ11が並列されており、残る領域に汎
用メモリ12の複数のメモリセル領域12a がアレイ状に配
置されている。
91,ISSN 0919-6072 計算機アーキテクチャ研究報告No.1
08,94-ARC-108,pp49-56,21世紀に向けた新しい汎用機能
部品PPRAM の提案, 村上他”（引例１）には図55に示す
如きレイアウトにて、４つの汎用プロセッサ11と複数の
メモリセル領域12a を有する大容量の汎用メモリ12とを
１チップ化したPPRAM(Parallel Processing Random Acc
ess Memory, Practi-cal Parallel Random Access Mach
ine) が提案されている。図55ではチップの一辺側に４
つの汎用プロセッサ11が並列されており、残る領域に汎
用メモリ12の複数のメモリセル領域12a がアレイ状に配
置されている。
【０００６】また特開平５-94366号公報（引例２）に
は、図56に示す如く、２つの記憶空間13の間にＣＰＵ14
を配置し、その片側に、記憶空間13，ＣＰＵ14の並びと
平行してアドレスバス15，データバス16を配置したマイ
クロコンピュータが開示されている。
は、図56に示す如く、２つの記憶空間13の間にＣＰＵ14
を配置し、その片側に、記憶空間13，ＣＰＵ14の並びと
平行してアドレスバス15，データバス16を配置したマイ
クロコンピュータが開示されている。
【０００７】さらに特開昭63-81569号公報（引例３）に
は、図57に示す如く、メモリ，周辺回路等の各機能を有
する複数のモジュール31, 32, 33及びＣＰＵ34を、略同
幅となるように配置し、その片側にモジュール31, 32,
33，ＣＰＵ34の並びと平行してバス35を配置したマイク
ロコンピュータが開示されている。この公報において
は、モジュール31, 32…, ＣＰＵ34を２列に配置した場
合はバス35をその間に設け（図58）、幅が異なるモジュ
ール31, 32…, ＣＰＵ34が並べられた場合はこれらモジ
ュールの周囲、即ちチップの周辺に沿ってバス35を設け
ている（図59）。いずれの図においてもＣＰＵ34は複数
のモジュール31, 32…の略中央に配置されている。また
モジュール31, 32…, ＣＰＵ34は、一直線にバス35と対
向するようになしてある。
は、図57に示す如く、メモリ，周辺回路等の各機能を有
する複数のモジュール31, 32, 33及びＣＰＵ34を、略同
幅となるように配置し、その片側にモジュール31, 32,
33，ＣＰＵ34の並びと平行してバス35を配置したマイク
ロコンピュータが開示されている。この公報において
は、モジュール31, 32…, ＣＰＵ34を２列に配置した場
合はバス35をその間に設け（図58）、幅が異なるモジュ
ール31, 32…, ＣＰＵ34が並べられた場合はこれらモジ
ュールの周囲、即ちチップの周辺に沿ってバス35を設け
ている（図59）。いずれの図においてもＣＰＵ34は複数
のモジュール31, 32…の略中央に配置されている。また
モジュール31, 32…, ＣＰＵ34は、一直線にバス35と対
向するようになしてある。
【０００８】
【発明が解決しようとする課題】図55に示すレイアウト
（引例１）では、メモリセル領域12a によっては汎用プ
ロセッサ11との距離が異なり、この距離が長い場合はバ
スが長いので、データ伝送の遅延が大きい。またバスの
距離が異なることによりデータ伝送時間が異なるので、
速いものを遅いものに合わせる必要がある。さらにバス
の距離が長い場合はバスに要するレイアウト上の面積も
大きい。
（引例１）では、メモリセル領域12a によっては汎用プ
ロセッサ11との距離が異なり、この距離が長い場合はバ
スが長いので、データ伝送の遅延が大きい。またバスの
距離が異なることによりデータ伝送時間が異なるので、
速いものを遅いものに合わせる必要がある。さらにバス
の距離が長い場合はバスに要するレイアウト上の面積も
大きい。
【０００９】また引例２では、記憶空間13，ＣＰＵ14の
並びの片側に備えるアドレスバス15，データバス16は並
びの長さだけ必要であり、記憶空間13が大きい場合はそ
れだけ長くなるという問題がある。さらに引例３におい
ても、モジュール31, 32, 33，ＣＰＵ34の並びと平行し
てバス35を配置した場合、及びモジュール31, 32…, Ｃ
ＰＵ34の周囲、即ちチップの周辺に沿ってバス35を配置
した場合に同様の問題がある。また記憶空間13（又はモ
ジュール31, 32…），ＣＰＵ14（又は34）の側方にバス
（15,16 又は35）を設ける構成では、バス形成に要する
面積がビット数に比例して増大するという欠点がある。
並びの片側に備えるアドレスバス15，データバス16は並
びの長さだけ必要であり、記憶空間13が大きい場合はそ
れだけ長くなるという問題がある。さらに引例３におい
ても、モジュール31, 32, 33，ＣＰＵ34の並びと平行し
てバス35を配置した場合、及びモジュール31, 32…, Ｃ
ＰＵ34の周囲、即ちチップの周辺に沿ってバス35を配置
した場合に同様の問題がある。また記憶空間13（又はモ
ジュール31, 32…），ＣＰＵ14（又は34）の側方にバス
（15,16 又は35）を設ける構成では、バス形成に要する
面積がビット数に比例して増大するという欠点がある。
【００１０】本発明は、斯かる事情に鑑みてなされたも
のであり、メモリを複数のメモリセル領域列に分け、そ
の間にプロセッサを配置することにより、処理能力の向
上が図れるマイクロコンピュータを提供することを目的
とする。
のであり、メモリを複数のメモリセル領域列に分け、そ
の間にプロセッサを配置することにより、処理能力の向
上が図れるマイクロコンピュータを提供することを目的
とする。
【００１１】
【課題を解決するための手段】第１発明に係るマイクロ
コンピュータは、プロセッサが、メモリを構成する複数
のメモリセル領域の間に配置されていることを特徴とす
る。
コンピュータは、プロセッサが、メモリを構成する複数
のメモリセル領域の間に配置されていることを特徴とす
る。
【００１２】第２発明に係るマイクロコンピュータは、
第１発明において、メモリが複数のメモリセル領域列に
分けて配置されており、プロセッサが前記メモリセル領
域列の間に配置されていることを特徴とする。
第１発明において、メモリが複数のメモリセル領域列に
分けて配置されており、プロセッサが前記メモリセル領
域列の間に配置されていることを特徴とする。
【００１３】第３発明に係るマイクロコンピュータは、
第１発明において、メモリが２つのメモリセル領域列に
分けて配置されており、プロセッサが前記メモリセル領
域列の間に配置されていることを特徴とする。
第１発明において、メモリが２つのメモリセル領域列に
分けて配置されており、プロセッサが前記メモリセル領
域列の間に配置されていることを特徴とする。
【００１４】第４発明に係るマイクロコンピュータは、
第２又は第３発明において、メモリセル領域列毎にメモ
リセル領域がバスにて相互に接続されており、各バスが
前記プロセッサに別途接続されていることを特徴とす
る。
第２又は第３発明において、メモリセル領域列毎にメモ
リセル領域がバスにて相互に接続されており、各バスが
前記プロセッサに別途接続されていることを特徴とす
る。
【００１５】第５発明に係るマイクロコンピュータは、
第２又は第３発明において、メモリセル領域が所定数毎
にバスにて相互に接続されており、各バスが前記プロセ
ッサに別途接続されていることを特徴とする。
第２又は第３発明において、メモリセル領域が所定数毎
にバスにて相互に接続されており、各バスが前記プロセ
ッサに別途接続されていることを特徴とする。
【００１６】第６発明に係るマイクロコンピュータは、
第２又は第３発明において、メモリセル領域列が矩形の
メモリセル領域の長辺同士を隣接配置して構成されてお
り、プロセッサがメモリセル領域の短辺と短辺との間に
配置されていることを特徴とする。
第２又は第３発明において、メモリセル領域列が矩形の
メモリセル領域の長辺同士を隣接配置して構成されてお
り、プロセッサがメモリセル領域の短辺と短辺との間に
配置されていることを特徴とする。
【００１７】第７発明に係るマイクロコンピュータは、
第２又は第３発明において、メモリセル領域列が矩形の
メモリセル領域の短辺同士を隣接配置して構成されてお
り、プロセッサがメモリセル領域の長辺と長辺との間に
配置されていることを特徴とする。
第２又は第３発明において、メモリセル領域列が矩形の
メモリセル領域の短辺同士を隣接配置して構成されてお
り、プロセッサがメモリセル領域の長辺と長辺との間に
配置されていることを特徴とする。
【００１８】第８発明に係るマイクロコンピュータは、
第６又は第７発明において、メモリセル領域を４つ以上
備え、各メモリセル領域の短辺とプロセッサの１辺とが
バスで接続されていることを特徴とする。
第６又は第７発明において、メモリセル領域を４つ以上
備え、各メモリセル領域の短辺とプロセッサの１辺とが
バスで接続されていることを特徴とする。
【００１９】第９発明に係るマイクロコンピュータは、
第６又は第７発明において、メモリセル領域を４つ以上
備え、各メモリセル領域の短辺とプロセッサの２辺とが
バスで接続されていることを特徴とする。
第６又は第７発明において、メモリセル領域を４つ以上
備え、各メモリセル領域の短辺とプロセッサの２辺とが
バスで接続されていることを特徴とする。
【００２０】第１０発明に係るマイクロコンピュータ
は、第６又は第７発明において、メモリセル領域を４つ
以上備え、各メモリセル領域の長辺とプロセッサの１辺
とがバスで接続されていることを特徴とする。
は、第６又は第７発明において、メモリセル領域を４つ
以上備え、各メモリセル領域の長辺とプロセッサの１辺
とがバスで接続されていることを特徴とする。
【００２１】第１１発明に係るマイクロコンピュータ
は、第６又は第７発明において、メモリセル領域を４つ
以上備え、各メモリセル領域の長辺とプロセッサの２辺
とがバスで接続されていることを特徴とする。
は、第６又は第７発明において、メモリセル領域を４つ
以上備え、各メモリセル領域の長辺とプロセッサの２辺
とがバスで接続されていることを特徴とする。
【００２２】第１２発明に係るマイクロコンピュータ
は、第８，第９，第１０，又は第１１発明において、バ
スインターフェースがバスに接続されていることを特徴
とする。
は、第８，第９，第１０，又は第１１発明において、バ
スインターフェースがバスに接続されていることを特徴
とする。
【００２３】第１３発明に係るマイクロコンピュータ
は、第１２発明において、バスインターフェースが対向
する２辺に夫々１個設けられていることを特徴とする。
は、第１２発明において、バスインターフェースが対向
する２辺に夫々１個設けられていることを特徴とする。
【００２４】第１４発明に係るマイクロコンピュータ
は、第１２発明において、周辺回路が、２列に配置され
たメモリセル領域列の間に、プロセッサと並べて配置さ
れていることを特徴とする。
は、第１２発明において、周辺回路が、２列に配置され
たメモリセル領域列の間に、プロセッサと並べて配置さ
れていることを特徴とする。
【００２５】第１５発明に係るマイクロコンピュータ
は、第１４発明において、バスインターフェースが、２
列に配置されたメモリセル領域列の間の、バスに関して
プロセッサ及び周辺回路と対向する位置に配置されてい
ることを特徴とする。
は、第１４発明において、バスインターフェースが、２
列に配置されたメモリセル領域列の間の、バスに関して
プロセッサ及び周辺回路と対向する位置に配置されてい
ることを特徴とする。
【００２６】第１６発明に係るマイクロコンピュータ
は、第６又は第７発明において、周辺回路が、２列に配
置されたメモリセル領域列の間に、バスに関してプロセ
ッサと対向する位置に配置されていることを特徴とす
る。
は、第６又は第７発明において、周辺回路が、２列に配
置されたメモリセル領域列の間に、バスに関してプロセ
ッサと対向する位置に配置されていることを特徴とす
る。
【００２７】第１７発明に係るマイクロコンピュータ
は、第１６発明において、バスインターフェースが、２
列に配置されたメモリセル領域列の間の、プロセッサと
並べて配置されていることを特徴とする。
は、第１６発明において、バスインターフェースが、２
列に配置されたメモリセル領域列の間の、プロセッサと
並べて配置されていることを特徴とする。
【００２８】第１８発明に係るマイクロコンピュータ
は、第１６発明において、バスインターフェースが、２
列に配置されたメモリセル領域列の間の、周辺回路と並
べて配置されていることを特徴とする。
は、第１６発明において、バスインターフェースが、２
列に配置されたメモリセル領域列の間の、周辺回路と並
べて配置されていることを特徴とする。
【００２９】第１９発明に係るマイクロコンピュータ
は、第６又は第７発明において、メモリセル領域とプロ
セッサとの間にバッファを備えることを特徴とする。
は、第６又は第７発明において、メモリセル領域とプロ
セッサとの間にバッファを備えることを特徴とする。
【００３０】第２０発明に係るマイクロコンピュータ
は、第６又は第７発明において、メモリセル領域とプロ
セッサとの間にキャッシュメモリを備えることを特徴と
する。
は、第６又は第７発明において、メモリセル領域とプロ
セッサとの間にキャッシュメモリを備えることを特徴と
する。
【００３１】第２１発明に係るマイクロコンピュータ
は、第６又は第７発明において、メモリセル領域とプロ
セッサとの間にバッファ及びキャッシュメモリを備える
ことを特徴とする。
は、第６又は第７発明において、メモリセル領域とプロ
セッサとの間にバッファ及びキャッシュメモリを備える
ことを特徴とする。
【００３２】第２２発明に係るマイクロコンピュータ
は、第１９又は第２１発明において、バッファはラッチ
回路からなることを特徴とする。
は、第１９又は第２１発明において、バッファはラッチ
回路からなることを特徴とする。
【００３３】第２３発明に係るマイクロコンピュータ
は、第２２発明において、２個の単方向用のラッチ回路
を備えることを特徴とする。
は、第２２発明において、２個の単方向用のラッチ回路
を備えることを特徴とする。
【００３４】第２４発明に係るマイクロコンピュータ
は、第１９又は第２１発明において、バッファはラッチ
回路及びドライバからなることを特徴とする。
は、第１９又は第２１発明において、バッファはラッチ
回路及びドライバからなることを特徴とする。
【００３５】第２５発明に係るマイクロコンピュータ
は、第６又は第７発明において、複数のプロセッサを備
えることを特徴とする。
は、第６又は第７発明において、複数のプロセッサを備
えることを特徴とする。
【００３６】第２６発明に係るマイクロコンピュータ
は、プロセッサがメモリを構成するメモリセル領域が並
べられた複数のメモリセル領域列の間に配置されてお
り、プロセッサがパッドを介して送受するデータを保持
するラッチ回路が、メモリセル領域列の間のプロセッサ
の周辺に配置されていることを特徴とする。
は、プロセッサがメモリを構成するメモリセル領域が並
べられた複数のメモリセル領域列の間に配置されてお
り、プロセッサがパッドを介して送受するデータを保持
するラッチ回路が、メモリセル領域列の間のプロセッサ
の周辺に配置されていることを特徴とする。
【００３７】
【作用】本発明にあっては、プロセッサがメモリセル領
域の間に配置されているので、プロセッサとメモリセル
領域との距離（バスの長さ）が短縮され、また略均等で
ある。そしてプロセッサとメモリとを接続するバスは、
これらプロセッサとメモリとの間に配置されるので、従
来のようにビット数に比例して増大するバスの配線領域
も比較的小さくすることができる。またバスを複数系統
に分けて夫々を別途プロセッサに接続する構成とした場
合は、系統が異なるバスに接続されたメモリセル領域を
別々に制御しアクセスすることができる。またバスを複
数系統に分けることにより、バスの長さを短縮すること
ができる。
域の間に配置されているので、プロセッサとメモリセル
領域との距離（バスの長さ）が短縮され、また略均等で
ある。そしてプロセッサとメモリとを接続するバスは、
これらプロセッサとメモリとの間に配置されるので、従
来のようにビット数に比例して増大するバスの配線領域
も比較的小さくすることができる。またバスを複数系統
に分けて夫々を別途プロセッサに接続する構成とした場
合は、系統が異なるバスに接続されたメモリセル領域を
別々に制御しアクセスすることができる。またバスを複
数系統に分けることにより、バスの長さを短縮すること
ができる。
【００３８】メモリのレイアウトについては、複数のメ
モリセル領域にて構成されるメモリセル領域列の間隔を
あけるだけであるので、既存のレイアウトを使用するこ
とができ、プロセッサはこれに合わせて配置される。長
辺同士を隣接させて短辺間にプロセッサを配置する構成
は、短辺同士を隣接させて長辺間にプロセッサを配置す
る構成よりも増大する面積が小さい。
モリセル領域にて構成されるメモリセル領域列の間隔を
あけるだけであるので、既存のレイアウトを使用するこ
とができ、プロセッサはこれに合わせて配置される。長
辺同士を隣接させて短辺間にプロセッサを配置する構成
は、短辺同士を隣接させて長辺間にプロセッサを配置す
る構成よりも増大する面積が小さい。
【００３９】バスが、矩形のメモリセル領域の長辺に接
続されている場合は、短辺に接続されている場合より、
同時に多くのアドレスにアクセスすることができる。ま
た各信号のチップ外部への出力端は、チップの１辺側に
集中させることも２辺側に分散させることもできる。
続されている場合は、短辺に接続されている場合より、
同時に多くのアドレスにアクセスすることができる。ま
た各信号のチップ外部への出力端は、チップの１辺側に
集中させることも２辺側に分散させることもできる。
【００４０】メモリセル領域列間にスペースを設けてこ
のスペースにプロセッサを配置する構成としているの
で、残るメモリセル領域列間のスペースに周辺回路，バ
スインターフェース，パッドとプロセッサとの間のラッ
チ回路等の回路を設けることもできる。またこのスペー
スにさらにプロセッサを配置してマルチプロセッサを構
成することもできる。信号の出力端にバスインターフェ
ースを備える場合は、高速にて各信号を出力することが
できる。ラッチ回路を前記スペースに配置した場合は、
ラッチ回路とプロセッサとの距離が近いのでスキューを
小さくすることができる。
のスペースにプロセッサを配置する構成としているの
で、残るメモリセル領域列間のスペースに周辺回路，バ
スインターフェース，パッドとプロセッサとの間のラッ
チ回路等の回路を設けることもできる。またこのスペー
スにさらにプロセッサを配置してマルチプロセッサを構
成することもできる。信号の出力端にバスインターフェ
ースを備える場合は、高速にて各信号を出力することが
できる。ラッチ回路を前記スペースに配置した場合は、
ラッチ回路とプロセッサとの距離が近いのでスキューを
小さくすることができる。
【００４１】プロセッサとメモリセル領域との間にバッ
ファを備える場合は、プロセッサとメモリとの同期をと
ることができる。またバッファとプロセッサとの間にキ
ャッシュメモリを備えることにより、さらなる高速化が
実現する。
ファを備える場合は、プロセッサとメモリとの同期をと
ることができる。またバッファとプロセッサとの間にキ
ャッシュメモリを備えることにより、さらなる高速化が
実現する。
【００４２】
【実施例】以下、本発明をその実施例を示す図面に基づ
き具体的に説明する。図１，２は、本発明に係るマイク
ロコンピュータを示す模式的平面図であり、以下の実施
例における基本的な概念を示す。図中１は大容量のメモ
リ２及びＣＰＵ３等の回路が集積されたチップの外枠を
示す。図１では、メモリ２を構成する、アレイ状に並ぶ
４つの横長のメモリセル領域2a,2b,2c,2d が、その長辺
を隣接させて２列（2aと2b／2cと2d）に配置されてい
る。図２では４つのメモリセル領域2a,2b,2c,2d が、そ
の短辺を隣接させて２列（2aと2c／2bと2d）に配置され
ている。そして列間は所定間隔を隔てており、そこにＣ
ＰＵ３が配置されている。ＣＰＵ３は、“三菱電機株式
会社，Ｍ16/10 グループ・ユーザーズマニュアル”に示
された‘ＣＰＵコア’の如き典型的なプロセッサであ
る。図１，２ではメモリセル領域が２列の場合について
示しているが、メモリセル領域列が３つ以上のものにも
適用することができる。また１つのメモリセル領域列が
含むメモリセル領域の数も２つに限るものではなく、１
つ又は３つ以上でもよい。さらにメモリセル領域の数は
４つに限定されるものではない。
き具体的に説明する。図１，２は、本発明に係るマイク
ロコンピュータを示す模式的平面図であり、以下の実施
例における基本的な概念を示す。図中１は大容量のメモ
リ２及びＣＰＵ３等の回路が集積されたチップの外枠を
示す。図１では、メモリ２を構成する、アレイ状に並ぶ
４つの横長のメモリセル領域2a,2b,2c,2d が、その長辺
を隣接させて２列（2aと2b／2cと2d）に配置されてい
る。図２では４つのメモリセル領域2a,2b,2c,2d が、そ
の短辺を隣接させて２列（2aと2c／2bと2d）に配置され
ている。そして列間は所定間隔を隔てており、そこにＣ
ＰＵ３が配置されている。ＣＰＵ３は、“三菱電機株式
会社，Ｍ16/10 グループ・ユーザーズマニュアル”に示
された‘ＣＰＵコア’の如き典型的なプロセッサであ
る。図１，２ではメモリセル領域が２列の場合について
示しているが、メモリセル領域列が３つ以上のものにも
適用することができる。また１つのメモリセル領域列が
含むメモリセル領域の数も２つに限るものではなく、１
つ又は３つ以上でもよい。さらにメモリセル領域の数は
４つに限定されるものではない。
【００４３】図１，２に示す構成では、各メモリセル領
域とＣＰＵ３との距離が従来よりも均等であるので、バ
スの長さも略等しくなりデータ伝送の遅延（delay)が略
等しい。これによりデータ伝送が遅いものに早いものを
合わせる必要がなく、高速化が実現する。また図55に示
す従来例よりバスの長さが大幅に短縮されるので、これ
によっても高速化が実現する。さらにメモリセル領域2
a,2b,2c,2d を含むメモリ２がＤＲＡＭである場合は、
ＣＰＵ３から種々の制御信号がメモリセル領域2a,2b,2
c,2d へ与えられるが、上述の如くバスの長さが等しい
ことにより、制御信号のスキューが削減される。またバ
スの長さが短縮されていることにより、高速に制御する
ことができる。
域とＣＰＵ３との距離が従来よりも均等であるので、バ
スの長さも略等しくなりデータ伝送の遅延（delay)が略
等しい。これによりデータ伝送が遅いものに早いものを
合わせる必要がなく、高速化が実現する。また図55に示
す従来例よりバスの長さが大幅に短縮されるので、これ
によっても高速化が実現する。さらにメモリセル領域2
a,2b,2c,2d を含むメモリ２がＤＲＡＭである場合は、
ＣＰＵ３から種々の制御信号がメモリセル領域2a,2b,2
c,2d へ与えられるが、上述の如くバスの長さが等しい
ことにより、制御信号のスキューが削減される。またバ
スの長さが短縮されていることにより、高速に制御する
ことができる。
【００４４】図１に示す構成は、図２に示す構成と比較
して、ＣＰＵ３を配置するための面積の増加分が少な
い。逆に図２に示す構成はこの面積の増加分が多いの
で、他の回路を設置することが可能なスペースが大きい
という利点がある。
して、ＣＰＵ３を配置するための面積の増加分が少な
い。逆に図２に示す構成はこの面積の増加分が多いの
で、他の回路を設置することが可能なスペースが大きい
という利点がある。
【００４５】次に、図１に示す構成を使用した場合のバ
スのレイアウト例について述べる。なお以下の図におい
て図１と同じ構成部分には同符号を付してある。
スのレイアウト例について述べる。なお以下の図におい
て図１と同じ構成部分には同符号を付してある。
【００４６】実施例１．図３は、本発明の実施例１を示
す模式的平面図である。メモリセル領域2a, 2cの短辺か
らバス21を引き出して接続してあり、メモリセル領域2
b, 2dの短辺から引き出したバス21及びＣＰＵ３の上辺
から引き出したバス21をメモリセル領域2a, 2c間のバス
21と接続してある。以後、全ての実施例においてバス21
は、アドレス信号, データ信号, ワード線活性化信号，
コラム線活性化信号，制御信号（例えばリフレッシュ制
御信号）等の信号の送受に使用されることを想定してい
る。従ってＣＰＵ３はメモリ２に格納された命令を実行
することができる。
す模式的平面図である。メモリセル領域2a, 2cの短辺か
らバス21を引き出して接続してあり、メモリセル領域2
b, 2dの短辺から引き出したバス21及びＣＰＵ３の上辺
から引き出したバス21をメモリセル領域2a, 2c間のバス
21と接続してある。以後、全ての実施例においてバス21
は、アドレス信号, データ信号, ワード線活性化信号，
コラム線活性化信号，制御信号（例えばリフレッシュ制
御信号）等の信号の送受に使用されることを想定してい
る。従ってＣＰＵ３はメモリ２に格納された命令を実行
することができる。
【００４７】実施例２．図４は、本発明の実施例２を示
す模式的平面図である。メモリセル領域2a, 2cの短辺か
らバス21を引き出して接続してあり、メモリセル領域2
b, 2dの短辺からバス21を引き出して接続してある。そ
してＣＰＵ３の左辺（右辺でもよい）から引き出したバ
ス21を前記バス21, 21と縦方向のバス21で接続してあ
る。
す模式的平面図である。メモリセル領域2a, 2cの短辺か
らバス21を引き出して接続してあり、メモリセル領域2
b, 2dの短辺からバス21を引き出して接続してある。そ
してＣＰＵ３の左辺（右辺でもよい）から引き出したバ
ス21を前記バス21, 21と縦方向のバス21で接続してあ
る。
【００４８】実施例１はチップ１の一辺（上辺）側から
信号を出力する場合に適し、実施例２は二辺（上，下
辺）から信号を出力する場合に適する。
信号を出力する場合に適し、実施例２は二辺（上，下
辺）から信号を出力する場合に適する。
【００４９】実施例３．図５は、本発明の実施例３を示
す模式的平面図である。メモリセル領域2a, 2cの短辺か
らバス21を引き出して接続してあり、メモリセル領域2
b, 2dの短辺からバス21を引き出して接続してある。そ
してＣＰＵ３の上辺及び下辺から縦方向に引き出したバ
ス21を前記バス21と夫々接続してある。本実施例では、
バス21が２系統に分けられて夫々が別途ＣＰＵ３と接続
されている。これによりメモリセル領域2a, 2cに接続さ
れているバス21と、メモリセル領域2b, 2dに接続されて
いるバス21とを別々に制御して並列アクセスすることが
できる。従ってメモリセル領域2a, 2cとメモリセル領域
2b, 2dとのサイズ又は用途が異なる場合に適する。また
バス21が２系統に分けられていることにより、バス21の
長さを実施例１，２よりも短くすることができる。
す模式的平面図である。メモリセル領域2a, 2cの短辺か
らバス21を引き出して接続してあり、メモリセル領域2
b, 2dの短辺からバス21を引き出して接続してある。そ
してＣＰＵ３の上辺及び下辺から縦方向に引き出したバ
ス21を前記バス21と夫々接続してある。本実施例では、
バス21が２系統に分けられて夫々が別途ＣＰＵ３と接続
されている。これによりメモリセル領域2a, 2cに接続さ
れているバス21と、メモリセル領域2b, 2dに接続されて
いるバス21とを別々に制御して並列アクセスすることが
できる。従ってメモリセル領域2a, 2cとメモリセル領域
2b, 2dとのサイズ又は用途が異なる場合に適する。また
バス21が２系統に分けられていることにより、バス21の
長さを実施例１，２よりも短くすることができる。
【００５０】実施例４．図６は、本発明の実施例４を示
す模式的平面図である。メモリセル領域2a, 2bの短辺か
らバス21を引き出して縦方向のバス21で接続してあり、
メモリセル領域2c, 2dの短辺からバス21を引き出して縦
方向のバス21で接続してある。そしてＣＰＵ３の左辺及
び右辺から横方向に引き出したバス21と前記縦方向のバ
ス21とを夫々接続してある。本実施例でも、バス21が２
系統に分けられて夫々が別途ＣＰＵ３と接続されてい
る。これによりメモリセル領域2a, 2bに接続されている
バス21と、メモリセル領域2c, 2dに接続されているバス
21とを別々に制御して並列アクセスすることができる。
従ってメモリセル領域2a, 2bとメモリセル領域2c, 2dと
のサイズ又は用途が異なる場合に適する。またバス21が
２系統に分けられていることにより、バス21の長さを実
施例１，２よりも短くすることができる。
す模式的平面図である。メモリセル領域2a, 2bの短辺か
らバス21を引き出して縦方向のバス21で接続してあり、
メモリセル領域2c, 2dの短辺からバス21を引き出して縦
方向のバス21で接続してある。そしてＣＰＵ３の左辺及
び右辺から横方向に引き出したバス21と前記縦方向のバ
ス21とを夫々接続してある。本実施例でも、バス21が２
系統に分けられて夫々が別途ＣＰＵ３と接続されてい
る。これによりメモリセル領域2a, 2bに接続されている
バス21と、メモリセル領域2c, 2dに接続されているバス
21とを別々に制御して並列アクセスすることができる。
従ってメモリセル領域2a, 2bとメモリセル領域2c, 2dと
のサイズ又は用途が異なる場合に適する。またバス21が
２系統に分けられていることにより、バス21の長さを実
施例１，２よりも短くすることができる。
【００５１】実施例５．図７は、本発明の実施例５を示
す模式的平面図である。メモリセル領域2a, 2bの長辺か
らバス21を引き出して接続し、メモリセル領域2c, 2dの
長辺からバス21を引き出して接続してある。そしてＣＰ
Ｕ３の上辺から引き出したバス21と前記バス21とを横方
向のバス21で接続してある。
す模式的平面図である。メモリセル領域2a, 2bの長辺か
らバス21を引き出して接続し、メモリセル領域2c, 2dの
長辺からバス21を引き出して接続してある。そしてＣＰ
Ｕ３の上辺から引き出したバス21と前記バス21とを横方
向のバス21で接続してある。
【００５２】実施例５は、チップ上でバスが占める面積
が実施例１の場合より大きいが、長辺からバス21を引き
出しているので、同時に多くのアドレスにアクセスし、
例えば読み出すことができる。
が実施例１の場合より大きいが、長辺からバス21を引き
出しているので、同時に多くのアドレスにアクセスし、
例えば読み出すことができる。
【００５３】実施例６．図８は、本発明の実施例６を示
す模式的平面図である。本実施例では、図３の構成（実
施例１）において、メモリセル領域2a, 2c間のバス21の
上側にバスインターフェース（Ｉ／Ｆ）４を設置してい
る。
す模式的平面図である。本実施例では、図３の構成（実
施例１）において、メモリセル領域2a, 2c間のバス21の
上側にバスインターフェース（Ｉ／Ｆ）４を設置してい
る。
【００５４】実施例１と実施例６とを比較する。実施例
１ではバスインターフェース４が設けられていないの
で、メモリ２，ＣＰＵ３からの信号はそのままチップの
外へ出力される。従って多くのピン数を要する反面、バ
ス21にかかる負荷は小さい。またＣＰＵ３が直接的にピ
ンとのインターフェースをとりＣＰＵ３の外部に専用の
インターフェース部を設ける必要がないので、ピンのド
ライバを形成するために要する面積は小さい。一方、実
施例６ではバスインターフェース４でＣＰＵ３からの外
部バス・アクセス要求を受け専用にピンを制御するの
で、信号を高速のまま出力することができる。従って頻
繁にアクセスされる場合は、バスインターフェース４を
備えた実施例６の構成が適する。またバスインターフェ
ース４を備える場合は、バスインターフェース４が、Ｃ
ＰＵ３からのデータを一旦保持し、例えば１／２ずつ２
回に分けてデータをピンに出力する等の制御を行うとい
う構成とすることにより、ピン数を削減することも可能
である。
１ではバスインターフェース４が設けられていないの
で、メモリ２，ＣＰＵ３からの信号はそのままチップの
外へ出力される。従って多くのピン数を要する反面、バ
ス21にかかる負荷は小さい。またＣＰＵ３が直接的にピ
ンとのインターフェースをとりＣＰＵ３の外部に専用の
インターフェース部を設ける必要がないので、ピンのド
ライバを形成するために要する面積は小さい。一方、実
施例６ではバスインターフェース４でＣＰＵ３からの外
部バス・アクセス要求を受け専用にピンを制御するの
で、信号を高速のまま出力することができる。従って頻
繁にアクセスされる場合は、バスインターフェース４を
備えた実施例６の構成が適する。またバスインターフェ
ース４を備える場合は、バスインターフェース４が、Ｃ
ＰＵ３からのデータを一旦保持し、例えば１／２ずつ２
回に分けてデータをピンに出力する等の制御を行うとい
う構成とすることにより、ピン数を削減することも可能
である。
【００５５】実施例７．図９は、本発明の実施例７を示
す模式的平面図である。本実施例では、図４の構成（実
施例２）において、メモリセル領域2a, 2c間のバス21の
上側とメモリセル領域2b, 2d間のバス21の下側とにバス
インターフェース４を設置している。本実施例は実施例
２と比較して信号を高速のまま出力することができるの
で、頻繁にアクセスされる場合に適する。
す模式的平面図である。本実施例では、図４の構成（実
施例２）において、メモリセル領域2a, 2c間のバス21の
上側とメモリセル領域2b, 2d間のバス21の下側とにバス
インターフェース４を設置している。本実施例は実施例
２と比較して信号を高速のまま出力することができるの
で、頻繁にアクセスされる場合に適する。
【００５６】実施例８．図10は、本発明の実施例８を示
す模式的平面図である。本実施例では、図９の構成（実
施例７）において、バスインターフェース４をどちらか
一方だけ設ける構成とする。これによりバスインターフ
ェース４用のピンはどちらか一辺側に集中して設けるこ
とができ、他辺側のピンを他の信号用に使用することが
できる。またバスインターフェース４に接続されたメモ
リセル領域をデータ用として、バスインターフェース４
に接続されていないメモリセル領域を命令用として使用
する等、使い分けすることもできる。これに対し実施例
７は、一辺当たりのピン数を少なくし、均等に配置する
ことができる。
す模式的平面図である。本実施例では、図９の構成（実
施例７）において、バスインターフェース４をどちらか
一方だけ設ける構成とする。これによりバスインターフ
ェース４用のピンはどちらか一辺側に集中して設けるこ
とができ、他辺側のピンを他の信号用に使用することが
できる。またバスインターフェース４に接続されたメモ
リセル領域をデータ用として、バスインターフェース４
に接続されていないメモリセル領域を命令用として使用
する等、使い分けすることもできる。これに対し実施例
７は、一辺当たりのピン数を少なくし、均等に配置する
ことができる。
【００５７】実施例９．図11は、本発明の実施例９を示
す模式的平面図である。本実施例では、図５の構成（実
施例３）において、メモリセル領域2a, 2c間のバス21の
上側とメモリセル領域2b, 2d間のバス21の下側とにバス
インターフェース４を設置している。本実施例は実施例
３と比較して信号を高速のまま出力することができるの
で、頻繁にアクセスされる場合に適する。
す模式的平面図である。本実施例では、図５の構成（実
施例３）において、メモリセル領域2a, 2c間のバス21の
上側とメモリセル領域2b, 2d間のバス21の下側とにバス
インターフェース４を設置している。本実施例は実施例
３と比較して信号を高速のまま出力することができるの
で、頻繁にアクセスされる場合に適する。
【００５８】実施例10．図12は、本発明の実施例10を示
す模式的平面図である。本実施例では、図11の構成（実
施例９）において、バスインターフェース４をどちらか
一方だけ設ける構成とする。これにより実施例８と同様
の効果が得られる。
す模式的平面図である。本実施例では、図11の構成（実
施例９）において、バスインターフェース４をどちらか
一方だけ設ける構成とする。これにより実施例８と同様
の効果が得られる。
【００５９】実施例11．図13は、本発明の実施例11を示
す模式的平面図である。本実施例では、図６の構成（実
施例４）において、ＣＰＵ３の上側にバスインターフェ
ース４を設置して、これとメモリセル領域2a, 2b間のバ
ス21とを接続している。またＣＰＵ３の下側にバスイン
ターフェース４を設置して、これとメモリセル領域2c,
2d間のバス21とを接続している。本実施例は実施例４と
比較して信号を高速のまま出力することができるので、
頻繁にアクセスされる場合に適する。
す模式的平面図である。本実施例では、図６の構成（実
施例４）において、ＣＰＵ３の上側にバスインターフェ
ース４を設置して、これとメモリセル領域2a, 2b間のバ
ス21とを接続している。またＣＰＵ３の下側にバスイン
ターフェース４を設置して、これとメモリセル領域2c,
2d間のバス21とを接続している。本実施例は実施例４と
比較して信号を高速のまま出力することができるので、
頻繁にアクセスされる場合に適する。
【００６０】実施例12.図14は、本発明の実施例12を示
す模式的平面図である。本実施例では、図13の構成（実
施例11）において、バスインターフェース４をどちらか
一方だけ設ける構成とする。これにより実施例８と同様
の効果が得られる。
す模式的平面図である。本実施例では、図13の構成（実
施例11）において、バスインターフェース４をどちらか
一方だけ設ける構成とする。これにより実施例８と同様
の効果が得られる。
【００６１】実施例13.図15は、本発明の実施例13を示
す模式的平面図である。本実施例では、図７の構成（実
施例５）において、メモリセル領域2a, 2b間のバス21の
左側にバスインターフェース４を設置して、これと前記
バス21とを接続している。またメモリセル領域2c, 2d間
のバス21の右側にバスインターフェース４を設置して、
これと前記バス21とを接続している。本実施例は実施例
５と比較して信号を高速のまま出力することができるの
で、頻繁にアクセスされる場合に適する。
す模式的平面図である。本実施例では、図７の構成（実
施例５）において、メモリセル領域2a, 2b間のバス21の
左側にバスインターフェース４を設置して、これと前記
バス21とを接続している。またメモリセル領域2c, 2d間
のバス21の右側にバスインターフェース４を設置して、
これと前記バス21とを接続している。本実施例は実施例
５と比較して信号を高速のまま出力することができるの
で、頻繁にアクセスされる場合に適する。
【００６２】実施例14.図16は、本発明の実施例14を示
す模式的平面図である。本実施例では、図15の構成（実
施例13）において、バスインターフェース４をどちらか
一方だけ設ける構成とする。これにより実施例８と同様
の効果が得られる。
す模式的平面図である。本実施例では、図15の構成（実
施例13）において、バスインターフェース４をどちらか
一方だけ設ける構成とする。これにより実施例８と同様
の効果が得られる。
【００６３】実施例15.図17は、本発明の実施例15を示
す模式的平面図である。メモリセル領域2a, 2cの短辺か
らバス21を引き出して接続してあり、メモリセル領域2
b, 2dの短辺からバス21を引き出して接続してある。そ
してＣＰＵ３の左側及び右側で縦方向のバス21により上
下のバス21を接続してある。そしてＣＰＵ３の上辺から
引き出したバス21と上側の横方向のバス21とを接続して
ある。この構成は実施例２（図４）と略同様の効果が得
られる。さらにバスインターフェース４を設ける構成と
してもよい。
す模式的平面図である。メモリセル領域2a, 2cの短辺か
らバス21を引き出して接続してあり、メモリセル領域2
b, 2dの短辺からバス21を引き出して接続してある。そ
してＣＰＵ３の左側及び右側で縦方向のバス21により上
下のバス21を接続してある。そしてＣＰＵ３の上辺から
引き出したバス21と上側の横方向のバス21とを接続して
ある。この構成は実施例２（図４）と略同様の効果が得
られる。さらにバスインターフェース４を設ける構成と
してもよい。
【００６４】図18，19は、一般的なＣＰＵ３の構成を示
すブロック図である。ＣＰＵ３は、データパス部31とデ
ータパス部31の動作を制御する制御回路32とを備える。
データパス部31は、図20に示す如く、レジスタ31a,ＡＬ
Ｕ31b,シフタ31c,バスインターフェース31d 等の素子が
一列に並べられており、これらの間は信号線で接続され
ている。この場合、データパス部31は細長い形状であ
り、その長手方向に信号線が存在するので、バス21との
接続部が上辺（又は下辺）である場合は図19に示すデー
タパス部31が縦長の配置が適し、バス21との接続部が左
辺（又は右辺）である場合は図18に示すデータパス部31
が横長の配置が適する。
すブロック図である。ＣＰＵ３は、データパス部31とデ
ータパス部31の動作を制御する制御回路32とを備える。
データパス部31は、図20に示す如く、レジスタ31a,ＡＬ
Ｕ31b,シフタ31c,バスインターフェース31d 等の素子が
一列に並べられており、これらの間は信号線で接続され
ている。この場合、データパス部31は細長い形状であ
り、その長手方向に信号線が存在するので、バス21との
接続部が上辺（又は下辺）である場合は図19に示すデー
タパス部31が縦長の配置が適し、バス21との接続部が左
辺（又は右辺）である場合は図18に示すデータパス部31
が横長の配置が適する。
【００６５】次に周辺回路を備える場合について述べ
る。周辺回路は、タイマ，カウンタ，種々のコントロー
ラ等の典型的な周辺回路を想定している。 実施例16.図21は、本発明の実施例16を示す模式的平面
図である。本実施例では、図３の構成（実施例１）にお
いて、ＣＰＵ３の横に周辺回路５を並設し、メモリセル
領域2a, 2c間のバス21と接続している。
る。周辺回路は、タイマ，カウンタ，種々のコントロー
ラ等の典型的な周辺回路を想定している。 実施例16.図21は、本発明の実施例16を示す模式的平面
図である。本実施例では、図３の構成（実施例１）にお
いて、ＣＰＵ３の横に周辺回路５を並設し、メモリセル
領域2a, 2c間のバス21と接続している。
【００６６】実施例17.図22は、本発明の実施例17を示
す模式的平面図である。本実施例では、図21の構成（実
施例16）において、周辺回路５を、横方向のバス21に関
しＣＰＵ３の反対側（上側）に設置し、メモリセル領域
2a, 2c間のバス21と接続している。
す模式的平面図である。本実施例では、図21の構成（実
施例16）において、周辺回路５を、横方向のバス21に関
しＣＰＵ３の反対側（上側）に設置し、メモリセル領域
2a, 2c間のバス21と接続している。
【００６７】実施例16ではＣＰＵ３, 周辺回路５との制
御信号の送受のためのピンを一辺側に集中させることが
でき、実施例17では二辺に振り分けることができる。
御信号の送受のためのピンを一辺側に集中させることが
でき、実施例17では二辺に振り分けることができる。
【００６８】実施例18.図23は、本発明の実施例18を示
す模式的平面図である。本実施例では、図21の構成（実
施例16）において、メモリセル領域2a, 2c間のバス21に
関しＣＰＵ３，周辺回路５の反対側（上側）にバスイン
ターフェース４を設置し、バス21と接続している。
す模式的平面図である。本実施例では、図21の構成（実
施例16）において、メモリセル領域2a, 2c間のバス21に
関しＣＰＵ３，周辺回路５の反対側（上側）にバスイン
ターフェース４を設置し、バス21と接続している。
【００６９】実施例19.図24は、本発明の実施例19を示
す模式的平面図である。本実施例では、図23の構成（実
施例18）において、バスインターフェース４と周辺回路
５との位置を逆にしてバス21と接続している。
す模式的平面図である。本実施例では、図23の構成（実
施例18）において、バスインターフェース４と周辺回路
５との位置を逆にしてバス21と接続している。
【００７０】実施例20.図25は、本発明の実施例20を示
す模式的平面図である。本実施例では、図22の構成（実
施例17）において、バスインターフェース４を周辺回路
５の横に並設し、メモリセル領域2a, 2c間のバス21と接
続している。
す模式的平面図である。本実施例では、図22の構成（実
施例17）において、バスインターフェース４を周辺回路
５の横に並設し、メモリセル領域2a, 2c間のバス21と接
続している。
【００７１】本発明ではメモリセル領域列間にスペース
を設け、このスペースにＣＰＵ３を配置している。従っ
て実施例16〜20に示すように残るメモリセル領域列間の
スペースに周辺回路５（及びバスインターフェース４）
を配置することができる。このように本発明は面積を有
効に利用した１チップマイクロコンピュータを実現する
ことが可能である。
を設け、このスペースにＣＰＵ３を配置している。従っ
て実施例16〜20に示すように残るメモリセル領域列間の
スペースに周辺回路５（及びバスインターフェース４）
を配置することができる。このように本発明は面積を有
効に利用した１チップマイクロコンピュータを実現する
ことが可能である。
【００７２】実施例21.図26は、本発明の実施例21を示
す模式的平面図である。本実施例では、図４の構成（実
施例２）において、周辺回路５をＣＰＵ３の上に並設
し、メモリセル領域2a, 2b間のバス21と接続している。
す模式的平面図である。本実施例では、図４の構成（実
施例２）において、周辺回路５をＣＰＵ３の上に並設
し、メモリセル領域2a, 2b間のバス21と接続している。
【００７３】実施例22.図27は、本発明の実施例21を示
す模式的平面図である。本実施例では、図５の構成（実
施例３）において、周辺回路５をＣＰＵ３の横に並設
し、メモリセル領域2a, 2c間のバス21及びメモリセル領
域2b, 2d間のバス21と接続している。
す模式的平面図である。本実施例では、図５の構成（実
施例３）において、周辺回路５をＣＰＵ３の横に並設
し、メモリセル領域2a, 2c間のバス21及びメモリセル領
域2b, 2d間のバス21と接続している。
【００７４】実施例23.図28は、本発明の実施例23を示
す模式的平面図である。本実施例では、図６の構成（実
施例４）において、周辺回路５をＣＰＵ３の上に並設
し、メモリセル領域2a, 2b間のバス21及びメモリセル領
域2c, 2d間のバス21と接続している。
す模式的平面図である。本実施例では、図６の構成（実
施例４）において、周辺回路５をＣＰＵ３の上に並設
し、メモリセル領域2a, 2b間のバス21及びメモリセル領
域2c, 2d間のバス21と接続している。
【００７５】実施例24.図29は、本発明の実施例24を示
す模式的平面図である。本実施例では、図７の構成（実
施例５）において、周辺回路５をＣＰＵ３の上に並設
し、横方向のバス21と接続している。
す模式的平面図である。本実施例では、図７の構成（実
施例５）において、周辺回路５をＣＰＵ３の上に並設
し、横方向のバス21と接続している。
【００７６】実施例21〜24に示すように実施例２〜５に
示す構成でも周辺回路５を備える構成とすることができ
る。また実施例16〜20と同様に、バスインターフェース
４を備える構成としてもよい。これにより実施例16〜20
と同様の効果が得られる。
示す構成でも周辺回路５を備える構成とすることができ
る。また実施例16〜20と同様に、バスインターフェース
４を備える構成としてもよい。これにより実施例16〜20
と同様の効果が得られる。
【００７７】実施例25.図30は、本発明の実施例25を示
す模式的平面図である。本実施例では、図21の構成で、
周辺回路５にかえてＣＰＵ３を備え、ＣＰＵ３を２つ
（又はそれ以上）備えるマルチプロセッサの場合を示し
ている。
す模式的平面図である。本実施例では、図21の構成で、
周辺回路５にかえてＣＰＵ３を備え、ＣＰＵ３を２つ
（又はそれ以上）備えるマルチプロセッサの場合を示し
ている。
【００７８】実施例26.図31は、本発明の実施例26を示
す模式的平面図である。本実施例もマルチプロセッサの
場合を示しており、メモリセル領域2a, 2c間のバス21の
両側（上，下）にＣＰＵ３を合わせて２つ（又はそれ以
上）備える。
す模式的平面図である。本実施例もマルチプロセッサの
場合を示しており、メモリセル領域2a, 2c間のバス21の
両側（上，下）にＣＰＵ３を合わせて２つ（又はそれ以
上）備える。
【００７９】実施例27.図32は、本発明の実施例27を示
す模式的平面図である。本実施例もマルチプロセッサの
場合を示しており、メモリセル領域2a, 2c間のバス21
と、メモリセル領域2b, 2d間のバス21との間にＣＰＵ３
を２つ（又はそれ以上）備える。ここでＣＰＵ３間のバ
ス22は制御信号バスである。
す模式的平面図である。本実施例もマルチプロセッサの
場合を示しており、メモリセル領域2a, 2c間のバス21
と、メモリセル領域2b, 2d間のバス21との間にＣＰＵ３
を２つ（又はそれ以上）備える。ここでＣＰＵ３間のバ
ス22は制御信号バスである。
【００８０】これらマルチプロセッサの構成を採り入れ
た場合は複数のプログラムを実施することができる。こ
こで複数のＣＰＵ３の機能及びサイズは等しくても異な
っていてもどちらでもよい。
た場合は複数のプログラムを実施することができる。こ
こで複数のＣＰＵ３の機能及びサイズは等しくても異な
っていてもどちらでもよい。
【００８１】実施例28.図33はメモリセル領域2aとＣＰ
Ｕ３との間にバッファ６を備える構成であり、上述の全
ての実施例に適用可能である。図33(a) はメモリセル領
域2aの短辺にバス21を接続する場合を示し、バッファ６
の長さは短辺と同じ長さとする。図33(b) はメモリセル
領域2aの長辺にバス21を接続する場合を示し、バッファ
６の長さは長辺と同じ長さとする。このようなバッファ
６は全てのメモリセル領域(2a,2b,2c,2d…）に設けても
よいし、ＣＰＵ３との同期を採る必要があるメモリセル
領域のみに設けてもよい。
Ｕ３との間にバッファ６を備える構成であり、上述の全
ての実施例に適用可能である。図33(a) はメモリセル領
域2aの短辺にバス21を接続する場合を示し、バッファ６
の長さは短辺と同じ長さとする。図33(b) はメモリセル
領域2aの長辺にバス21を接続する場合を示し、バッファ
６の長さは長辺と同じ長さとする。このようなバッファ
６は全てのメモリセル領域(2a,2b,2c,2d…）に設けても
よいし、ＣＰＵ３との同期を採る必要があるメモリセル
領域のみに設けてもよい。
【００８２】メモリセル領域2aとＣＰＵ３との間にバッ
ファ６を備えることにより、これらの同期をとることが
できる。またＣＰＵ３からの読み出し処理に先立ち、必
要なデータを予めメモリセル領域2aからバッファ６へ転
送しておくことで高速化が実現する。さらにＣＰＵ３か
らの書き込み処理に際し、バッファ６にデータを保持さ
せ、その後のＣＰＵ３の処理と並行してバッファ６から
メモリセル領域2aへデータを転送することで高速化を実
現することができる。
ファ６を備えることにより、これらの同期をとることが
できる。またＣＰＵ３からの読み出し処理に先立ち、必
要なデータを予めメモリセル領域2aからバッファ６へ転
送しておくことで高速化が実現する。さらにＣＰＵ３か
らの書き込み処理に際し、バッファ６にデータを保持さ
せ、その後のＣＰＵ３の処理と並行してバッファ６から
メモリセル領域2aへデータを転送することで高速化を実
現することができる。
【００８３】バッファ６は図34，35, 36，37に示す如き
構成が考えられる。図34は、バッファ６を、相方向の信
号をラッチするラッチ6aで構成している。図35は、バッ
ファ６を、一方向の信号をラッチする２個のラッチ6aで
構成している。一のラッチ6aはメモリセル領域2aからＣ
ＰＵ３へ与えられる信号専用であり、他のラッチ6aはＣ
ＰＵ３からメモリセル領域2aへ与えられる信号専用であ
る。図36，37は、バッファ６を、一方向の信号をラッチ
するラッチ6aとドライバ6bとで構成している。図36は、
メモリセル領域2aからＣＰＵ３へ与えられる信号用にド
ライバ6bを備え、ＣＰＵ３からメモリセル領域2aへ与え
られる信号用にラッチ6aを備える。図37は、メモリセル
領域2aからＣＰＵ３へ与えられる信号用にラッチ6aを備
え、ＣＰＵ３からメモリセル領域2aへ与えられる信号用
にドライバ6bを備える。また図34，35，36，37において
ラッチ6aをフリップフロップとしてもよい。
構成が考えられる。図34は、バッファ６を、相方向の信
号をラッチするラッチ6aで構成している。図35は、バッ
ファ６を、一方向の信号をラッチする２個のラッチ6aで
構成している。一のラッチ6aはメモリセル領域2aからＣ
ＰＵ３へ与えられる信号専用であり、他のラッチ6aはＣ
ＰＵ３からメモリセル領域2aへ与えられる信号専用であ
る。図36，37は、バッファ６を、一方向の信号をラッチ
するラッチ6aとドライバ6bとで構成している。図36は、
メモリセル領域2aからＣＰＵ３へ与えられる信号用にド
ライバ6bを備え、ＣＰＵ３からメモリセル領域2aへ与え
られる信号用にラッチ6aを備える。図37は、メモリセル
領域2aからＣＰＵ３へ与えられる信号用にラッチ6aを備
え、ＣＰＵ３からメモリセル領域2aへ与えられる信号用
にドライバ6bを備える。また図34，35，36，37において
ラッチ6aをフリップフロップとしてもよい。
【００８４】図34に示す構成では一度に一方向の信号し
か処理することができないが、図35，36，37に示す構成
では相方向の信号を同時的に処理することができる。例
えば書き込み及び読み出しのためのアクセスを同時的に
行うことができる。またラッチ6aよりもドライバ6bの方
が占有面積が小さいので、図36，37に示す構成の方が小
型化に適する。ラッチ6aは入力された信号を一旦保持し
て入力信号の変化と同期させずに出力信号をドライブす
ることができる。またドライバ6bは入力された信号を増
幅して出力するが保持機能は有しない。
か処理することができないが、図35，36，37に示す構成
では相方向の信号を同時的に処理することができる。例
えば書き込み及び読み出しのためのアクセスを同時的に
行うことができる。またラッチ6aよりもドライバ6bの方
が占有面積が小さいので、図36，37に示す構成の方が小
型化に適する。ラッチ6aは入力された信号を一旦保持し
て入力信号の変化と同期させずに出力信号をドライブす
ることができる。またドライバ6bは入力された信号を増
幅して出力するが保持機能は有しない。
【００８５】実施例29.図38は、本発明の実施例29を示
す模式的平面図である。本実施例においては、メモリセ
ル領域2aとＣＰＵ３との間にキャッシュメモリ７を備え
る構成とする。キャッシュメモリ７に割り当てられてい
る領域にアクセスする場合はメモリセル領域2aにアクセ
スする必要がないので、高速化が実現する。なおキャッ
シュメモリ７もバッファ６と同様、全てのメモリセル領
域に設けてもよいし、ＣＰＵ３との同期を採る必要があ
るメモリセル領域のみに設けてもよい。
す模式的平面図である。本実施例においては、メモリセ
ル領域2aとＣＰＵ３との間にキャッシュメモリ７を備え
る構成とする。キャッシュメモリ７に割り当てられてい
る領域にアクセスする場合はメモリセル領域2aにアクセ
スする必要がないので、高速化が実現する。なおキャッ
シュメモリ７もバッファ６と同様、全てのメモリセル領
域に設けてもよいし、ＣＰＵ３との同期を採る必要があ
るメモリセル領域のみに設けてもよい。
【００８６】なおキャッシュメモリをＤＲＡＭに内蔵し
て高速化を図るものが、特開平４−247535号，特開平５
−310130号，特開平５−299968号及び特開平５−160265
号公報にて、本出願人により提案されている。また
“‘K.Dosaka et al.,A 100MHz 4−Mb Cache DRAM with
Fast Copy-Back Scheme’,IEEE Journal of Solid-Sta
teCircuits,Vol.27,No.11,pp.1534-1539,November199
2”, “ 堂阪他,‘100MHz動作可能なファーストコピー
バックモード付き4-MbキャッシュDRAM’，電子情報通信
学会SDM92-5 ICD92-5,pp.27-34,1992 年４月23日”,
“‘A.Yamazaki et al.,A Concurrent CDRAM for Low C
ost Multi-Media’，Symposium on VLSI Circuits of D
igest of Technical Papers,pp.61-62,May1993”及び
“ 山崎他,‘画像用キャッシュDRAM’,電子情報通信学
会信学技報 ICD93-105,pp.9-14(1993-10) ”についても
参照されたい。
て高速化を図るものが、特開平４−247535号，特開平５
−310130号，特開平５−299968号及び特開平５−160265
号公報にて、本出願人により提案されている。また
“‘K.Dosaka et al.,A 100MHz 4−Mb Cache DRAM with
Fast Copy-Back Scheme’,IEEE Journal of Solid-Sta
teCircuits,Vol.27,No.11,pp.1534-1539,November199
2”, “ 堂阪他,‘100MHz動作可能なファーストコピー
バックモード付き4-MbキャッシュDRAM’，電子情報通信
学会SDM92-5 ICD92-5,pp.27-34,1992 年４月23日”,
“‘A.Yamazaki et al.,A Concurrent CDRAM for Low C
ost Multi-Media’，Symposium on VLSI Circuits of D
igest of Technical Papers,pp.61-62,May1993”及び
“ 山崎他,‘画像用キャッシュDRAM’,電子情報通信学
会信学技報 ICD93-105,pp.9-14(1993-10) ”についても
参照されたい。
【００８７】実施例30.図39は、本発明の実施例30を示
す模式的平面図である。本実施例においては、メモリセ
ル領域2aとＣＰＵ３との間にバッファ６及びキャッシュ
メモリ７をこの順に備える構成とする。本実施例では実
施例28の効果と実施例29の効果とが得られる。
す模式的平面図である。本実施例においては、メモリセ
ル領域2aとＣＰＵ３との間にバッファ６及びキャッシュ
メモリ７をこの順に備える構成とする。本実施例では実
施例28の効果と実施例29の効果とが得られる。
【００８８】実施例31.図40は、本発明の実施例31を示
す模式的平面図である。以下の実施例31〜36においては
バッファ６及び／又はキャッシュメモリ７を、メモリセ
ル領域毎に設けるのではなく、ＣＰＵ３について設け
る。本実施例においては、ＣＰＵ３の上側（又は下側）
のスペースにバッファ６が配置されている。
す模式的平面図である。以下の実施例31〜36においては
バッファ６及び／又はキャッシュメモリ７を、メモリセ
ル領域毎に設けるのではなく、ＣＰＵ３について設け
る。本実施例においては、ＣＰＵ３の上側（又は下側）
のスペースにバッファ６が配置されている。
【００８９】実施例32.図41は、本発明の実施例32を示
す模式的平面図である。本実施例においては、ＣＰＵ３
の上側（又は下側）のスペースにキャッシュメモリ７が
配置されている。
す模式的平面図である。本実施例においては、ＣＰＵ３
の上側（又は下側）のスペースにキャッシュメモリ７が
配置されている。
【００９０】実施例33.図42は、本発明の実施例33を示
す模式的平面図である。本実施例においては、ＣＰＵ３
の上側（又は下側）にキャッシュメモリ７が配置されて
おり、さらにその上側（又は下側）にバッファ６が配置
されている。
す模式的平面図である。本実施例においては、ＣＰＵ３
の上側（又は下側）にキャッシュメモリ７が配置されて
おり、さらにその上側（又は下側）にバッファ６が配置
されている。
【００９１】実施例31, 32, 33では、ＣＰＵ３のメモリ
セル領域の短辺方向の長さが、メモリセル領域列の短辺
方向の長さより十分に短くスペースがある場合に、メモ
リセル領域の長辺方向の長さを増大することなく、バッ
ファ６及び／又はキャッシュメモリ７を配置することが
できる。
セル領域の短辺方向の長さが、メモリセル領域列の短辺
方向の長さより十分に短くスペースがある場合に、メモ
リセル領域の長辺方向の長さを増大することなく、バッ
ファ６及び／又はキャッシュメモリ７を配置することが
できる。
【００９２】実施例34.図43は、本発明の実施例34を示
す模式的平面図である。本実施例においては、ＣＰＵ３
の上，下にバッファ６が配置されている。本実施例では
上述の如きレイアウト上の効果に加えて、ＣＰＵ３の２
辺（上辺，下辺）から各系統のバス21を引き出して２つ
のメモリセル領域にアクセスする実施例３の如き場合に
適する。
す模式的平面図である。本実施例においては、ＣＰＵ３
の上，下にバッファ６が配置されている。本実施例では
上述の如きレイアウト上の効果に加えて、ＣＰＵ３の２
辺（上辺，下辺）から各系統のバス21を引き出して２つ
のメモリセル領域にアクセスする実施例３の如き場合に
適する。
【００９３】実施例35.図44は、本発明の実施例35を示
す模式的平面図である。本実施例においては、ＣＰＵ３
の上，下にキャッシュメモリ７が配置されている。本実
施例では上述の如きレイアウト上の効果に加えて、２つ
のキャッシュメモリ７に並列的にアクセスすることがで
きる。
す模式的平面図である。本実施例においては、ＣＰＵ３
の上，下にキャッシュメモリ７が配置されている。本実
施例では上述の如きレイアウト上の効果に加えて、２つ
のキャッシュメモリ７に並列的にアクセスすることがで
きる。
【００９４】実施例36.図45は、本発明の実施例36を示
す模式的平面図である。本実施例においては、ＣＰＵ３
の上，下にキャッシュメモリ７が配置されており、さら
にその上，下にバッファ６が配置されている。本実施例
では実施例35と同様に並列的にアクセスすることができ
ると共に、各キャッシュメモリ７に対応するメモリセル
領域とＣＰＵ３との間にバッファ６が設けられているの
で、キャッシュメモリ７とメモリセル領域との間のアク
セスが高速化され全体的にもさらに高速化される。
す模式的平面図である。本実施例においては、ＣＰＵ３
の上，下にキャッシュメモリ７が配置されており、さら
にその上，下にバッファ６が配置されている。本実施例
では実施例35と同様に並列的にアクセスすることができ
ると共に、各キャッシュメモリ７に対応するメモリセル
領域とＣＰＵ３との間にバッファ６が設けられているの
で、キャッシュメモリ７とメモリセル領域との間のアク
セスが高速化され全体的にもさらに高速化される。
【００９５】実施例37.図46は、本発明の実施例37を示
す模式的平面図である。チップの周縁部には外部のピン
とボンディング接続するパッド22が設けられている。そ
してこのパッド22をＣＰＵ３と同期させてドライブする
ために、ＣＰＵ３とクロック信号線24にて接続されたラ
ッチ23がパッド22に接続されている。本実施例ではこの
ラッチ23をＣＰＵ３の周辺に備える。ラッチ23をＣＰＵ
３の近傍に設けることにより、クロック信号線24の長さ
を短縮することができ、クロック信号のスキューを削減
することができる。
す模式的平面図である。チップの周縁部には外部のピン
とボンディング接続するパッド22が設けられている。そ
してこのパッド22をＣＰＵ３と同期させてドライブする
ために、ＣＰＵ３とクロック信号線24にて接続されたラ
ッチ23がパッド22に接続されている。本実施例ではこの
ラッチ23をＣＰＵ３の周辺に備える。ラッチ23をＣＰＵ
３の近傍に設けることにより、クロック信号線24の長さ
を短縮することができ、クロック信号のスキューを削減
することができる。
【００９６】次に、図２に示す構成を使用した場合のバ
スのレイアウト例について述べる。なお以下の図におい
て図２と同じ構成部分には同符号を付してある。
スのレイアウト例について述べる。なお以下の図におい
て図２と同じ構成部分には同符号を付してある。
【００９７】実施例38.図47は、本発明の実施例38を示
す模式的平面図である。メモリセル領域2a, 2bの長辺か
らバス21を引き出して接続してあり、メモリセル領域2
c, 2dの長辺から引き出したバス21及びＣＰＵ３の左辺
から引き出したバス21をメモリセル領域2a, 2b間のバス
21と接続してある。
す模式的平面図である。メモリセル領域2a, 2bの長辺か
らバス21を引き出して接続してあり、メモリセル領域2
c, 2dの長辺から引き出したバス21及びＣＰＵ３の左辺
から引き出したバス21をメモリセル領域2a, 2b間のバス
21と接続してある。
【００９８】実施例39.図48は、本発明の実施例39を示
す模式的平面図である。メモリセル領域2a, 2bの長辺か
らバス21を引き出して接続してあり、メモリセル領域2
c, 2dの長辺からバス21を引き出して接続してある。そ
してＣＰＵ３の上辺から引き出したバス21を前記バス2
1, 21と横方向のバス21で接続してある。
す模式的平面図である。メモリセル領域2a, 2bの長辺か
らバス21を引き出して接続してあり、メモリセル領域2
c, 2dの長辺からバス21を引き出して接続してある。そ
してＣＰＵ３の上辺から引き出したバス21を前記バス2
1, 21と横方向のバス21で接続してある。
【００９９】実施例38はチップ１の一辺（左辺）側から
信号を出力する場合に適し、実施例39は二辺（左，右
辺）から信号を出力する場合に適する。
信号を出力する場合に適し、実施例39は二辺（左，右
辺）から信号を出力する場合に適する。
【０１００】実施例40.図49は、本発明の実施例40を示
す模式的平面図である。メモリセル領域2a, 2bの長辺か
らバス21を引き出して接続してあり、メモリセル領域2
c, 2dの長辺からバス21を引き出して接続してある。そ
してＣＰＵ３の左辺及び右辺から横方向に引き出したバ
ス21を前記バス21と夫々接続してある。本実施例では、
メモリセル領域2a, 2bに接続されているバス21と、メモ
リセル領域2c, 2dに接続されているバス21とを別々に制
御して並列アクセスすることができる。従ってメモリセ
ル領域2a, 2bとメモリセル領域2c, 2dとのサイズ又は用
途が異なる場合に適する。
す模式的平面図である。メモリセル領域2a, 2bの長辺か
らバス21を引き出して接続してあり、メモリセル領域2
c, 2dの長辺からバス21を引き出して接続してある。そ
してＣＰＵ３の左辺及び右辺から横方向に引き出したバ
ス21を前記バス21と夫々接続してある。本実施例では、
メモリセル領域2a, 2bに接続されているバス21と、メモ
リセル領域2c, 2dに接続されているバス21とを別々に制
御して並列アクセスすることができる。従ってメモリセ
ル領域2a, 2bとメモリセル領域2c, 2dとのサイズ又は用
途が異なる場合に適する。
【０１０１】実施例41.図50は、本発明の実施例41を示
す模式的平面図である。メモリセル領域2a, 2cの長辺か
らバス21を引き出して横方向のバス21で接続してあり、
メモリセル領域2b, 2dの長辺からバス21を引き出して横
方向のバス21で接続してある。そしてＣＰＵ３の上辺及
び下辺から縦方向に引き出したバス21と前記横方向のバ
ス21とを夫々接続してある。本実施例では、メモリセル
領域2a, 2cに接続されているバス21と、メモリセル領域
2b, 2dに接続されているバス21とを別々に制御して並列
アクセスすることができる。従ってメモリセル領域2a,
2cとメモリセル領域2b, 2dとのサイズ又は用途が異なる
場合に適する。
す模式的平面図である。メモリセル領域2a, 2cの長辺か
らバス21を引き出して横方向のバス21で接続してあり、
メモリセル領域2b, 2dの長辺からバス21を引き出して横
方向のバス21で接続してある。そしてＣＰＵ３の上辺及
び下辺から縦方向に引き出したバス21と前記横方向のバ
ス21とを夫々接続してある。本実施例では、メモリセル
領域2a, 2cに接続されているバス21と、メモリセル領域
2b, 2dに接続されているバス21とを別々に制御して並列
アクセスすることができる。従ってメモリセル領域2a,
2cとメモリセル領域2b, 2dとのサイズ又は用途が異なる
場合に適する。
【０１０２】実施例42.図51は、本発明の実施例42を示
す模式的平面図である。メモリセル領域2a, 2bの長辺か
らバス21を引き出して接続してあり、メモリセル領域2
c, 2dの長辺からバス21を引き出して接続してある。そ
してＣＰＵ３の上側及び下側で横方向のバス21により左
右のバス21を接続してある。そしてＣＰＵ３の左辺から
引き出したバス21と左側の縦方向のバス21とを接続して
ある。この構成は実施例39（図48）と略同様の効果が得
られるが、バス21の長さは実施例39の場合より長い。
す模式的平面図である。メモリセル領域2a, 2bの長辺か
らバス21を引き出して接続してあり、メモリセル領域2
c, 2dの長辺からバス21を引き出して接続してある。そ
してＣＰＵ３の上側及び下側で横方向のバス21により左
右のバス21を接続してある。そしてＣＰＵ３の左辺から
引き出したバス21と左側の縦方向のバス21とを接続して
ある。この構成は実施例39（図48）と略同様の効果が得
られるが、バス21の長さは実施例39の場合より長い。
【０１０３】実施例43.図52は、本発明の実施例43を示
す模式的平面図である。メモリセル領域2a, 2cの短辺か
らバス21を引き出して接続し、メモリセル領域2b, 2dの
短辺からバス21を引き出して接続してある。そしてＣＰ
Ｕ３の右辺から引き出したバス21と前記バス21とを縦方
向のバス21で接続してある。
す模式的平面図である。メモリセル領域2a, 2cの短辺か
らバス21を引き出して接続し、メモリセル領域2b, 2dの
短辺からバス21を引き出して接続してある。そしてＣＰ
Ｕ３の右辺から引き出したバス21と前記バス21とを縦方
向のバス21で接続してある。
【０１０４】実施例43は、ＣＰＵ３が片側に寄せて配置
されているので次に述べる実施例44のように、反対側に
周辺回路５等の他の回路を配置することができる。
されているので次に述べる実施例44のように、反対側に
周辺回路５等の他の回路を配置することができる。
【０１０５】実施例38〜43は、先に示した図１に対応す
る例と同様に、バスインターフェース４が１個又は無し
の例は容易に考えられるので、ここではバスインターフ
ェース４を２個（又は１個）備える構成のみ示す。
る例と同様に、バスインターフェース４が１個又は無し
の例は容易に考えられるので、ここではバスインターフ
ェース４を２個（又は１個）備える構成のみ示す。
【０１０６】実施例44.図53は、本発明の実施例44を示
す模式的平面図である。本実施例では、図52の構成（実
施例43）において、縦方向のバス21に関しＣＰＵ３の反
対側に周辺回路５を設置して、バス21とを接続してい
る。本実施例は、メモリセル領域2a,2b,2c,2d とＣＰＵ
３とバスインターフェース４とを接続するバス21が短
い。本実施例もバスインターフェース４はいずれか一方
でもよい。
す模式的平面図である。本実施例では、図52の構成（実
施例43）において、縦方向のバス21に関しＣＰＵ３の反
対側に周辺回路５を設置して、バス21とを接続してい
る。本実施例は、メモリセル領域2a,2b,2c,2d とＣＰＵ
３とバスインターフェース４とを接続するバス21が短
い。本実施例もバスインターフェース４はいずれか一方
でもよい。
【０１０７】また図１に対応する例と同様に、ＣＰＵ３
及び周辺回路５を一方に並設し、空いたスペースにバス
インターフェース４を設けてもよい。さらに周辺回路５
を備える代わりに複数のＣＰＵ３を備えるマルチプロセ
ッサ構成としてもよい。さらに実施例15〜32の構成を、
図２に対応する例に適用することが可能であることはい
うまでもない。
及び周辺回路５を一方に並設し、空いたスペースにバス
インターフェース４を設けてもよい。さらに周辺回路５
を備える代わりに複数のＣＰＵ３を備えるマルチプロセ
ッサ構成としてもよい。さらに実施例15〜32の構成を、
図２に対応する例に適用することが可能であることはい
うまでもない。
【０１０８】メモリ２は、ＤＲＡＭの他、ＳＲＡＭ，Ｅ
ＰＲＡＭ，ＲＯＭ,erasable ＲＯＭ, フラッシュメモリ
等、種々のメモリであってもよい。メモリセル領域列が
３列以上でもよく、またメモリセル領域列が１つ又は３
つ以上のメモリセル領域を有してもよい。請求項に基づ
いた実施例及びこれらを組み合わせた実施例は、上述の
実施例が全てではないが、類推が可能であるので図示及
び説明を省略する。
ＰＲＡＭ，ＲＯＭ,erasable ＲＯＭ, フラッシュメモリ
等、種々のメモリであってもよい。メモリセル領域列が
３列以上でもよく、またメモリセル領域列が１つ又は３
つ以上のメモリセル領域を有してもよい。請求項に基づ
いた実施例及びこれらを組み合わせた実施例は、上述の
実施例が全てではないが、類推が可能であるので図示及
び説明を省略する。
【０１０９】
【発明の効果】以上のように本発明に係るマイクロコン
ピュータは、プロセッサがメモリセル領域の間に配置さ
れているので、プロセッサとメモリセル領域との距離が
短縮され、また略均等である。信号の出力端は、チップ
の１辺側に集中させることも２辺側に分散させることも
できる。チップの出力端側にバスインターフェースを備
えることにより、高速にて各信号を出力することができ
る。メモリセル領域列間にスペースが存在しているの
で、この部分に周辺回路，バスインターフェース，パッ
ドとプロセッサ間のラッチ回路等の回路又はさらにプロ
セッサを設けることができる。以上よりプロセッサとメ
モリとを１チップ化したマイクロコンピュータの処理能
力を向上させることができる等、本発明は優れた効果を
奏する。
ピュータは、プロセッサがメモリセル領域の間に配置さ
れているので、プロセッサとメモリセル領域との距離が
短縮され、また略均等である。信号の出力端は、チップ
の１辺側に集中させることも２辺側に分散させることも
できる。チップの出力端側にバスインターフェースを備
えることにより、高速にて各信号を出力することができ
る。メモリセル領域列間にスペースが存在しているの
で、この部分に周辺回路，バスインターフェース，パッ
ドとプロセッサ間のラッチ回路等の回路又はさらにプロ
セッサを設けることができる。以上よりプロセッサとメ
モリとを１チップ化したマイクロコンピュータの処理能
力を向上させることができる等、本発明は優れた効果を
奏する。
【図１】 本発明に係るマイクロコンピュータの概念を
示す模式的平面図である。
示す模式的平面図である。
【図２】 本発明に係るマイクロコンピュータの概念を
示す模式的平面図である。
示す模式的平面図である。
【図３】 本発明の実施例１を示す模式的平面図であ
る。
る。
【図４】 本発明の実施例２を示す模式的平面図であ
る。
る。
【図５】 本発明の実施例３を示す模式的平面図であ
る。
る。
【図６】 本発明の実施例４を示す模式的平面図であ
る。
る。
【図７】 本発明の実施例５を示す模式的平面図であ
る。
る。
【図８】 本発明の実施例６を示す模式的平面図であ
る。
る。
【図９】 本発明の実施例７を示す模式的平面図であ
る。
る。
【図１０】 本発明の実施例８を示す模式的平面図であ
る。
る。
【図１１】 本発明の実施例９を示す模式的平面図であ
る。
る。
【図１２】 本発明の実施例１０を示す模式的平面図で
ある。
ある。
【図１３】 本発明の実施例１１を示す模式的平面図で
ある。
ある。
【図１４】 本発明の実施例１２を示す模式的平面図で
ある。
ある。
【図１５】 本発明の実施例１３を示す模式的平面図で
ある。
ある。
【図１６】 本発明の実施例１４を示す模式的平面図で
ある。
ある。
【図１７】 本発明の実施例１５を示す模式的平面図で
ある。
ある。
【図１８】 一般的なＣＰＵの構成を示すブロック図で
ある。
ある。
【図１９】 一般的なＣＰＵの構成を示すブロック図で
ある。
ある。
【図２０】 図１８，１９に示すデータパス部の構成を
示すブロック図である。
示すブロック図である。
【図２１】 本発明の実施例１６を示す模式的平面図で
ある。
ある。
【図２２】 本発明の実施例１７を示す模式的平面図で
ある。
ある。
【図２３】 本発明の実施例１８を示す模式的平面図で
ある。
ある。
【図２４】 本発明の実施例１９を示す模式的平面図で
ある。
ある。
【図２５】 本発明の実施例２０を示す模式的平面図で
ある。
ある。
【図２６】 本発明の実施例２１を示す模式的平面図で
ある。
ある。
【図２７】 本発明の実施例２２を示す模式的平面図で
ある。
ある。
【図２８】 本発明の実施例２３を示す模式的平面図で
ある。
ある。
【図２９】 本発明の実施例２４を示す模式的平面図で
ある。
ある。
【図３０】 本発明の実施例２５を示す模式的平面図で
ある。
ある。
【図３１】 本発明の実施例２６を示す模式的平面図で
ある。
ある。
【図３２】 本発明の実施例２７を示す模式的平面図で
ある。
ある。
【図３３】 本発明の実施例２８を示す模式的平面図で
ある。
ある。
【図３４】 バッファの構成を示すブロック図である。
【図３５】 バッファの構成を示すブロック図である。
【図３６】 バッファの構成を示すブロック図である。
【図３７】 バッファの構成を示すブロック図である。
【図３８】 本発明の実施例２９を示す模式的平面図で
ある。
ある。
【図３９】 本発明の実施例３０を示す模式的平面図で
ある。
ある。
【図４０】 本発明の実施例３１を示す模式的平面図で
ある。
ある。
【図４１】 本発明の実施例３２を示す模式的平面図で
ある。
ある。
【図４２】 本発明の実施例３３を示す模式的平面図で
ある。
ある。
【図４３】 本発明の実施例３４を示す模式的平面図で
ある。
ある。
【図４４】 本発明の実施例３５を示す模式的平面図で
ある。
ある。
【図４５】 本発明の実施例３６を示す模式的平面図で
ある。
ある。
【図４６】 本発明の実施例３７を示す模式的平面図で
ある。
ある。
【図４７】 本発明の実施例３８を示す模式的平面図で
ある。
ある。
【図４８】 本発明の実施例３９を示す模式的平面図で
ある。
ある。
【図４９】 本発明の実施例４０を示す模式的平面図で
ある。
ある。
【図５０】 本発明の実施例４１を示す模式的平面図で
ある。
ある。
【図５１】 本発明の実施例４２を示す模式的平面図で
ある。
ある。
【図５２】 本発明の実施例４３を示す模式的平面図で
ある。
ある。
【図５３】 本発明の実施例４４を示す模式的平面図で
ある。
ある。
【図５４】 従来の16ＭビットＤＲＡＭのレイアウト例
を示す。
を示す。
【図５５】 従来のマイクロコンピュータを示す模式的
平面図である。
平面図である。
【図５６】 従来のマイクロコンピュータを示す模式的
平面図である。
平面図である。
【図５７】 従来のマイクロコンピュータを示す模式的
平面図である。
平面図である。
【図５８】 従来のマイクロコンピュータを示す模式的
平面図である。
平面図である。
【図５９】 従来のマイクロコンピュータを示す模式的
平面図である。
平面図である。
１ 外枠、２ メモリ、2a, 2b, 2c, 2d メモリセル領
域、３ ＣＰＵ、４ バスインターフェース、５ 周辺
回路、６ バッファ、6a ラッチ、6b ドライバ、７
キャッシュメモリ、21 バス。
域、３ ＣＰＵ、４ バスインターフェース、５ 周辺
回路、６ バッファ、6a ラッチ、6b ドライバ、７
キャッシュメモリ、21 バス。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 島津 之彦 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社システムエル・エス・アイ開発研 究所内 (72)発明者 熊野谷 正樹 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内 (72)発明者 堂阪 勝己 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内
Claims (26)
- 【請求項１】 プロセッサとメモリとが同一チップに集
積されたマイクロコンピュータにおいて、前記プロセッ
サは、前記メモリを構成する複数のメモリセル領域の間
に配置されていることを特徴とするマイクロコンピュー
タ。 - 【請求項２】 メモリは複数のメモリセル領域列に分け
て配置されており、プロセッサは前記メモリセル領域列
の間に配置されていることを特徴とする請求項１記載の
マイクロコンピュータ。 - 【請求項３】 メモリは２つのメモリセル領域列に分け
て配置されており、プロセッサは前記メモリセル領域列
の間に配置されていることを特徴とする請求項１記載の
マイクロコンピュータ。 - 【請求項４】 メモリセル領域列毎にメモリセル領域は
バスにて相互に接続されており、各バスは前記プロセッ
サに別途接続されていることを特徴とする請求項２又は
３記載のマイクロコンピュータ。 - 【請求項５】 メモリセル領域は所定数毎にバスにて相
互に接続されており、各バスは前記プロセッサに別途接
続されていることを特徴とする請求項２又は３記載のマ
イクロコンピュータ。 - 【請求項６】 メモリセル領域列は矩形のメモリセル領
域の長辺同士を隣接配置して構成されており、プロセッ
サはメモリセル領域の短辺と短辺との間に配置されてい
ることを特徴とする請求項２又は３記載のマイクロコン
ピュータ。 - 【請求項７】 メモリセル領域列は矩形のメモリセル領
域の短辺同士を隣接配置して構成されており、プロセッ
サはメモリセル領域の長辺と長辺との間に配置されてい
ることを特徴とする請求項２又は３記載のマイクロコン
ピュータ。 - 【請求項８】 メモリセル領域を４つ以上備え、各メモ
リセル領域の短辺とプロセッサの１辺とがバスで接続さ
れていることを特徴とする請求項６又は７記載のマイク
ロコンピュータ。 - 【請求項９】 メモリセル領域を４つ以上備え、各メモ
リセル領域の短辺とプロセッサの２辺とがバスで接続さ
れていることを特徴とする請求項６又は７記載のマイク
ロコンピュータ。 - 【請求項１０】 メモリセル領域を４つ以上備え、各メ
モリセル領域の長辺とプロセッサの１辺とがバスで接続
されていることを特徴とする請求項６又は７記載のマイ
クロコンピュータ。 - 【請求項１１】 メモリセル領域を４つ以上備え、各メ
モリセル領域の長辺とプロセッサの２辺とがバスで接続
されていることを特徴とする請求項６又は７記載のマイ
クロコンピュータ。 - 【請求項１２】 バスインターフェースがバスに接続さ
れていることを特徴とする請求項８，９，１０，又は１
１記載のマイクロコンピュータ。 - 【請求項１３】 バスインターフェースは対向する２辺
に夫々１個設けられていることを特徴とする請求項１２
記載のマイクロコンピュータ。 - 【請求項１４】 周辺回路が、２列に配置されたメモリ
セル領域列の間に、プロセッサと並べて配置されている
ことを特徴とする請求項６又は７記載のマイクロコンピ
ュータ。 - 【請求項１５】 バスインターフェースが、２列に配置
されたメモリセル領域列の間の、バスに関してプロセッ
サ及び周辺回路と対向する位置に配置されていることを
特徴とする請求項１４記載のマイクロコンピュータ。 - 【請求項１６】 周辺回路が、２列に配置されたメモリ
セル領域列の間に、バスに関してプロセッサと対向する
位置に配置されていることを特徴とする請求項６又は７
記載のマイクロコンピュータ。 - 【請求項１７】 バスインターフェースが、２列に配置
されたメモリセル領域列の間の、プロセッサと並べて配
置されていることを特徴とする請求項１６記載のマイク
ロコンピュータ。 - 【請求項１８】 バスインターフェースが、２列に配置
されたメモリセル領域列の間の、周辺回路と並べて配置
されていることを特徴とする請求項１６記載のマイクロ
コンピュータ。 - 【請求項１９】 メモリセル領域とプロセッサとの間に
バッファを備えることを特徴とする請求項６又は７記載
のマイクロコンピュータ。 - 【請求項２０】 メモリセル領域とプロセッサとの間に
キャッシュメモリを備えることを特徴とする請求項６又
は７記載のマイクロコンピュータ。 - 【請求項２１】 メモリセル領域とプロセッサとの間に
バッファ及びキャッシュメモリを備えることを特徴とす
る請求項６又は７記載のマイクロコンピュータ。 - 【請求項２２】 バッファはラッチ回路からなることを
特徴とする請求項１９又は２１記載のマイクロコンピュ
ータ。 - 【請求項２３】 ２個の単方向用のラッチ回路を備える
ことを特徴とする請求項２２記載のマイクロコンピュー
タ。 - 【請求項２４】 バッファはラッチ回路及びドライバか
らなることを特徴とする請求項１９又は２１記載のマイ
クロコンピュータ。 - 【請求項２５】 複数のプロセッサを備えることを特徴
とする請求項６又は７記載のマイクロコンピュータ。 - 【請求項２６】 プロセッサとメモリとが同一チップに
集積され、外部のピンと接続するためにチップの周縁部
に設けられたパッド及びプロセッサが該パッドを介して
送受するデータを保持するラッチ回路を備えるマイクロ
コンピュータにおいて、前記プロセッサは前記メモリを
構成するメモリセル領域が並べられた複数のメモリセル
領域列の間に配置されており、前記ラッチ回路は、前記
メモリセル領域列の間の前記プロセッサの周辺に配置さ
れていることを特徴とするマイクロコンピュータ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7014605A JPH08212185A (ja) | 1995-01-31 | 1995-01-31 | マイクロコンピュータ |
| US08/500,039 US5787310A (en) | 1995-01-31 | 1995-07-10 | Microcomputer |
| EP95112432A EP0725349A3 (en) | 1995-01-31 | 1995-08-08 | Microcomputer chip arrangement |
| CN95116564A CN1082211C (zh) | 1995-01-31 | 1995-09-11 | 微计算机 |
| KR1019960001413A KR100234142B1 (ko) | 1995-01-31 | 1996-01-23 | 마이크로 컴퓨터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7014605A JPH08212185A (ja) | 1995-01-31 | 1995-01-31 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08212185A true JPH08212185A (ja) | 1996-08-20 |
Family
ID=11865843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7014605A Pending JPH08212185A (ja) | 1995-01-31 | 1995-01-31 | マイクロコンピュータ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5787310A (ja) |
| EP (1) | EP0725349A3 (ja) |
| JP (1) | JPH08212185A (ja) |
| KR (1) | KR100234142B1 (ja) |
| CN (1) | CN1082211C (ja) |
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| US5940342A (en) * | 1996-04-22 | 1999-08-17 | Mitsubishi Denki Kabushiki Kaisha | Multi-bank DRAM suitable for integration with processor on common semiconductor chip |
| US6233195B1 (en) | 1996-04-22 | 2001-05-15 | Mitsubishi Denki Kabushiki Kaisha | Multi-bank DRAM suitable for integration with processor on common semiconductor chip |
| US6278148B1 (en) | 1997-03-19 | 2001-08-21 | Hitachi, Ltd. | Semiconductor device having a shielding conductor |
| US6163493A (en) * | 1998-04-30 | 2000-12-19 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device with large internal bus width, including memory and logic circuit |
| US6504548B2 (en) | 1998-09-18 | 2003-01-07 | Hitachi, Ltd. | Data processing apparatus having DRAM incorporated therein |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1082211C (zh) | 2002-04-03 |
| EP0725349A2 (en) | 1996-08-07 |
| CN1138719A (zh) | 1996-12-25 |
| US5787310A (en) | 1998-07-28 |
| EP0725349A3 (en) | 1997-07-09 |
| KR960029965A (ko) | 1996-08-17 |
| KR100234142B1 (ko) | 1999-12-15 |
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|---|---|---|---|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
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|
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