JPH0821575B2 - 金属と半導体間にオ−ム型接触を形成するための改良されたrieプラズマエツチング法 - Google Patents

金属と半導体間にオ−ム型接触を形成するための改良されたrieプラズマエツチング法

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JPH0821575B2
JPH0821575B2 JP61245142A JP24514286A JPH0821575B2 JP H0821575 B2 JPH0821575 B2 JP H0821575B2 JP 61245142 A JP61245142 A JP 61245142A JP 24514286 A JP24514286 A JP 24514286A JP H0821575 B2 JPH0821575 B2 JP H0821575B2
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Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は、金属と半導体、特にP又はNにドープされ
たシリコンとの間にオーム型接触を形成するための改良
された方法に関する。
(従来技術とその問題点) 例えば成長接合、合金接合、プレナー技術、プラノッ
クス(本出願人であるイタリアのエッセヂエッセ・ミク
ロエレットローニカ・エッセ・ピ・ア社の商品名)技術
等によりデバイスを製造するために使用される多くの異
なった技術に従って行われる、任意の半導体デバイスの
製造のような任意の集積回路の製造では、例えばP又は
Nにドープされたシリコンである半導体物質と、例えば
集積回路の前側つまり“前部”に、必要な相互接続を形
成するために利用され金属伝導を有する物質を含む金属
性物質との間に、オーム型接触を形成することが必要で
ある。
使用される金属伝導を有する該物質は種々の種類のも
のであることができ、アルミニウム、タングステン、タ
ンタル、チタン、それらの合金、珪素化合物及び強くド
ープされた多結晶シリコンが商業的に使用される好適な
物質の例である。
金属伝導物質と半導体物質間に形成されるこの型の接
触は、当初の電流−電圧特性について本質的に直線性と
対称性を示さなければならず(オーム接触)つまりそれ
はデバイスのために企図される操作条件(温度、放熱
等)における軸の起源(the origin of the axes)につ
いて少なくともある部分(電流の最大予知強度)で感知
できる非直線性の“整流”現象を引き起こしてはならな
い。
更に接続抵抗は、電力浪費“エプローム(EPROM)型
のデバイス中の速いスイッチ時間、“ゲートアレイ(GA
TE ARRAY)”型のロジックデバイス中のしきい値レベル
の良好な識別等の明白な理由のため、可能な限り低くし
なければならない。
一般に、今日の既知技術によると、その上に既に必要
な拡散が行われ、酸化物又はそれと等価の分離用非伝導
性化合物の表面層を再形成した後に、フォトレジストの
新しい層を適用し、それを通してマスキングのための既
知の写真食刻技術により好適な「窓部」を形成する、ウ
エファ上にこのような接触を形成する方法は、実質的に
異方性条件又はとにかく制御された条件下で起こる、半
導体(例えばドープされたシリコン)が露出するまでフ
ォトレジスト層中に予備形成された窓部に対応する一般
に酸化物(例えばSiO2)である非伝導性物質層を除去し
て、その上にオーム接触が設けられる区画の大きさが良
好に限定される。
従って、ウエファのサポートとして機能する電極と典
型的にはより大きな対極との間に適用される無線周波
(RF)電界を通して加速されるイオンの一部によりエッ
チングされた酸化物の表面が処理されることから成る、
衝撃により活性化される典型的にはF-である反応性イオ
ン(ラジカル)による酸化物のプラズマアタックによる
ものである反応性イオンエッチング(RIE)として知ら
れている技術により、予め形成された窓部に対応する酸
化物又は類似する非伝導性物質の除去を行うことは確立
された技術である。該電極は、減圧にすることができ、
制御された圧力のガスを導入しその中で循環させる手段
と、20から30℃までの一定温度に調節し維持するための
手段と、アタックプロセスを制御するための手段及び器
具が装着されたチャンバー又は反応器中に収容されてい
る。
酸化物のアタックの所望の異方性は、必然的にフォト
レジスト層中に形成される窓部の孔を通してウエファ表
面に垂直に起こるイオンの部分的な衝撃の方向性によっ
て決定され、該方法は下に位置する単結晶半導体が露出
するまで続けられる。
このような接触の区画を限定する方法の後、ウエファ
は、“スパッタリング”という用語で知られる技術で一
般に行われる金属化を行うための装置内に導入される。
このような技術によると、RF電界中で加速された不活性
ガスのイオンで衝撃された金属又は化合物自身の固体表
面から放出される金属伝導を有する選択された金属又は
化合物の原子が、一般に、ウエファがその中に位置し、
薄くかつ極度に均一な層で被覆されたチャンバーの表面
全体上に付着する。
この後に、接触の区画に対応して付着させた金属と単
結晶半導体の間の金属合金の形成を有利にするために十
分な一般に300から500℃までの温度と時間で金属化され
たウエファの熱処理を進行させることも知られている。
他の特別な手段を行わないこの方法で形成された接触
では、接触抵抗は半導体単結晶(例えばシリコン)の表
面の状態により強く影響される。接触の形成のために意
図される区画から酸化物の層を除去するためのアタック
の後の酸化物の残渣の存在、及び/又は室温条件で容易
に約50Åの厚さに達してしまう大気に接触する半導体表
面の連続的再酸化、CxFy又は可能ならばCxHyFz基による
アタックの間に半導体表面上に形成される重合性物質の
フィルムの存在、半導体の結晶構造中の水素原子の“イ
ンプランテーション”は、接触抵抗を比較的高くしてし
まういくつかの因子である。
更に、接触抵抗は、金属化された層とともに接触の表
面の近くの半導体の結晶格子の状態により決定的に影響
されるように見えることが見出された。
このような非伝導性物質層の除去ステップは上述の通
り、RF電界中で強く加速されたイオンでの衝撃を企図す
る方法によりほぼ独占的に行われる。
表面の次の半導体物質の結晶はこの衝撃により顕著な
損傷を受け、このような衝撃はラザフォードのバックス
キャッタリング(RBS)測定により検出することができ
る。高エネルギーイオンの衝突に起因するこの損傷は、
実際に衝撃を受ける表面の近傍に、無定形化つまりその
特性である単結晶性を失いがちになる半導体物質の強調
された修正を引き起こすことがある。この効果は接触抵
抗を顕著に増加させがちになる。更に大気に露出した後
には、このように露出した半導体物質表面上に約50Åの
厚さに達することのある薄い酸化物層が迅速に形成さ
れ、該酸化は先に行ったRIEアタック処理により誘発さ
れる半導体物質の単結晶中の欠陥に存在により非常に有
利に進行することがある。
半導体物質の露出表面の汚染の種々の現象により生ず
る接触抵抗を減少させる目的で、空気中の再酸化に起因
する偶発的な酸化物フィルム及び/又は重合物質のよう
なこれらの不純物の除去を、金属のスパッタリングによ
る付着を進行させる前に、金属付着のためのチャンバー
それ自身の内側で、ウエファを一般にアルゴンイオン
(Ar+)である非反応性イオンでの衝撃を通して簡単な
スパッタリングによるエッチング処理することにより、
進行させることが提案されている。
この技術は、半導体と金属化された層との間の界面に
酸化物又は他の夾雑物をほとんど存在させないことを確
実にすることを可能にするが、他方接触の界面の近くの
結晶の衝撃によるより以上の損傷を招き、それは比較的
高い接触抵抗に導く条件を決定する先行するRIEアタッ
クにより生ずる損傷に加えられる。
より最近には、下に位置する半導体が露出するまでCH
3とO2プラズマ中で非伝導性物質の層をRIEアタックした
後、非重合性試薬ガスを使用するNF3とArプラズマ中で
半導体物質の露出した表面を引き続きRIEアタックして
約500Åの深さで単結晶の表面部分を除去することが提
案されている。このような技術は、特別に有毒なガスの
使用を必要とするという欠点を有し、更にポリマーと水
素原子のインプランテーションにより不純物が混入した
層の除去は確保されるにもかかわらず、半導体の高エネ
ルギーイオン衝撃の他の負の効果により示される問題を
解決しない。
他の既知技術は、RIEアタックつまり“接触の開口
部”の形成後、いわゆる“砲身”アタック処理つまりそ
れからこの既知の型のプラズマ処理の便利な名称が誘導
された砲身の形を有する既知の反応器で行われる酸素プ
ラズマ中でのアタックの技術の後に行われるものであ
り、これによりポリマー及び残っているフォトレジスト
物質が除去される。その後、ウエファはCF4とO2プラズ
マ中で再度プラズマエッチング処理を(これは実質的に
等方性アタックである)受け、接触の区画に対応する小
さな厚さの単結晶の半導体物質が除去される。このよう
な技術の欠点は、接触の表面上に重合性物質が残る可能
性があるだけでなく、処理数とウエファの取り扱い数が
増加することである。
従来技術の全ての方法に多かれ少なかれ共通する他の
欠点は、それらがオーム接触の形成のために企図された
区画上のかなりの厚さの半導体物質を除去することを要
求するという事実により表される。
(発明の目的) 本発明の主目的は、既知方法における欠点のない、金
属と半導体の間にオーム接触を形成するための改良され
た方法を提供することである。
本発明の対象とする方法は、驚くほど簡単で効果的な
方法で既知技術における異なった種類の方法の上記した
短所と欠点を解決することを許容する。本発明の方法は
本質的に、マスキングフォトレジスト層により表面上に
好適に限定される区画に対応する非伝導性物質層を除去
するための接触の区画を“開口”させるためのRIEアタ
ックが、下に位置する半導体物質を露出する前に中断さ
れ、これによりオーム接触のための孔を形成ための方法
の第1ステップの間における、結晶の衝撃による無定形
化又は損傷、水素のインプランテーション、及び半導体
の他の負の効果又は不純物の混入を効果的に防止すると
いう事実により特徴付けられる。
一般に、接触を実際に形成するために企図された区画
に対応する半導体物質の結晶表面上に依然として残る非
伝導性物質の厚さが約800〜1500Åとなったときに、RIE
アタックを停止することが好ましい。
この時点で、アタックの第1ステップの間に利用さ
れ、典型的には酸素及び四フッ化炭素(CF4)又はトリ
フルオロメタン(CHF3)又はとにかくアタックの間に反
応器の内部に存在する条件で容易に重合できる他の化合
物を含むプラズマガスを、例えば六フッ化流黄(SF6
及び酸素のような非重合性ガス状化合物と置換すること
により修正し、かつプラズマとウエファ表面間の電位差
である“バイアス”を好ましくは350Vより小さいか等し
くなるように減少させる。なお非重合性ガス状化合物と
しては六フッ化流黄と酸素の他に、四フッ化シリコン
(SiF4)と酸素の組み合わせがある。
これらのアタックの修正された条件下では、残りの非
伝導性物質層の除去が完了し、かつ好ましくは下に位置
するある厚さの単結晶半導体物質も除去される。
水素と重合性化合物を含まないプラズマガスを使用し
て行われるRIEアタックのこの第2のステップによる
と、ポリマー及び水素による半導体表面の汚れが防止さ
れ、更に非伝導性物質のアタックのために通常使用され
る条件(第1ステップ)に対してバイアス条件を大きく
減少させることにより、アタックの進行を通して半導体
が露出しそしてアタックが続けられて半導体の非常に薄
い表面層も除去される場合には、半導体自身は顕著な損
傷を生じないようにみえる。
このように製造されたウエファは、それらを“砲身”
処理して残りのフォトレジストを除去し、最後の酸洗に
より再酸化層を除去し、次いでそれらをスパッタリング
により金属化することから成る通常の方法で処理する。
本発明の改良された方法に従って形成されるオーム接
触は、非常に低い抵抗値と大きな信頼性を示し、これら
の特性は、製品の不合格品を決定的に減少させることに
反映される。
これにより本発明の方法は、接触の表面のアタックと
製造の全工程を単一の反応器中で行い、かつ比較的毒性
の低いアタックガスを利用することにより、ウエファの
付加的な操作を必要とすることなく低い接触抵抗と高い
信頼性の、金属伝導物質と単結晶半導体物質間(金属−
半導体)にオーム接触を形成することを許容する。
更に、非伝導性物質層の主要部分のアタックの第1の
ステップの間に、下に位置する半導体物質の損傷が効果
的に防止される(デバイスの接合を形成する半導体のP+
又はN+拡散領域の部分)という事実に起因して、既知の
方法とは異なり、非伝導性物質の先行するRIEアタック
により強く損傷される部分の完全な除去を確保するため
にかなりの厚さの半導体物質を除去することが最早必要
でなくなる。逆に、ドープされた半導体物質は除去され
ずにすますことさえもできるか、又は好ましくはこのよ
うな除去は好便に深さ100〜150Åを超えない最小のもの
とすることができ、言い換えると半導体物質の最小の厚
さ(少なくとも50Å)除去は、非伝導性物質を通るアタ
ックの進行の偶然起こる小さな非均一性を考慮して、接
触の実際の形成を企図する全表面の結晶の完全な露出を
確保するためのみに行われる。
容易に理解できるように、これは小型化(集積化)の
度合を増加させることにより課される常に厳密である寸
法的制限を考慮すると特別に有利である。
発明の理解と実施をより容易にする目的で、実質的に
酸化シリコンから成る非伝導性物質層を有する単結晶シ
リコンのウエファの場合の本発明の特に好ましい実施例
を例示し添付図面を参照しながら説明を続ける。
第1図は、ウエファの表面に故意に適用された感光性
物質層中に写真食刻技術により形成された窓部を対応す
る部分微細断面の概略図を示すものであり、 第2図は、RIEプラズマ中の第1のアタック操作の終
了時における、第1図と同じ微細断面図を示すものであ
り、 第3図は、本発明に従って修正されたRIEプラズマ中
の第2のアタック操作の終了時の第1図及び第2図と同
じ微細断面を示すものである。
第1図にみられるように、例えば、約1500Åの厚さを
有する熱的に成長された酸化シリコンの第1層2と、そ
の上の約5000Åの厚さを有し蒸気相から付着された酸化
シリコン層3と、約5000Åの厚さを有し蒸気相からそこ
に付着された硼酸とリンでドープされた酸化シリコン層
(硼素−リン−シリコンガラスを省略してBPSGという)
4から構成される非伝導性物質層により被覆されたシリ
コン単結晶1中のP+拡散領域6に対応するオーム接触を
製造するための方法の準備段階は、約15000Åの厚さを
有する感光性樹脂(フォトレジスト)層5による表面の
マスキング操作から成っている。
既知の写真食刻技術の手段により、ウエファの表面上
及び、例えば第1図に示す特別な接合のP+シリコン6で
あるシリコンに成功裏に付着された、例えばアルミニウ
ム又はアルミニウム合金である金属伝導物質と、シリコ
ン含有量が1から3重量%であるシリコンとの間のオー
ム接触を形成することが望ましい区画に対応してフォト
レジスト物質層中に好適な窓部が形成される。
最後の洗浄操作の後、いくつかのウエファをプラズマ
アタック(RIE)のための反応器の電極の好適なフレー
ム中に位置させ、アタックの第1ステップを行う。
上記した特性のシリコンウエファの場合、アタックは
次の操作条件で行うことが好ましい。
圧力−約50ミリTorr プラズマガス及び関連する流体−60SCCM(1分当たりの
標準cm3)のCHF3 40SCCMのO2 温度−20から25℃の間に調節 プラズマに与えられるパワー−約1350Wバイアス−500か
ら600Vの間 これらのアタックの条件下で、酸化シリコンのアタッ
ク速度とフォトレジスト物質のアタック速度との間の選
択率の比は約1:1となり、つまり該2つの物質間のアタ
ック速度はほぼ等しくなる。
一般に、この第1ステップの間の、CHF3とO2の間の容
積比は2.5:2から3.5:2の間にあることが好ましい。
この後者の条件は、フォトレジスト層中に予備形成さ
れる窓部の輪郭とともに、酸化シリコンの別個の層4及
び3により形成される非伝導性物質層中に望ましいテー
パー状の断面の空間を生ずる。
一般にこれらの条件下では、酸化シリコンのアタック
速度は約500Å/分である。
該アタックはシリコンの表面に存在する酸化物(熱適
に成長された酸化物)層2の初めの部分に多かれ少なか
れ対応するようになる深さに達するまで続けられ、約10
00Åの厚さの酸化物が残される。
一般にアタックのこの第1ステップは15から25分間続
けられる。
得られるエッチングされた空間の輪郭は、第2図に概
略的に示されている。
この時点でパワーを切り、反応チャンバーの雰囲気を
パージし、次に示すような本発明の方法が企図するアタ
ックの第2の操作の条件になるようにする。
圧力−約50ミリTorr プラズマガス及び関連する流体−25SCCMのSF6 3SCCMのO2 温度−20から25℃の間に調節 プラズマに与えられるパワー−約1350W バイアス−300から400Vの間 これらの条件では酸化シリコンのアタック速度は約30
0〜350Å/分になり、露出されたシリコンは結局約600
〜800Å/分でアタックされる。
一般にこの第2のアタックのステップは約1.5〜2.0分
である。
このようにして得られる“孔”の断面の輪郭は、第3
図中に示される通りである。
通常SF6とO2との間の容量比は10:1から2:1の範囲にあ
り、フォトレジストと酸化物層の相対的な厚さの関数と
して調節してアタックの望ましい速度を得ることができ
る。
(発明の効果) 本発明は、半導体物質が露出する前に中断される接触
の区画を開口するためのRIEアタックと、該アタックで
使用されたガスを非重合性のガス状化合物と置換し、そ
して前記半導体物質が露出するまでRIEアタックを再開
し継続することから成っている。従って第1のRIEアタ
ックは半導体物質の損傷を防止することができ、第2の
アタックはその汚れを防止することができ、これにより
抵抗値が減少した金属−半導体接触を提供することがで
きる。
【図面の簡単な説明】
第1図は、ウエファの表面に故意に適用された感光性物
質層中に写真食刻技術により形成された窓部に対応する
部分微細断面の概略図を示すものであり、 第2図は、RIEプラズマ中の第1のアタック操作の終了
時における、第1図と同じ微細断面図を示すものであ
り、 第3図は、本発明に従って修正されたRIEプラズマ中の
第2のアタック操作の終了時の第1図及び第2図と同じ
微細断面を示すものである。 1……シリコン単結晶 2,3,4……酸化シリコン層 5……フォトレジスト層 6……P+拡散領域

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】その区画に対応して金属−半導体接触を設
    けるための金属伝導を示す物質層をウエファ上に付着さ
    せる準備として、前記区画に対応する、下に位置する単
    結晶半導体物質を露出させるために、マスキングにより
    非伝導性物質層の表面に形成される区画に対応する、前
    記単結晶半導体物質の表面を被覆する非伝導性物質層中
    に孔を形成するためのRIEプラズマアタック処理から成
    りオーム型金属−半導体接触を形成するための方法にお
    いて、 (a)少なくともフッ素を含有する重合可能な化合物と
    酸素を含むプラズマを利用して、下に位置する単結晶半
    導体物質を露出させるには不十分な深さだけ非伝導性物
    質層をRIEアタックし、そして該アタックを中断し、 (b)先行するステップ(a)のプラズマガスをパージ
    し、フッ素を含む非重合性ガス化合物と酸素のガス混合
    物を導入し、 (c)残りの非伝導性物質層へのRIEアタックを再開し
    前記単結晶半導体物質が露出するまで継続することを特
    徴とする方法。
  2. 【請求項2】非伝導性物質層が酸化シリコンから成り、
    単結晶半導体物質がP又はNにドープされたシリコンで
    ある特許請求の範囲第1項に記載の方法。
  3. 【請求項3】RIEアタックの第1のステップ(a)が500
    Vより大きいか等しいバイアス、及び容量比が2.5:2から
    3.5:2までのトリフルオロメタンと酸素の混合物から成
    るプラズマガスで行われるようにした特許請求の範囲第
    1項又は第2に記載の方法。
  4. 【請求項4】ステップ(b)のフッ素を含む非重合性ガ
    ス化合物が、六フッ化硫黄及び/又は四フッ化シリコン
    である特許請求の範囲第1項から第3項までのいずれか
    に記載の方法。
  5. 【請求項5】アタックの最終ステップ(c)が350Vより
    小さいか等しいバイアスで行われるようにした特許請求
    の範囲第1項から第4項までのいずれかに記載の方法。
  6. 【請求項6】アタックの最終ステップ(c)が、少なく
    とも50Åより大きいか等しい厚さの半導体物質を除去す
    るまで続けられる特許請求の範囲第1項から第5項まで
    のいずれかに記載の方法。
JP61245142A 1985-10-14 1986-10-14 金属と半導体間にオ−ム型接触を形成するための改良されたrieプラズマエツチング法 Expired - Lifetime JPH0821575B2 (ja)

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JPS6289333A JPS6289333A (ja) 1987-04-23
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