JPH082183B2 - 直列ｎ重インバータの制御方法 - Google Patents
直列ｎ重インバータの制御方法Info
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- JPH082183B2 JPH082183B2 JP3207298A JP20729891A JPH082183B2 JP H082183 B2 JPH082183 B2 JP H082183B2 JP 3207298 A JP3207298 A JP 3207298A JP 20729891 A JP20729891 A JP 20729891A JP H082183 B2 JPH082183 B2 JP H082183B2
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Description
【産業上の利用分野】本発明は直列Ｎ重インバ−タの制
御方法、特にスイッチングデバイスのスイッチングロス
の低減に関するものである。
御方法、特にスイッチングデバイスのスイッチングロス
の低減に関するものである。
【０００２】
【従来の技術】図５は負荷電流を制御する場合の直列Ｎ
重インバ−タの主回路および制御構成を示した従来例で
ある。Ｎ台の単相インバ−タ（以下単位インバ−タと称
す）2a〜2nは出力トランス3a〜3nを介して負荷４に対し
て直列に接続されている。単位インバータ2a〜2nを駆動
する駆動回路7a〜7nは制御回路６′により制御される。
制御回路６′は指令発生器10、引き算器11、ＰＩ調節器
12、三角波発生器13、コンパレータ14及びスイッチング
信号生成器15から構成されている。図６に示すタイムチ
ャ−トを基に各部の動作を説明する。電流検出器５によ
って検出された負荷電流と、指令発生器10から発生した
指令値ＩL * との誤差を引き算器11により求め、ＰＩ調
節器12を通してコンパレ−タ14に入力する。図６（ａ）
に誤差信号と三角波発生器13の出力三角波とのコンパレ
−タ入力信号とを示す。負荷電流の極性を図の矢印の向
きとすると、誤差信号はインバ−タ出力電圧が正のとき
は減少し、逆にインバ−タ出力電圧が負のときに増加す
る。図６（ｂ）はコンパレ−タ出力波形を示したもので
あり、三角波の方が誤差信号より大きいときに“０”に
なり、誤差信号の方が大きいときに“１”になるものと
する。スイッチング信号生成回路15によりコンパレ−タ
出力が“１”のとき各単位インバ−タのＵＰ，ＶＮをオ
ンとする信号を作り、コンパレ−タ出力が“０”のとき
はＶＰ，ＵＮをオンとするようスイッチのオン／オフ信
号を作る。このときの動作を図６（ｃ）および（ｄ）に
示す。このオン／オフ信号に従って、駆動回路7a〜7nが
スイッチングデバイスをオン／オフ駆動して、その結
果、単位インバ−タの出力電圧波形は図６（ｅ）とな
る。Ｎ台の単位インバ−タはスイッチング信号生成回路
15の信号により互いに等しい動作をし、インバ−タ出力
電圧は図６（ｆ）に示すごとく±（Ｖdc×Ｎ）となる。
重インバ−タの主回路および制御構成を示した従来例で
ある。Ｎ台の単相インバ−タ（以下単位インバ−タと称
す）2a〜2nは出力トランス3a〜3nを介して負荷４に対し
て直列に接続されている。単位インバータ2a〜2nを駆動
する駆動回路7a〜7nは制御回路６′により制御される。
制御回路６′は指令発生器10、引き算器11、ＰＩ調節器
12、三角波発生器13、コンパレータ14及びスイッチング
信号生成器15から構成されている。図６に示すタイムチ
ャ−トを基に各部の動作を説明する。電流検出器５によ
って検出された負荷電流と、指令発生器10から発生した
指令値ＩL * との誤差を引き算器11により求め、ＰＩ調
節器12を通してコンパレ−タ14に入力する。図６（ａ）
に誤差信号と三角波発生器13の出力三角波とのコンパレ
−タ入力信号とを示す。負荷電流の極性を図の矢印の向
きとすると、誤差信号はインバ−タ出力電圧が正のとき
は減少し、逆にインバ−タ出力電圧が負のときに増加す
る。図６（ｂ）はコンパレ−タ出力波形を示したもので
あり、三角波の方が誤差信号より大きいときに“０”に
なり、誤差信号の方が大きいときに“１”になるものと
する。スイッチング信号生成回路15によりコンパレ−タ
出力が“１”のとき各単位インバ−タのＵＰ，ＶＮをオ
ンとする信号を作り、コンパレ−タ出力が“０”のとき
はＶＰ，ＵＮをオンとするようスイッチのオン／オフ信
号を作る。このときの動作を図６（ｃ）および（ｄ）に
示す。このオン／オフ信号に従って、駆動回路7a〜7nが
スイッチングデバイスをオン／オフ駆動して、その結
果、単位インバ−タの出力電圧波形は図６（ｅ）とな
る。Ｎ台の単位インバ−タはスイッチング信号生成回路
15の信号により互いに等しい動作をし、インバ−タ出力
電圧は図６（ｆ）に示すごとく±（Ｖdc×Ｎ）となる。
【０００３】
【発明が解決しようとする課題】従来の直列Ｎ重インバ
−タの制御方法によれば、上述の如く負荷には直流電圧
ＶdcのＮ倍の電圧が印加される。負荷のインダクタンス
成分をＬ、キャリア信号の１周期をＴとすると、負荷電
流の時間変化率（di/dt)、及びスイッチングによる負荷
電流のリプル成分ΔＩL は次式となる。 ｄｉ／ｄｔ＝±（Ｖdc×Ｎ）／Ｌ （１） ΔＩL ＝（Ｖdc×Ｎ×Ｔ）／（２×Ｌ） （２） これより、負荷電流の時間変化率（di/dt)はインバ−タ
出力電圧に比例して大きくなり、リプル電流ΔＩL はイ
ンバ−タ出力電圧とキャリア信号の周期に比例する。従
って、負荷電流のリプル成分が少ない良好な負荷電流を
得るためには、キャリア周波数を高くするか、負荷のイ
ンダクタンス成分Ｌを大きくする必要がある。しかし、
キャリア周波数を高くすることによりスイッチングデバ
イスのスイッチングロスが増加し、変換効率の低下を招
く。さらに冷却器の大型化により装置自体の大型化を招
く問題点があり、また、負荷のインダクタンス成分Ｌを
大きくすることは、フィルタリアクトルの挿入となり装
置自体の大型化、装置容量の増大を招く問題点があっ
た。
−タの制御方法によれば、上述の如く負荷には直流電圧
ＶdcのＮ倍の電圧が印加される。負荷のインダクタンス
成分をＬ、キャリア信号の１周期をＴとすると、負荷電
流の時間変化率（di/dt)、及びスイッチングによる負荷
電流のリプル成分ΔＩL は次式となる。 ｄｉ／ｄｔ＝±（Ｖdc×Ｎ）／Ｌ （１） ΔＩL ＝（Ｖdc×Ｎ×Ｔ）／（２×Ｌ） （２） これより、負荷電流の時間変化率（di/dt)はインバ−タ
出力電圧に比例して大きくなり、リプル電流ΔＩL はイ
ンバ−タ出力電圧とキャリア信号の周期に比例する。従
って、負荷電流のリプル成分が少ない良好な負荷電流を
得るためには、キャリア周波数を高くするか、負荷のイ
ンダクタンス成分Ｌを大きくする必要がある。しかし、
キャリア周波数を高くすることによりスイッチングデバ
イスのスイッチングロスが増加し、変換効率の低下を招
く。さらに冷却器の大型化により装置自体の大型化を招
く問題点があり、また、負荷のインダクタンス成分Ｌを
大きくすることは、フィルタリアクトルの挿入となり装
置自体の大型化、装置容量の増大を招く問題点があっ
た。
【０００４】
【課題を解決するための手段】本発明による第１の直列
Ｎ重インバ−タの制御方法は、制御量を検出し指令値と
の誤差の大きさに応じて出力する単位インバ−タの台数
を決め、０，±Ｖdc，±２Ｖdc，…，±ＮＶdcの（２Ｎ
＋１）種類の電圧値によりインバ−タ出力電圧を制御す
る。即ち、指令値を生成する指令発生器と、制御量を検
出する検出器からの検出信号を受け前記指令値との誤差
を求める引き算器と、この引き算器により求めた誤差信
号を増幅するＰＩ調節器と、ＰＩ調節器の出力を入力と
する（Ｎ＋１）個のヒステリシスコンパレ−タと、これ
ら（Ｎ＋１）個のヒステリシスコンパレ−タの出力に応
じＮ台の単位インバ−タＩＮＶ.k（ｋ＝１，２，…，
Ｎ）の出力電圧を決定するインバ−タ出力電圧決定回路
と、このインバ−タ出力電圧決定回路の信号によりＮ個
の単位インバ−タＩＮＶ.kのスイッチングデバイスのオ
ン／オフ信号を作るスイッチング信号生成回路と、から
なる直列Ｎ重インバ−タの制御回路において、前記（Ｎ
＋１）個のヒステリシスコンパレ−タＣＭj（ｊ＝１，
２，…，Ｎ＋１）は各々±Ｈj （０＜Ｈj-1 ＜Ｈj ）の
ヒステリシス値を持ち、ＣＭj の出力Ｃj はヒステリシ
スコンパレ−タの入力がＨj を越えたとき“１”にな
り、−Ｈj を越えたとき“０”になるものとし、前記イ
ンバ−タ出力電圧決定回路はＣN+1 が“１”の場合は、
Ｃkが“１”のときインバ−タＩＮＶ.kの出力電圧を正
出力とし、Ｃk が“０”のときインバ−タＩＮＶ.kの出
力電圧をゼロとし、ＣN+1 が“０”の場合は、Ｃk が
“０”のときインバ−タＩＮＶ.kの出力電圧を負出力と
し、Ｃk が“１”のときインバ−タ ＩＮＶ.kの出力電
圧をゼロとすることを特徴とする。
Ｎ重インバ−タの制御方法は、制御量を検出し指令値と
の誤差の大きさに応じて出力する単位インバ−タの台数
を決め、０，±Ｖdc，±２Ｖdc，…，±ＮＶdcの（２Ｎ
＋１）種類の電圧値によりインバ−タ出力電圧を制御す
る。即ち、指令値を生成する指令発生器と、制御量を検
出する検出器からの検出信号を受け前記指令値との誤差
を求める引き算器と、この引き算器により求めた誤差信
号を増幅するＰＩ調節器と、ＰＩ調節器の出力を入力と
する（Ｎ＋１）個のヒステリシスコンパレ−タと、これ
ら（Ｎ＋１）個のヒステリシスコンパレ−タの出力に応
じＮ台の単位インバ−タＩＮＶ.k（ｋ＝１，２，…，
Ｎ）の出力電圧を決定するインバ−タ出力電圧決定回路
と、このインバ−タ出力電圧決定回路の信号によりＮ個
の単位インバ−タＩＮＶ.kのスイッチングデバイスのオ
ン／オフ信号を作るスイッチング信号生成回路と、から
なる直列Ｎ重インバ−タの制御回路において、前記（Ｎ
＋１）個のヒステリシスコンパレ−タＣＭj（ｊ＝１，
２，…，Ｎ＋１）は各々±Ｈj （０＜Ｈj-1 ＜Ｈj ）の
ヒステリシス値を持ち、ＣＭj の出力Ｃj はヒステリシ
スコンパレ−タの入力がＨj を越えたとき“１”にな
り、−Ｈj を越えたとき“０”になるものとし、前記イ
ンバ−タ出力電圧決定回路はＣN+1 が“１”の場合は、
Ｃkが“１”のときインバ−タＩＮＶ.kの出力電圧を正
出力とし、Ｃk が“０”のときインバ−タＩＮＶ.kの出
力電圧をゼロとし、ＣN+1 が“０”の場合は、Ｃk が
“０”のときインバ−タＩＮＶ.kの出力電圧を負出力と
し、Ｃk が“１”のときインバ−タ ＩＮＶ.kの出力電
圧をゼロとすることを特徴とする。
【０００５】本発明による第２の直列Ｎ重インバ−タの
制御方法は、駆動すべき単位インバータの数を決定した
後に、Ｎ台の単位インバ−タからＭ台の単位インバ−タ
を選択する際、 NＣM ｛＝Ｎ！／〔Ｍ！×（Ｎ−Ｍ）
！〕｝通りの組み合わせを識別して、順次これらの組み
合わせを選択する。即ち、指令値を生成する指令発生器
と、制御量を検出する検出器からの検出信号を受け前記
指令値との誤差を求める引き算器と、この引き算器によ
り求めた誤差信号を増幅するＰＩ調節器と、ＰＩ調節器
の出力を入力とする（Ｎ＋１）個のヒステリシスコンパ
レ−タと、これら（Ｎ＋１）個のヒステリシスコンパレ
−タの出力に応じＮ台の単位インバ−タＩＮＶ.k（ｋ＝
１，２，…，Ｎ）の出力電圧を決定するインバ−タ出力
電圧決定回路と、このインバ−タ出力電圧決定回路の信
号によりＮ個の単位インバ−タＩＮＶ.kのスイッチング
デバイスのオン／オフ信号を作るスイッチング信号生成
回路と、からなる直列Ｎ重インバ−タの制御回路におい
て、前記（Ｎ＋１）個のヒステリシスコンパレ−タＣＭ
j （ｊ＝１，２，…，Ｎ＋１）はそれぞれ±Ｈj （０＜
Ｈj-1 ＜Ｈj ）のヒステリシス値を持ち、ＣＭj の出力
Ｃj はヒステリシスコンパレ−タの入力がＨj を越えた
とき“１”になり、−Ｈj を越えたとき“０”になるも
のとし、前記インバ−タ出力電圧決定回路は、ＣN+1 が
“１”のときはＣk のうち出力が“１”の状態にある個
数（Ｍ；Ｍ＝１，２，…，Ｎ）と等しい台数の単位イン
バ−タを正出力にし、残りの（Ｎ−Ｍ）台の単位インバ
−タ出力をゼロとし、ＣN+1 が“０”のときはＣk のう
ち出力が“０”の状態にある個数（Ｍ）と等しい台数の
単位インバ−タを負出力、残りの（Ｎ−Ｍ）台の単位イ
ンバ−タ出力をゼロとすることとし、Ｎ台からＭ台を選
択する NＣM 通りの組合せをＰi （ｉ＝１，２，…， N
ＣM ）とし、この NＣM通りの組み合わせＰi を順次選
択していき、各単位インバ−タのスイッチングデバイス
のスイッチング回数が均等になるように出力すべきＭ台
の単位インバ−タを選定することを特徴とする。
制御方法は、駆動すべき単位インバータの数を決定した
後に、Ｎ台の単位インバ−タからＭ台の単位インバ−タ
を選択する際、 NＣM ｛＝Ｎ！／〔Ｍ！×（Ｎ−Ｍ）
！〕｝通りの組み合わせを識別して、順次これらの組み
合わせを選択する。即ち、指令値を生成する指令発生器
と、制御量を検出する検出器からの検出信号を受け前記
指令値との誤差を求める引き算器と、この引き算器によ
り求めた誤差信号を増幅するＰＩ調節器と、ＰＩ調節器
の出力を入力とする（Ｎ＋１）個のヒステリシスコンパ
レ−タと、これら（Ｎ＋１）個のヒステリシスコンパレ
−タの出力に応じＮ台の単位インバ−タＩＮＶ.k（ｋ＝
１，２，…，Ｎ）の出力電圧を決定するインバ−タ出力
電圧決定回路と、このインバ−タ出力電圧決定回路の信
号によりＮ個の単位インバ−タＩＮＶ.kのスイッチング
デバイスのオン／オフ信号を作るスイッチング信号生成
回路と、からなる直列Ｎ重インバ−タの制御回路におい
て、前記（Ｎ＋１）個のヒステリシスコンパレ−タＣＭ
j （ｊ＝１，２，…，Ｎ＋１）はそれぞれ±Ｈj （０＜
Ｈj-1 ＜Ｈj ）のヒステリシス値を持ち、ＣＭj の出力
Ｃj はヒステリシスコンパレ−タの入力がＨj を越えた
とき“１”になり、−Ｈj を越えたとき“０”になるも
のとし、前記インバ−タ出力電圧決定回路は、ＣN+1 が
“１”のときはＣk のうち出力が“１”の状態にある個
数（Ｍ；Ｍ＝１，２，…，Ｎ）と等しい台数の単位イン
バ−タを正出力にし、残りの（Ｎ−Ｍ）台の単位インバ
−タ出力をゼロとし、ＣN+1 が“０”のときはＣk のう
ち出力が“０”の状態にある個数（Ｍ）と等しい台数の
単位インバ−タを負出力、残りの（Ｎ−Ｍ）台の単位イ
ンバ−タ出力をゼロとすることとし、Ｎ台からＭ台を選
択する NＣM 通りの組合せをＰi （ｉ＝１，２，…， N
ＣM ）とし、この NＣM通りの組み合わせＰi を順次選
択していき、各単位インバ−タのスイッチングデバイス
のスイッチング回数が均等になるように出力すべきＭ台
の単位インバ−タを選定することを特徴とする。
【０００６】
【作用】本発明による第１の直列Ｎ重インバ−タの制御
方法は、制御量が指令値に追従できる最低限必要なイン
バ−タ出力電圧を与え、制御量の時間変化を緩やかにす
ることにより、従来方式と同じリプル値に達する時間が
長くなり、インバ−タ出力電圧が変化する回数が少なく
なり、単位インバ−タ１台当たりのスイッチング回数も
少なくなる。
方法は、制御量が指令値に追従できる最低限必要なイン
バ−タ出力電圧を与え、制御量の時間変化を緩やかにす
ることにより、従来方式と同じリプル値に達する時間が
長くなり、インバ−タ出力電圧が変化する回数が少なく
なり、単位インバ−タ１台当たりのスイッチング回数も
少なくなる。
【０００７】本発明による第２の直列Ｎ重インバ−タの
制御方法によれば、インバ−タ出力電圧は請求項１記載
の制御方法によるものと等しいが、出力するべきインバ
−タ出力電圧を得る NＣM 通りの組み合わせを順次選択
することにより、各単位インバ−タのスイッチング回数
が均等になる。
制御方法によれば、インバ−タ出力電圧は請求項１記載
の制御方法によるものと等しいが、出力するべきインバ
−タ出力電圧を得る NＣM 通りの組み合わせを順次選択
することにより、各単位インバ−タのスイッチング回数
が均等になる。
【０００８】
【実施例】図１に本発明の一実施例を示す。指令値発生
器10、引き算器11、ＰＩ調節器12は図５の従来例と同じ
機能である。ヒステリシスコンパレ−タＣＭj （ｊ＝
１，２，……，Ｎ＋１）20a 〜20n は、ヒステリシス値
±Ｈj （ｊ＝１，２，……，Ｎ＋１；Ｈj+1 ＞Ｈj ＞
０）を持ち入力信号がＨj を越えたとき“１”になり、
−Ｈj を越えたとき“０”になる。インバ−タ出力電圧
決定回路21は、ヒステリシスコンパレ−タの出力Ｃ
j （ｊ＝１，２，……，Ｎ＋１）に応じ、Ｎ台の単位イ
ンバ−タの出力電圧を決定する。指令値発生器10、引き
算器11、ＰＩ調節器12とヒステリシスコンパレータ20a
〜20n 、インバ−タ出力電圧決定回路21及びスイッチン
グ信号生成回路15a 〜15n により制御回路６を構成して
いる。
器10、引き算器11、ＰＩ調節器12は図５の従来例と同じ
機能である。ヒステリシスコンパレ−タＣＭj （ｊ＝
１，２，……，Ｎ＋１）20a 〜20n は、ヒステリシス値
±Ｈj （ｊ＝１，２，……，Ｎ＋１；Ｈj+1 ＞Ｈj ＞
０）を持ち入力信号がＨj を越えたとき“１”になり、
−Ｈj を越えたとき“０”になる。インバ−タ出力電圧
決定回路21は、ヒステリシスコンパレ−タの出力Ｃ
j （ｊ＝１，２，……，Ｎ＋１）に応じ、Ｎ台の単位イ
ンバ−タの出力電圧を決定する。指令値発生器10、引き
算器11、ＰＩ調節器12とヒステリシスコンパレータ20a
〜20n 、インバ−タ出力電圧決定回路21及びスイッチン
グ信号生成回路15a 〜15n により制御回路６を構成して
いる。
【０００９】本発明による第１の直列Ｎ重インバ−タの
制御方法における直列Ｎ重インバータの出力電圧決定法
をまとめると表１の如くである。 （ｋ＝１，２，……，Ｎ）
制御方法における直列Ｎ重インバータの出力電圧決定法
をまとめると表１の如くである。 （ｋ＝１，２，……，Ｎ）
【００１０】ヒステリシス値が最も大きいヒステリシス
コンパレータＣＭN+1 の出力ＣN+1 が“１”の場合は，
Ｃk （ｋ＝１，２，…，Ｎ）が“１”のときに単位イン
バ−タＩＮＶ.kの出力電圧を正とし、Ｃk が“０”のと
きに単位インバ−タＩＮＶ.kの出力電圧をゼロとする。
ＣN+1 が“０”の場合はＣk （ｋ＝１，２，…，Ｎ）が
“０”のときに単位インバ−タＩＮＶ.kの出力電圧を負
とし、Ｃk が“１”のときに単位インバ−タＩＮＶ.kの
出力電圧をゼロとする。
コンパレータＣＭN+1 の出力ＣN+1 が“１”の場合は，
Ｃk （ｋ＝１，２，…，Ｎ）が“１”のときに単位イン
バ−タＩＮＶ.kの出力電圧を正とし、Ｃk が“０”のと
きに単位インバ−タＩＮＶ.kの出力電圧をゼロとする。
ＣN+1 が“０”の場合はＣk （ｋ＝１，２，…，Ｎ）が
“０”のときに単位インバ−タＩＮＶ.kの出力電圧を負
とし、Ｃk が“１”のときに単位インバ−タＩＮＶ.kの
出力電圧をゼロとする。
【００１１】図２は、指令値を正弦波としたときの本方
式によって得られるインバ−タ出力電圧を示したもので
ある。図３、は誘導性負荷時の直列２重インバ−タに本
発明を適用した場合のインバ−タ出力電圧決定回路の動
作を示したものである。図３（ａ）にヒステリシスコン
パレータの入力波形、図３（ｂ）に３個のヒステリシス
コンパレ−タの出力を示す。単位インバ−タＩＮＶ.1，
ＩＮＶ.2は上述の動作原理に従い、Ｃ3 が“１”であっ
て、Ｃ1,Ｃ2 が“１”のときは正出力となり、Ｃ1,Ｃ2
が“０”のときは出力ゼロとなる。Ｃ3 が“０”であっ
て、Ｃ1,Ｃ2 が“０”のときは負出力となり、Ｃ1,Ｃ2
が“１”のときは出力ゼロとなる。図３（ｃ）に単位イ
ンバ−タＩＮＶ.1，ＩＮＶ.2の出力電圧を示す。図３
（ｄ）はインバ−タ出力電圧を示している。
式によって得られるインバ−タ出力電圧を示したもので
ある。図３、は誘導性負荷時の直列２重インバ−タに本
発明を適用した場合のインバ−タ出力電圧決定回路の動
作を示したものである。図３（ａ）にヒステリシスコン
パレータの入力波形、図３（ｂ）に３個のヒステリシス
コンパレ−タの出力を示す。単位インバ−タＩＮＶ.1，
ＩＮＶ.2は上述の動作原理に従い、Ｃ3 が“１”であっ
て、Ｃ1,Ｃ2 が“１”のときは正出力となり、Ｃ1,Ｃ2
が“０”のときは出力ゼロとなる。Ｃ3 が“０”であっ
て、Ｃ1,Ｃ2 が“０”のときは負出力となり、Ｃ1,Ｃ2
が“１”のときは出力ゼロとなる。図３（ｃ）に単位イ
ンバ−タＩＮＶ.1，ＩＮＶ.2の出力電圧を示す。図３
（ｄ）はインバ−タ出力電圧を示している。
【００１２】本発明による第２の直列Ｎ重インバ−タの
制御方法における直列Ｎ重インバータの出力電圧決定法
をまとめると表２のごとくである。ＣN+1が“１”の場
合はＣN+1 以外のＮ個のヒステリシスコンパレ−タのう
ちで、“１”を出力している個数Ｐ(1) （Ｍ個）と等し
い台数の単位インバ−タを正出力とし、残りの単位イン
バ−タ出力をゼロとする。次に、ＣN+1 が“０”の場合
はＣN+1 以外のＮ個のヒステリシスコンパレ−タのうち
で、“０”を出力している個数Ｎ(0) （Ｍ個）と等しい
台数の単位インバ−タを負出力として、残りの単位イン
バ−タ出力をゼロとする。この時、Ｎ台からＭ台を選択
する組み合わせは NＣM 通りあり、Ｍ台を正出力とする
単位インバ−タの組み合わせをＰM1，ＰM2，…，ＰMNＣ
M とし、Ｍ台を負出力とする単位インバ−タの組み合わ
せをＮM1，ＮM2，…，ＮMNＣM とする。そこで（２×
Ｎ）個の記憶器にＰ(1) ／Ｎ(0) ＝Ｍ（Ｍ＝１，２，…
…，Ｎ）のときに使用している単位インバ−タの組合せ
（ＰMi，ＮMi；ｉ＝１，２，…， NＣM ）を記憶してお
き、次に再びＰ(1) ／Ｎ(0) ＝Ｍになったとき、次番の
単位インバ−タの組合せ（ＰM i+1 ，ＮM i+1 ）を用い
インバ−タ出力電圧を得る。Ｐ(1) ／Ｎ(0) ＝０のとき
は全ての単位インバ−タの出力をゼロとする。
制御方法における直列Ｎ重インバータの出力電圧決定法
をまとめると表２のごとくである。ＣN+1が“１”の場
合はＣN+1 以外のＮ個のヒステリシスコンパレ−タのう
ちで、“１”を出力している個数Ｐ(1) （Ｍ個）と等し
い台数の単位インバ−タを正出力とし、残りの単位イン
バ−タ出力をゼロとする。次に、ＣN+1 が“０”の場合
はＣN+1 以外のＮ個のヒステリシスコンパレ−タのうち
で、“０”を出力している個数Ｎ(0) （Ｍ個）と等しい
台数の単位インバ−タを負出力として、残りの単位イン
バ−タ出力をゼロとする。この時、Ｎ台からＭ台を選択
する組み合わせは NＣM 通りあり、Ｍ台を正出力とする
単位インバ−タの組み合わせをＰM1，ＰM2，…，ＰMNＣ
M とし、Ｍ台を負出力とする単位インバ−タの組み合わ
せをＮM1，ＮM2，…，ＮMNＣM とする。そこで（２×
Ｎ）個の記憶器にＰ(1) ／Ｎ(0) ＝Ｍ（Ｍ＝１，２，…
…，Ｎ）のときに使用している単位インバ−タの組合せ
（ＰMi，ＮMi；ｉ＝１，２，…， NＣM ）を記憶してお
き、次に再びＰ(1) ／Ｎ(0) ＝Ｍになったとき、次番の
単位インバ−タの組合せ（ＰM i+1 ，ＮM i+1 ）を用い
インバ−タ出力電圧を得る。Ｐ(1) ／Ｎ(0) ＝０のとき
は全ての単位インバ−タの出力をゼロとする。
【００１３】誘導性負荷時の直列２重インバ−タに本方
式を適用した場合の単位インバ−タＩＮＶ.1，ＩＮＶ.2
の出力電圧を図３（ｅ）に示す。インバ−タ出力電圧は
請求項１記載の直列Ｎ重インバ−タの制御方法に係わる
インバ−タ出力電圧決定方法による図３（ｄ）と等しく
なる。
式を適用した場合の単位インバ−タＩＮＶ.1，ＩＮＶ.2
の出力電圧を図３（ｅ）に示す。インバ−タ出力電圧は
請求項１記載の直列Ｎ重インバ−タの制御方法に係わる
インバ−タ出力電圧決定方法による図３（ｄ）と等しく
なる。
【００１４】図４に本発明をＣＶＣＦインバ−タ等の出
力電圧制御に適用した場合の一実施例を示す。これらの
負荷には一般に整流器等の容量性負荷が接続されるた
め、インバ−タ出力にフィルタリアクトル８、フィルタ
コンデンサ９が挿入される。そして、精度のよい電圧制
御を行うためには、２次遅れとなる出力電圧を制御する
より、１次遅れであるフィルタコンデンサ電流を制御す
る方が効果的であり、本実施例ではフィルタコンデンサ
電流を制御量とする。制御回路６、インバ−タ出力電圧
決定回路21の動作は図１に示すものと同じである。
力電圧制御に適用した場合の一実施例を示す。これらの
負荷には一般に整流器等の容量性負荷が接続されるた
め、インバ−タ出力にフィルタリアクトル８、フィルタ
コンデンサ９が挿入される。そして、精度のよい電圧制
御を行うためには、２次遅れとなる出力電圧を制御する
より、１次遅れであるフィルタコンデンサ電流を制御す
る方が効果的であり、本実施例ではフィルタコンデンサ
電流を制御量とする。制御回路６、インバ−タ出力電圧
決定回路21の動作は図１に示すものと同じである。
【００１５】
【発明の効果】以上説明したように、本発明による第１
の直列Ｎ重インバ−タの制御方法によれば、制御量が指
令値に追従できる最低限必要なインバ−タ出力電圧を得
るだけの単位インバ−タを出力することにより、余分な
単位インバ−タのスイッチングを防ぎ、単位インバ−タ
全体のスイッチング回数が減少し、スイッチングロスを
低減することが可能となる。また、図３（ｃ）に示すよ
うに、ＩＮＶ.1の方がＩＮＶ.2よりスイッチング回数が
多くなることを利用して、ＩＮＶ.1にはＩＧＢＴ、ＳＩ
Ｔ、ＳＩサイリスタ等の高速デバイスを使用し、ＩＮＶ
.2には廉価であるＧＴＯサイリスタ、バイポ−ラトラン
ジスタ等を使用することにより、コストパフォ−マンス
の良い変換装置を構成できる。
の直列Ｎ重インバ−タの制御方法によれば、制御量が指
令値に追従できる最低限必要なインバ−タ出力電圧を得
るだけの単位インバ−タを出力することにより、余分な
単位インバ−タのスイッチングを防ぎ、単位インバ−タ
全体のスイッチング回数が減少し、スイッチングロスを
低減することが可能となる。また、図３（ｃ）に示すよ
うに、ＩＮＶ.1の方がＩＮＶ.2よりスイッチング回数が
多くなることを利用して、ＩＮＶ.1にはＩＧＢＴ、ＳＩ
Ｔ、ＳＩサイリスタ等の高速デバイスを使用し、ＩＮＶ
.2には廉価であるＧＴＯサイリスタ、バイポ−ラトラン
ジスタ等を使用することにより、コストパフォ−マンス
の良い変換装置を構成できる。
【００１６】本発明による第２の直列Ｎ重インバ−タの
制御方法によれば、本発明による第１の直列Ｎ重インバ
−タの制御方法と同様に、スイッチングロスを低減する
ことが可能となり、且つ、各単位インバ−タのスイッチ
ング回数を均一にすることが可能となり、各単位インバ
−タの構成を同一にでき、直列数の増減に対して設計の
自由度が大きくなる。
制御方法によれば、本発明による第１の直列Ｎ重インバ
−タの制御方法と同様に、スイッチングロスを低減する
ことが可能となり、且つ、各単位インバ−タのスイッチ
ング回数を均一にすることが可能となり、各単位インバ
−タの構成を同一にでき、直列数の増減に対して設計の
自由度が大きくなる。
【図１】図１は本発明による制御構成の一実施例を示す
図である。
図である。
【図２】図２は本発明による制御方法によって得られる
インバ−タ出力電圧の一例の波形図である。
インバ−タ出力電圧の一例の波形図である。
【図３】図３はインバ−タ出力電圧決定回路の動作説明
図である。
図である。
【図４】図４は出力電圧を制御する場合の直列Ｎ重イン
バ−タ回路構成の一実施例を示す図である。
バ−タ回路構成の一実施例を示す図である。
【図５】図５は誘導性負荷の負荷電流を制御する直列Ｎ
重インバ−タ回路構成の従来例を示す図である。
重インバ−タ回路構成の従来例を示す図である。
【図６】図６は従来例の制御方法の動作説明図である。
１ 直流電圧源 2a〜2n 単相インバ−タ 3a〜3n トランス ４ 誘導性負荷 ４′整流器負荷 ５ 電流検出器 ６、６′制御回路 7a〜7n 駆動回路 ８ フィルタリアクトル ９ フィルタコンデンサ 10 指令値発生器 11 引き算器 12 ＰＩ調節器 13 三角波発生器 14 コンパレ−タ 15，15a 〜15n スイッチング信号生成回路 20a 〜20n ヒステリシスコンパレ−タ 21 インバ−タ出力電圧決定回路
Claims (2)
- 【請求項１】 指令値を生成する指令発生器と、制御量
を検出する検出器からの検出信号を受け前記指令値との
誤差を求める引き算器と、この引き算器により求めた誤
差信号を増幅するＰＩ調節器と、ＰＩ調節器の出力を入
力とする（Ｎ＋１）個のヒステリシスコンパレ−タと、
これら（Ｎ＋１）個のヒステリシスコンパレ−タの出力
に応じＮ台の単位インバ−タＩＮＶ.k（ｋ＝１，２，
…，Ｎ）の出力電圧を決定するインバ−タ出力電圧決定
回路と、このインバ−タ出力電圧決定回路の信号により
Ｎ個の単位インバ−タＩＮＶ.kのスイッチングデバイス
のオン／オフ信号を作るスイッチング信号生成回路と、
からなる直列Ｎ重インバ−タの制御回路において、前記
（Ｎ＋１）個のヒステリシスコンパレ−タＣＭj（ｊ＝
１，２，…，Ｎ＋１）は各々±Ｈj （０＜Ｈj-1 ＜
Ｈj ）のヒステリシス値を持ち、ＣＭj の出力Ｃj はヒ
ステリシスコンパレ−タの入力がＨj を越えたとき
“１”になり、−Ｈj を越えたとき“０”になるものと
し、前記インバ−タ出力電圧決定回路はＣN+1 が“１”
の場合は、Ｃk が“１”のときインバ−タＩＮＶ.kの出
力電圧を正出力とし、Ｃk が“０”のときインバ−タＩ
ＮＶ.kの出力電圧をゼロとし、ＣN+1 が“０”の場合
は、Ｃk が“０”のときインバ−タＩＮＶ.kの出力電圧
を負出力とし、Ｃk が“１”のときインバ−タ ＩＮＶ
.kの出力電圧をゼロとすることを特徴とする直列Ｎ重イ
ンバ−タの制御方法。 - 【請求項２】 指令値を生成する指令発生器と、制御量
を検出する検出器からの検出信号を受け前記指令値との
誤差を求める引き算器と、この引き算器により求めた誤
差信号を増幅するＰＩ調節器と、ＰＩ調節器の出力を入
力とする（Ｎ＋１）個のヒステリシスコンパレ−タと、
これら（Ｎ＋１）個のヒステリシスコンパレ−タの出力
に応じＮ台の単位インバ−タＩＮＶ.k（ｋ＝１，２，
…，Ｎ）の出力電圧を決定するインバ−タ出力電圧決定
回路と、このインバ−タ出力電圧決定回路の信号により
Ｎ個の単位インバ−タＩＮＶ.kのスイッチングデバイス
のオン／オフ信号を作るスイッチング信号生成回路と、
からなる直列Ｎ重インバ−タの制御回路において、前記
（Ｎ＋１）個のヒステリシスコンパレ−タＣＭj（ｊ＝
１，２，…，Ｎ＋１）は各々±Ｈj （０＜Ｈj-1 ＜
Ｈj ）のヒステリシス値を持ち、ＣＭj の出力Ｃj はヒ
ステリシスコンパレ−タの入力がＨj を越えたとき
“１”になり、−Ｈj を越えたとき“０”になるものと
し、前記インバ−タ出力電圧決定回路は、ＣN+1 が
“１”のときはＣk のうち出力が“１”の状態にある個
数（Ｍ；Ｍ＝１，２，…，Ｎ）と等しい台数の単位イン
バ−タを正出力、残りの（Ｎ−Ｍ）台の単位インバ−タ
出力をゼロとし、ＣN+1 が“０”のときはＣk のうち出
力が“０”の状態にある個数（Ｍ）と等しい台数の単位
インバ−タを負出力、残りの（Ｎ−Ｍ）台の単位インバ
−タ出力をゼロとすることとし、Ｎ台からＭ台を選択す
る NＣM 通りの組合せをＰi （ｉ＝１，２，…，
NＣM ）とし、この NＣM 通りの組み合わせＰi を順次
選択していき、各単位インバ−タのスイッチングデバイ
スのスイッチング回数が均等になるように出力すべきＭ
台の単位インバ−タを選定することを特徴とする直列Ｎ
重インバ−タの制御方法。 【０００１】
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3207298A JPH082183B2 (ja) | 1991-07-25 | 1991-07-25 | 直列ｎ重インバータの制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3207298A JPH082183B2 (ja) | 1991-07-25 | 1991-07-25 | 直列ｎ重インバータの制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0538154A JPH0538154A (ja) | 1993-02-12 |
| JPH082183B2 true JPH082183B2 (ja) | 1996-01-10 |
Family
ID=16537470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3207298A Expired - Lifetime JPH082183B2 (ja) | 1991-07-25 | 1991-07-25 | 直列ｎ重インバータの制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH082183B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6198178B1 (en) * | 1999-12-21 | 2001-03-06 | International Power Systems, Inc. | Step wave power converter |
| US7808125B1 (en) | 2006-07-31 | 2010-10-05 | Sustainable Energy Technologies | Scheme for operation of step wave power converter |
| JP5421904B2 (ja) | 2007-06-04 | 2014-02-19 | サステイナブル エナジー テクノロジーズ | ステップ波電力変換装置のための予測方式および誘導インバータトポロジ |
| WO2019146124A1 (ja) | 2018-01-29 | 2019-08-01 | 三菱電機株式会社 | 直列多重インバータ |
-
1991
- 1991-07-25 JP JP3207298A patent/JPH082183B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0538154A (ja) | 1993-02-12 |
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