JPH0821845B2 - ３−ステ−ト回路 - Google Patents
３−ステ−ト回路Info
- Publication number
- JPH0821845B2 JPH0821845B2 JP61226998A JP22699886A JPH0821845B2 JP H0821845 B2 JPH0821845 B2 JP H0821845B2 JP 61226998 A JP61226998 A JP 61226998A JP 22699886 A JP22699886 A JP 22699886A JP H0821845 B2 JPH0821845 B2 JP H0821845B2
- Authority
- JP
- Japan
- Prior art keywords
- inverter
- type
- type mos
- mos transistor
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
- H03K19/09429—Multistate logic one of the states being the high impedance or floating state
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- Engineering & Computer Science (AREA)
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- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はCMOSトランジスタを用いた３−ステート回路
に関する。
に関する。
I/O端子等に使用されている従来の３−ステート回路
を第３図に示す。これはDATA信号がQ5P,Q5N,Q6P,Q6Nで
構成される２入力NANDとQ7P,Q7N,Q8P,Q8Nで構成される
２入力NORのゲートに接続され、その２入力NANDの出力
が、Q9P,Q9Nで構成される出力インバータのＰ型MOSトラ
ンジスタのゲートに、２入力NORの出力が出力インバー
タのＮ型MOSトランジスタのゲートに接続されている。
を第３図に示す。これはDATA信号がQ5P,Q5N,Q6P,Q6Nで
構成される２入力NANDとQ7P,Q7N,Q8P,Q8Nで構成される
２入力NORのゲートに接続され、その２入力NANDの出力
が、Q9P,Q9Nで構成される出力インバータのＰ型MOSトラ
ンジスタのゲートに、２入力NORの出力が出力インバー
タのＮ型MOSトランジスタのゲートに接続されている。
また２入力NAND及び２入力NORのもう一方のゲート
は、出力制御信号として、２入力NANDのゲートにはOE信
号が、２入力NORのゲートには▲▼信号が接続され
ている。
は、出力制御信号として、２入力NANDのゲートにはOE信
号が、２入力NORのゲートには▲▼信号が接続され
ている。
第３図においてOE信号をHighレベルにすると、▲
▼信号はLowレベルとなりQ6N,Q7Pは共にONする。この場
合、DATA信号をHighレベルにするとQ5N,Q8NがONしQ5P,Q
8PがOFFすることからQ9P,Q9Nのゲート電位はLowレベル
となり出力ＹはHighレベルとなる。またDATA信号をLow
レベルにするとQ5P,Q8PがONしQ5N,Q8NがOFFすることか
らQ9P,Q9Nのゲート電位はHighレベルとなり出力ＹはLow
レベルとなる。
▼信号はLowレベルとなりQ6N,Q7Pは共にONする。この場
合、DATA信号をHighレベルにするとQ5N,Q8NがONしQ5P,Q
8PがOFFすることからQ9P,Q9Nのゲート電位はLowレベル
となり出力ＹはHighレベルとなる。またDATA信号をLow
レベルにするとQ5P,Q8PがONしQ5N,Q8NがOFFすることか
らQ9P,Q9Nのゲート電位はHighレベルとなり出力ＹはLow
レベルとなる。
OE信号をLowレベルにすると、▲▼信号はHighレ
ベルとなりQ6P,Q7Nは共にONする。この場合、DATA信号
がHighレベルであっても、Lowレベルであっても、Q9Pの
ゲート電位はHighレベル,Q9Nのゲート電位はLowレベル
となり、Q9P,Q9Nは共にOFFになるため出力Ｙはハイイン
ピーダンスとなる。
ベルとなりQ6P,Q7Nは共にONする。この場合、DATA信号
がHighレベルであっても、Lowレベルであっても、Q9Pの
ゲート電位はHighレベル,Q9Nのゲート電位はLowレベル
となり、Q9P,Q9Nは共にOFFになるため出力Ｙはハイイン
ピーダンスとなる。
従来３−ステート回路としては、出力インバータ及び
そのＰ型MOSトランジスタのゲートコントロール回路と
して、２入力NANDを、Ｎ型MOSトランジスタのゲートコ
ントロール回路として、２入力NORを使用している。す
なわち、ICに３−ステート端子があればMOSトランジス
タ素子は必ず10個使用することになる。
そのＰ型MOSトランジスタのゲートコントロール回路と
して、２入力NANDを、Ｎ型MOSトランジスタのゲートコ
ントロール回路として、２入力NORを使用している。す
なわち、ICに３−ステート端子があればMOSトランジス
タ素子は必ず10個使用することになる。
毎年、CPU等LSIの高集積化が加速度的になされてお
り、それにつれて、端子数が増し、３−ステート端子も
増えてきているため、チップサイズに対する影響も無視
出来ない。特に、出力トランジスタは負荷が大きいた
め、チャンネル幅は大きくなり、必然的に出力トランジ
スタを駆動する。２入力NAND及び２入力NORのチャンネ
ル幅も大きくしなければならず、チップ上の専有面積も
他の内部回路に比べ大きくなってしまい、３−ステート
端子の多い品種は不利である。
り、それにつれて、端子数が増し、３−ステート端子も
増えてきているため、チップサイズに対する影響も無視
出来ない。特に、出力トランジスタは負荷が大きいた
め、チャンネル幅は大きくなり、必然的に出力トランジ
スタを駆動する。２入力NAND及び２入力NORのチャンネ
ル幅も大きくしなければならず、チップ上の専有面積も
他の内部回路に比べ大きくなってしまい、３−ステート
端子の多い品種は不利である。
また、ゲートアレイにおいて、最近はI/O端子が増え
ており、３−ステート回路の専有面積が多くなってきて
いるため、他の機能へのMOSトランジスタ素子の利用率
が低くなり不利である。
ており、３−ステート回路の専有面積が多くなってきて
いるため、他の機能へのMOSトランジスタ素子の利用率
が低くなり不利である。
本発明の目的は、MOSトランジスタ素子数を減ずるこ
とによりその専有面積を小さくした３−ステート回路の
専有面積が多くなってきているため、他の機能へのMOS
トランジスタ素子の利用率が低くなり不利である。
とによりその専有面積を小さくした３−ステート回路の
専有面積が多くなってきているため、他の機能へのMOS
トランジスタ素子の利用率が低くなり不利である。
本発明の目的は、MOSトランジスタ素子数を減ずるこ
とによりその専有面積を小さくした３−ステート回路を
提供するものである。
とによりその専有面積を小さくした３−ステート回路を
提供するものである。
本発明は、第１〜第４のCMOSインバータを有しそれぞ
れのインバータは各１個のＰ型MOSトランジスタ及びＮ
型MOSトランジスタにより構成される３−ステート回路
において、第１のインバータのＰ型MOSトランジスタの
ソースを第１の電源に接続し、第１のインバータのＮ型
MOSトランジスタのソースを第３のインバータのＰ型MOS
トランジスタのソースと第３のインバータのＮ型MOSト
ランジスタのゲートに共通接続すると共に第２のコント
ロール信号の入力端子とし、第１のインバータのＰ型及
びＮ型トランジスタの各ドレインと第３のインバータの
Ｐ型MOSトランジスタのドレインを共通接続すると共に
第４のインバータのＰ型MOSトランジスタのゲートに接
続し、第２のインバータのＮ型MOSトランジスタのソー
スを第２の電源に接続し、第２のインバータのＰ型MOS
トランジスタのソースを第３のインバータのＮ型MOSト
ランジスタのソースと第３のインバータのＰ型MOSトラ
ンジスタのゲートに共通接続すると共に第１のコントロ
ール信号の入力端子とし、第２のインバータのＰ型及び
Ｎ型トランジスタの各ドレインと第３のインバータのＮ
型MOSトランジスタのドレインを共通接続すると共に第
４のインバータのＮ型MOSトランジスタのゲートに接続
し、第１のインバータのＰ型及びＮ型MOSトランジスタ
の各ゲートと第２のインバータのＰ型及びＮ型MOSトラ
ンジスタの各ゲートを共通接続すると共にデータ入力端
子とし、第４のインバータのＰ型MOSトランジスタのソ
ースを第１の電源に接続し、第４のインバータのＮ型MO
Sトランジスタのソースを第２の電源に接続し、第４の
インバータのＰ型及びＮ型MOSトランジスタの各ドレイ
ンを共通接続すると共に出力端子とすることにより構成
される。
れのインバータは各１個のＰ型MOSトランジスタ及びＮ
型MOSトランジスタにより構成される３−ステート回路
において、第１のインバータのＰ型MOSトランジスタの
ソースを第１の電源に接続し、第１のインバータのＮ型
MOSトランジスタのソースを第３のインバータのＰ型MOS
トランジスタのソースと第３のインバータのＮ型MOSト
ランジスタのゲートに共通接続すると共に第２のコント
ロール信号の入力端子とし、第１のインバータのＰ型及
びＮ型トランジスタの各ドレインと第３のインバータの
Ｐ型MOSトランジスタのドレインを共通接続すると共に
第４のインバータのＰ型MOSトランジスタのゲートに接
続し、第２のインバータのＮ型MOSトランジスタのソー
スを第２の電源に接続し、第２のインバータのＰ型MOS
トランジスタのソースを第３のインバータのＮ型MOSト
ランジスタのソースと第３のインバータのＰ型MOSトラ
ンジスタのゲートに共通接続すると共に第１のコントロ
ール信号の入力端子とし、第２のインバータのＰ型及び
Ｎ型トランジスタの各ドレインと第３のインバータのＮ
型MOSトランジスタのドレインを共通接続すると共に第
４のインバータのＮ型MOSトランジスタのゲートに接続
し、第１のインバータのＰ型及びＮ型MOSトランジスタ
の各ゲートと第２のインバータのＰ型及びＮ型MOSトラ
ンジスタの各ゲートを共通接続すると共にデータ入力端
子とし、第４のインバータのＰ型MOSトランジスタのソ
ースを第１の電源に接続し、第４のインバータのＮ型MO
Sトランジスタのソースを第２の電源に接続し、第４の
インバータのＰ型及びＮ型MOSトランジスタの各ドレイ
ンを共通接続すると共に出力端子とすることにより構成
される。
次に、本発明について図面を参照して説明する。
第２図は本発明の実施例の３−ステート回路の構成図
である。図に於いて、OE,▲▼（OEの反転信号）,DA
TAは入力端子,Yは出力端子,Q1P・Q1N・Q2P・Q2N・Q3P・
Q3N・Q4P・Q4NはMOSトランジスタでそれぞれ第１〜第４
のCMOSインバータを構成している。VCCは電源供給端子,
GNDは接地をそれぞれ示す。
である。図に於いて、OE,▲▼（OEの反転信号）,DA
TAは入力端子,Yは出力端子,Q1P・Q1N・Q2P・Q2N・Q3P・
Q3N・Q4P・Q4NはMOSトランジスタでそれぞれ第１〜第４
のCMOSインバータを構成している。VCCは電源供給端子,
GNDは接地をそれぞれ示す。
OE信号がHighレベルのとき、Q3PはOFFし、Q2Pのソー
ス側は、Highレベルとなる。またOE信号がHighレベルで
あることから、▲▼信号はLowレベルとなり、Q3Nは
OFFし、Q1Nのソース側はLowレベルとなる。
ス側は、Highレベルとなる。またOE信号がHighレベルで
あることから、▲▼信号はLowレベルとなり、Q3Nは
OFFし、Q1Nのソース側はLowレベルとなる。
この状態において、DATA信号をLowレベルにすると、Q
1P及びQ2PはONし、Q1N,Q2NはOFFするため、Q4P及びQ4N
のゲート電位はHighレベルとなり、Q4PがOFFし、Q4NがO
Nするため、出力ＹはLowレベルとなる。
1P及びQ2PはONし、Q1N,Q2NはOFFするため、Q4P及びQ4N
のゲート電位はHighレベルとなり、Q4PがOFFし、Q4NがO
Nするため、出力ＹはLowレベルとなる。
また、DATA信号をHighレベルにすると、Q1P,Q2PはOFF
し、Q1N,Q2NがONすることから、Q4P,Q4Nのゲート電位は
Lowレベルとなり、Q4PがONし、Q4NがOFFするため、出力
ＹはHighレベルとなる。
し、Q1N,Q2NがONすることから、Q4P,Q4Nのゲート電位は
Lowレベルとなり、Q4PがONし、Q4NがOFFするため、出力
ＹはHighレベルとなる。
OE信号をLowレベルにすると、▲▼信号はHighレ
ベルとなりQ3P,Q3Nは共にONする。この場合、Q3Pのソー
ス側はOE信号に、Q3Nのソース側はOE信号に接続されて
いるため、DATA信号がHighレベルであっても、Lowレベ
ルであっても、Q4Pのゲート電位はHighレベル、Q4Nのゲ
ート電位はLowレベルとなり、共にOFFとなるため出力Ｙ
はハイインピーダンスとなる。
ベルとなりQ3P,Q3Nは共にONする。この場合、Q3Pのソー
ス側はOE信号に、Q3Nのソース側はOE信号に接続されて
いるため、DATA信号がHighレベルであっても、Lowレベ
ルであっても、Q4Pのゲート電位はHighレベル、Q4Nのゲ
ート電位はLowレベルとなり、共にOFFとなるため出力Ｙ
はハイインピーダンスとなる。
第２図の本発明の実施例と第１図の参考例との違い
は、Q3P及びQ4Nの接続であり、参考例ではQ3Pのソース
側がVCCに、Q3Nのソース側がGNDに接続されているのに
対し、本実施例ではQ3Pのソース側がOE信号に、Q3Nのソ
ース側がOE信号に接続されている。
は、Q3P及びQ4Nの接続であり、参考例ではQ3Pのソース
側がVCCに、Q3Nのソース側がGNDに接続されているのに
対し、本実施例ではQ3Pのソース側がOE信号に、Q3Nのソ
ース側がOE信号に接続されている。
上記の実施例に示すようにすれば第３図の従来例に較
べてトランジスタが２個少なくて同等の機能を有するこ
とが明らかである。
べてトランジスタが２個少なくて同等の機能を有するこ
とが明らかである。
以上説明したように、本発明による３−ステート回路
では、従来の３−ステート回路に比べて、MOSトランジ
スタ素子は２個少なくなるため、３−ステート端子の多
い品種に対し、チップサイズの減少あるいは、同一チッ
プサイズにおける他の機能へのMOSトランジスタ素子の
利用率が高くなり、有利である。
では、従来の３−ステート回路に比べて、MOSトランジ
スタ素子は２個少なくなるため、３−ステート端子の多
い品種に対し、チップサイズの減少あるいは、同一チッ
プサイズにおける他の機能へのMOSトランジスタ素子の
利用率が高くなり、有利である。
第１図は参考例を示す図、第２図は本発明の実施例であ
る３−ステート回路の回路構成図、第３図は従来例であ
る３−ステート回路の回路構成図である。 OE,▲▼（OEの反転信号）,DATA……入力端子、Ｙ…
…出力端子、Q1P,Q1N,Q2P,Q2N,Q3P,Q3N,Q4P,Q4N,Q5P,Q5
N,Q6P,Q6N,Q7P,Q7N,Q8P,Q8N,Q9P,Q9N……MOSトランジス
タ、VCC……電源供給端子、GND……接地。
る３−ステート回路の回路構成図、第３図は従来例であ
る３−ステート回路の回路構成図である。 OE,▲▼（OEの反転信号）,DATA……入力端子、Ｙ…
…出力端子、Q1P,Q1N,Q2P,Q2N,Q3P,Q3N,Q4P,Q4N,Q5P,Q5
N,Q6P,Q6N,Q7P,Q7N,Q8P,Q8N,Q9P,Q9N……MOSトランジス
タ、VCC……電源供給端子、GND……接地。
Claims (1)
- 【請求項１】第１乃至第４のCMOSインバータを有しそれ
ぞれのインバータは各１個のＰ型MOSトランジスタ及び
Ｎ型MOSトランジスタにより構成される３−ステート回
路において、第１のインバータのＰ型MOSトランジスタ
のソースを第１の電源に接続し、第１のインバータのＮ
型MOSトランジスタのソースを第３のインバータのＰ型M
OSトランジスタのソースと第３のインバータのＮ型MOS
トランジスタのゲートに共通接続すると共に第２のコン
トロール信号の入力端子とし、第１のインバータのＰ型
及びＮ型トランジスタの各ドレインと第３のインバータ
のＰ型MOSトランジスタのドレインを共通接続すると共
に第４のインバータのＰ型MOSトランジスタのゲートに
接続し、第２のインバータのＮ型MOSトランジスタのソ
ースを第２の電源に接続し、第２のインバータのＰ型MO
Sトランジスタのソースを第３のインバータのＮ型MOSト
ランジスタのソースと第３のインバータのＰ型MOSトラ
ンジスタのゲートに共通接続すると共に第１のコントロ
ール信号の入力端子とし、第２のインバータのＰ型及び
Ｎ型トランジスタの各ドレインと第３のインバータのＮ
型MOSトランジスタのドレインを共通接続すると共に第
４のインバータのＮ型MOSトランジスタのゲートに接続
し、第１のインバータのＰ型及びＮ型MOSトランジスタ
の各ゲートと第２のインバータのＰ型及びＮ型MOSトラ
ンジスタの各ゲートを共通接続すると共にデータ入力端
子とし、第４のインバータのＰ型MOSトランジスタのソ
ースを第１の電源に接続し、第４のインバータのＮ型MO
Sトランジスタのソースを第２の電源に接続し、第４の
インバータのＰ型及びＮ型MOSトランジスタの各ドレイ
ンを共通接続すると共に出力端子とすることを特徴とす
る３−ステート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61226998A JPH0821845B2 (ja) | 1986-09-24 | 1986-09-24 | ３−ステ−ト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61226998A JPH0821845B2 (ja) | 1986-09-24 | 1986-09-24 | ３−ステ−ト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6380621A JPS6380621A (ja) | 1988-04-11 |
| JPH0821845B2 true JPH0821845B2 (ja) | 1996-03-04 |
Family
ID=16853909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61226998A Expired - Lifetime JPH0821845B2 (ja) | 1986-09-24 | 1986-09-24 | ３−ステ−ト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821845B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61173519A (ja) * | 1985-01-28 | 1986-08-05 | Sharp Corp | 出力回路 |
-
1986
- 1986-09-24 JP JP61226998A patent/JPH0821845B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6380621A (ja) | 1988-04-11 |
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