JPH0821855B2 - デジタル・フェ−ズ・ロックド・ル−プ - Google Patents
デジタル・フェ−ズ・ロックド・ル−プInfo
- Publication number
- JPH0821855B2 JPH0821855B2 JP57050429A JP5042982A JPH0821855B2 JP H0821855 B2 JPH0821855 B2 JP H0821855B2 JP 57050429 A JP57050429 A JP 57050429A JP 5042982 A JP5042982 A JP 5042982A JP H0821855 B2 JPH0821855 B2 JP H0821855B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- tooth
- clock
- frequency
- missing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 （Ａ） 発明の技術分野 本発明は、デジタル・フェーズ・ロックド・ループ特
に主クロック周波数をF0とし或る周波数をF2とすると
き、（F0−F2）／βに対応する形で外部同期信号と同期
するよう構成され、かつ上記周波数F2を適宜選択できる
ようにしたデジタル・フェーズ・ロックド・ループに関
するものである。
に主クロック周波数をF0とし或る周波数をF2とすると
き、（F0−F2）／βに対応する形で外部同期信号と同期
するよう構成され、かつ上記周波数F2を適宜選択できる
ようにしたデジタル・フェーズ・ロックド・ループに関
するものである。
（Ｂ） 技術の背景と問題点 従来から、デジタル・フェーズ・ロックド・ループ
（以下Ｄ−PLLと略す）は一般に第１図図示鎖線の構成
をとっている。なお第１図において、符号１は主クロッ
ク（＃Ａ）、２は同期信号発生源であって図示の場合に
はマイクロ・プロセッサであるもの、３はＤ−PLL、４
は歯抜け回路、５は分周回路、６は歯抜け制御回路、７
はマイクロプロセッサ用の主クロック（＃Ｂ）、
（ａ）、（ｂ）、（ｃ）は夫々矢印の先端部に対応する
信号の波形を概念的に示したものを表わしている。
（以下Ｄ−PLLと略す）は一般に第１図図示鎖線の構成
をとっている。なお第１図において、符号１は主クロッ
ク（＃Ａ）、２は同期信号発生源であって図示の場合に
はマイクロ・プロセッサであるもの、３はＤ−PLL、４
は歯抜け回路、５は分周回路、６は歯抜け制御回路、７
はマイクロプロセッサ用の主クロック（＃Ｂ）、
（ａ）、（ｂ）、（ｃ）は夫々矢印の先端部に対応する
信号の波形を概念的に示したものを表わしている。
なお，第１図において，図示の分周回路５の出力であ
る「各種クロック」が，マイクロ・プロセッサ２からの
同期信号に同期するように制御が行われるものとして示
されている。即ち，上記各種クロックに同期している信
号（Ｃ）と図示の「同期信号」との位相差を歯抜け制御
回路６が検出し，当該位相差を所定値に保つように歯抜
け回路４が動作する。
る「各種クロック」が，マイクロ・プロセッサ２からの
同期信号に同期するように制御が行われるものとして示
されている。即ち，上記各種クロックに同期している信
号（Ｃ）と図示の「同期信号」との位相差を歯抜け制御
回路６が検出し，当該位相差を所定値に保つように歯抜
け回路４が動作する。
上記歯抜け制御回路６は，一般にフリップ・フロップ
で構成されているものを歯抜け制御回路と称したもので
あり，当該フリップ・フロップと同じものである。また
上記歯抜け回路４は，一般に論理回路によって構成され
ているものを歯抜け回路と称したものであり，当該論理
回路は図示の誤差信号ERRORが１個発生された際に，主
クロック（＃Ａ）１におけるパルスを１個分通過せしめ
ないようにする。
で構成されているものを歯抜け制御回路と称したもので
あり，当該フリップ・フロップと同じものである。また
上記歯抜け回路４は，一般に論理回路によって構成され
ているものを歯抜け回路と称したものであり，当該論理
回路は図示の誤差信号ERRORが１個発生された際に，主
クロック（＃Ａ）１におけるパルスを１個分通過せしめ
ないようにする。
即ち、図示歯抜け制御回路６は、分周回路５から与え
られる分周結果の信号とマイクロ・プロセッサ２から与
えられる同期信号との位相誤差を抽出して誤差信号ERRO
Rを歯抜け回路４に供給する。歯抜け回路４は主クロッ
ク（＃Ａ）からの信号（ａ）を受取って分周回路５に転
送しているが、上記誤差信号が与えられると、当該誤差
信号に対応して図示信号（ｂ）の如くいわば歯抜け状態
をつくって分周回路５に供給する。この結果、分周回路
５は、分周処理に当って、歯抜けされたパルスの分だ
け、いわばゴマカされた形となって例えば分周出力の位
相を遅らせる。即ち例えば図示信号（ｃ）（II）の如く
変化させられ、上述の誤差信号ERRORを正常なものに維
持するようにする。
られる分周結果の信号とマイクロ・プロセッサ２から与
えられる同期信号との位相誤差を抽出して誤差信号ERRO
Rを歯抜け回路４に供給する。歯抜け回路４は主クロッ
ク（＃Ａ）からの信号（ａ）を受取って分周回路５に転
送しているが、上記誤差信号が与えられると、当該誤差
信号に対応して図示信号（ｂ）の如くいわば歯抜け状態
をつくって分周回路５に供給する。この結果、分周回路
５は、分周処理に当って、歯抜けされたパルスの分だ
け、いわばゴマカされた形となって例えば分周出力の位
相を遅らせる。即ち例えば図示信号（ｃ）（II）の如く
変化させられ、上述の誤差信号ERRORを正常なものに維
持するようにする。
Ｄ−PLLは上述の如く動作するが、図示分周回路５か
ら得られる各種クロックの周波数を０とすると、使用
される主クロック（＃Ａ）１の周波数F0は０ ＝F0/β （１） （但しβは分周比） で与えられるものとなる。このために、第１図図示にお
いてマイクロ・プロセッサ２に必要なクロック（＃Ｂ）
７の周波数と異なわざるを得ないことが生じ、このよう
な場合には必然的にクロック（＃Ａ）１とクロック（＃
Ｂ）７とを別々にもつことが必要となる。なお図示のク
ロック（＃Ｂ）７はマイクロ・プロセッサ２が同期して
処理を進めるためのクロック発生源からのクロックであ
り，図示の「同期信号」は上記クロック（＃Ｂ）７のク
ロックを分周した結果のパルス信号列と考えてよい。第
１図図示の場合，上述の如く図示の「各種クロック」は
図示の「同期信号」に対して同期した信号となるよう制
御されるべきものとして示されている。
ら得られる各種クロックの周波数を０とすると、使用
される主クロック（＃Ａ）１の周波数F0は０ ＝F0/β （１） （但しβは分周比） で与えられるものとなる。このために、第１図図示にお
いてマイクロ・プロセッサ２に必要なクロック（＃Ｂ）
７の周波数と異なわざるを得ないことが生じ、このよう
な場合には必然的にクロック（＃Ａ）１とクロック（＃
Ｂ）７とを別々にもつことが必要となる。なお図示のク
ロック（＃Ｂ）７はマイクロ・プロセッサ２が同期して
処理を進めるためのクロック発生源からのクロックであ
り，図示の「同期信号」は上記クロック（＃Ｂ）７のク
ロックを分周した結果のパルス信号列と考えてよい。第
１図図示の場合，上述の如く図示の「各種クロック」は
図示の「同期信号」に対して同期した信号となるよう制
御されるべきものとして示されている。
第１図において，主クロック（＃Ａ）１の信号（ａ）
とクロック（＃Ｂ）７からの信号とが実質上同じ周波数
をもつものであれば問題はない。しかし，主クロック
（＃Ａ）１の周波数がクロック（＃Ｂ）７の周波数にく
らべて僅かに高いクロックの発生源しか利用することが
できないという状況にあることがある。そのような場合
には，上述の如く，主クロック（＃Ａ）１とクロック
（＃Ｂ）７とは別々のクロック発生源を用いることとな
ってしまう。
とクロック（＃Ｂ）７からの信号とが実質上同じ周波数
をもつものであれば問題はない。しかし，主クロック
（＃Ａ）１の周波数がクロック（＃Ｂ）７の周波数にく
らべて僅かに高いクロックの発生源しか利用することが
できないという状況にあることがある。そのような場合
には，上述の如く，主クロック（＃Ａ）１とクロック
（＃Ｂ）７とは別々のクロック発生源を用いることとな
ってしまう。
（Ｃ） 発明の目的と構成 本発明は、上記の点を解決することを目的としてお
り、一般に或る周波数をF2とするとき、第１図図示の分
周回路５から得られる各種クロックの周波数０を０ ＝（F0−F2）／β （２） なる関係をとり得るようにし、例えば第１図においてク
ロック（＃Ａ）１とクロック（＃Ｂ）７とを共通化し得
るようにすることを目的としている。そしてそのため
に、本発明のデジタル・フェーズ・ロックド・ループ
は、特許請求の範囲の欄に記述されているように、歯抜
け回路４からの出力更に言えば分周回路への入力におい
て、歯抜け制御回路からの誤差信号と分周回路からの固
定分周出力との両者によって歯抜けされている形をとる
ようにした構成をもつことを特徴としている。以下図面
を参照しつつ説明する。
り、一般に或る周波数をF2とするとき、第１図図示の分
周回路５から得られる各種クロックの周波数０を０ ＝（F0−F2）／β （２） なる関係をとり得るようにし、例えば第１図においてク
ロック（＃Ａ）１とクロック（＃Ｂ）７とを共通化し得
るようにすることを目的としている。そしてそのため
に、本発明のデジタル・フェーズ・ロックド・ループ
は、特許請求の範囲の欄に記述されているように、歯抜
け回路４からの出力更に言えば分周回路への入力におい
て、歯抜け制御回路からの誤差信号と分周回路からの固
定分周出力との両者によって歯抜けされている形をとる
ようにした構成をもつことを特徴としている。以下図面
を参照しつつ説明する。
（Ｄ） 発明の実施例 第２図は本発明の一実施例構成を示し、第３図は他の
一実施例構成を示す。
一実施例構成を示す。
第２図において図中の符号2,3,4,5,6,7,（ａ），
（ｃ）は第１図に対応し、８は定常的な歯抜け回路、
（ｄ），（ｅ）は夫々矢印の先端部に対応する信号の保
形を表わしている。
（ｃ）は第１図に対応し、８は定常的な歯抜け回路、
（ｄ），（ｅ）は夫々矢印の先端部に対応する信号の保
形を表わしている。
第２図図示の場合、分周回路５から予め定められた分
周比に対応する固定分周周力F2が出力されて、図示定常
的な歯抜け回路８に供給される。なお当該定常な歯抜け
回路８は，上述の歯抜け回路４と実質的には同じ構成の
論理回路であり，第２図図示の信号ｄの例えば立上りが
存在する都度，主クロック（＃Ａ）１におけるパルスを
１個分通過されないようにする。図示信号（ｅ）と信号
（ａ）と信号（ｄ）との関係は 信号（ｅ）＝信号（ａ）・信号（ｄ） なる論理式を満たすものと考えてよい。当該信号ｄは上
述のERROR信号とは異なり，言わば継続的に発生させる
ものであって，その都度継続的に歯抜けが生じるように
されることから「定常的な歯抜け回路」と称している。
また第２図図示の歯抜け回路４や歯抜け制御回路６は，
第１図図示のものと同一物である。当該回路８は、受信
した主クロックF0について図示信号（ｅ）に示す如く歯
抜け処理を行った結果のクロック（F0−F2）を生成し，
当該歯抜け処理を行われた主クロック（F0−F2）を歯抜
け回路４に供給する。該歯抜け回路４は、上記歯抜けさ
れた結果のクロック（F0−F2）があたかも連続して供給
される主クロックF0であらかく如く動作してゆく。そし
てその動作以降の分周回路５や歯抜け制御回路６におけ
る動作は、第１図を参照して説明したものと全く同じで
あると考えてよい。なお第２図図示の場合にマイクロ・
プロセッサ２に供給されるクロックは，第１図図示の場
合のクロック（＃Ｂ）７の周波数と異なり，主クロック
（＃Ａ）１と同じものとしで示されているが，マイクロ
・プロセッサ２内では第２図図示の同期信号に同期した
図示「各種クロック」の下で動作すれば足りる。
周比に対応する固定分周周力F2が出力されて、図示定常
的な歯抜け回路８に供給される。なお当該定常な歯抜け
回路８は，上述の歯抜け回路４と実質的には同じ構成の
論理回路であり，第２図図示の信号ｄの例えば立上りが
存在する都度，主クロック（＃Ａ）１におけるパルスを
１個分通過されないようにする。図示信号（ｅ）と信号
（ａ）と信号（ｄ）との関係は 信号（ｅ）＝信号（ａ）・信号（ｄ） なる論理式を満たすものと考えてよい。当該信号ｄは上
述のERROR信号とは異なり，言わば継続的に発生させる
ものであって，その都度継続的に歯抜けが生じるように
されることから「定常的な歯抜け回路」と称している。
また第２図図示の歯抜け回路４や歯抜け制御回路６は，
第１図図示のものと同一物である。当該回路８は、受信
した主クロックF0について図示信号（ｅ）に示す如く歯
抜け処理を行った結果のクロック（F0−F2）を生成し，
当該歯抜け処理を行われた主クロック（F0−F2）を歯抜
け回路４に供給する。該歯抜け回路４は、上記歯抜けさ
れた結果のクロック（F0−F2）があたかも連続して供給
される主クロックF0であらかく如く動作してゆく。そし
てその動作以降の分周回路５や歯抜け制御回路６におけ
る動作は、第１図を参照して説明したものと全く同じで
あると考えてよい。なお第２図図示の場合にマイクロ・
プロセッサ２に供給されるクロックは，第１図図示の場
合のクロック（＃Ｂ）７の周波数と異なり，主クロック
（＃Ａ）１と同じものとしで示されているが，マイクロ
・プロセッサ２内では第２図図示の同期信号に同期した
図示「各種クロック」の下で動作すれば足りる。
なお上記説明において，歯抜け制御回路６がERROR信
号を発し歯抜け回路４が信号（ａ）の中から歯抜け的に
パルスを抜きとるものとして説明した。これは，図示
「同期信号」に対して図示「各種クロック」の位相が進
み方向にシフトする傾向をもつ場合の動作について説明
したものである。勿論「各種クロック」の位相が遅れ方
向にシフトする傾向をもつ場合の動作においては，図示
歯抜け回路４と逆にパルスを付加する構成が存在すれば
よく，上記進み方向と遅れ方向との両方向にシフトが生
じる場合にはパルスを付加する構成を併用することを禁
止するものではない。
号を発し歯抜け回路４が信号（ａ）の中から歯抜け的に
パルスを抜きとるものとして説明した。これは，図示
「同期信号」に対して図示「各種クロック」の位相が進
み方向にシフトする傾向をもつ場合の動作について説明
したものである。勿論「各種クロック」の位相が遅れ方
向にシフトする傾向をもつ場合の動作においては，図示
歯抜け回路４と逆にパルスを付加する構成が存在すれば
よく，上記進み方向と遅れ方向との両方向にシフトが生
じる場合にはパルスを付加する構成を併用することを禁
止するものではない。
（Ｅ） 発明の効果 以上説明した如く、本発明によれば、第（２）式に示
す如き関係をもつＤ−PLLを得ることができる。このた
めに、例えば第２図に示す如く、クロック源を共通化す
ることも可能となる。
す如き関係をもつＤ−PLLを得ることができる。このた
めに、例えば第２図に示す如く、クロック源を共通化す
ることも可能となる。
第１図は従来のデジタル・フェーズ・ロックド・ループ
の一例、第２図は本発明の一実施例構成、を示す。 図中、７は主クロック、２は同期信号発生源、４は歯抜
け回路、５は分周回路、６は歯抜け制御回路、８は定常
的な歯抜け回路を表わす。
の一例、第２図は本発明の一実施例構成、を示す。 図中、７は主クロック、２は同期信号発生源、４は歯抜
け回路、５は分周回路、６は歯抜け制御回路、８は定常
的な歯抜け回路を表わす。
Claims (1)
- 【請求項１】与えられた主クロックが供給されると共に
位相誤差に対応する誤差信号が供給されて当該誤差信号
に対応して上記主クロックを歯抜けせしめる歯抜け回
路，該歯抜け回路から供給された出力を分周する分周回
路，および該分周回路からの分周出力と外部から与えら
れる同期信号との位相誤差に対応する上記誤差信号を生
成する歯抜け制御回路を有するデジタル・フェーズ・ロ
ックド・ループにおいて， 上記同期信号を上記主クロックにもとづいて生成し， かつ上記分周回路からの予め定められた分周比をもつ固
定分周出力によって歯抜け処理を行われた主クロックを
生成する定常的な歯抜け回路をそなえると共に， 上記歯抜け回路に対して，上記定常的な歯抜け回路によ
って生成された歯抜け処理を行われた主クロックが供給
されるよう構成され， 上記分周回路は，上記与えられた主クロックに対して上
記誤差信号と上記固定分周出力との両者によって歯抜け
処理を実行されたクロックを受信するようにした ことを特徴とするデジタル・フェーズ・ロックド・ルー
プ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57050429A JPH0821855B2 (ja) | 1982-03-29 | 1982-03-29 | デジタル・フェ−ズ・ロックド・ル−プ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57050429A JPH0821855B2 (ja) | 1982-03-29 | 1982-03-29 | デジタル・フェ−ズ・ロックド・ル−プ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58168332A JPS58168332A (ja) | 1983-10-04 |
| JPH0821855B2 true JPH0821855B2 (ja) | 1996-03-04 |
Family
ID=12858617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57050429A Expired - Lifetime JPH0821855B2 (ja) | 1982-03-29 | 1982-03-29 | デジタル・フェ−ズ・ロックド・ル−プ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821855B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4917684A (en) * | 1986-09-01 | 1990-04-17 | Japan Medical Supply Co., Ltd. | Protective cover for inlet/outlet ports of the plastic bag used for medical purpose |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5546095B2 (ja) * | 1973-03-15 | 1980-11-21 | ||
| JPS5628418B2 (ja) * | 1975-01-22 | 1981-07-01 |
-
1982
- 1982-03-29 JP JP57050429A patent/JPH0821855B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58168332A (ja) | 1983-10-04 |
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