JPH0430605B2 - - Google Patents

Description

【発明の詳細な説明】 3.1 技術分野 この発明は、３重系システムにおいて、各系の
クロツクパルス（以下、単にクロツクという）を
同期させて、各系の論理部に供給するためのクロ
ツク同期装置に関するものである。

3.2 従来技術 従来の３重系におけるクロツク同期装置におい
ては、一つの系の電源が遮断された場合など、そ
の系のクロツクが発振停止になると、残る二つの
系のクロツクのデユーテイ比が変化し、安定した
デユーテイ比のクロツクが得られない欠点があつ
た。また、一つの系の同期回路の故障などによ
り、その系の多数決クロツクに「割れ」が生じ
て、後段の論理部に悪影響を及ぼす欠点もあつ
た。

3.3 第１発明の目的とその達成手段 この発明は、上記の欠点を排除することを第一
の目的とする。

上記目的をを達成するため、この発明は、従来
の各系のクロツク同期回路の出力に、多数決結果
の出力波形のエツジを用いて、一定幅のクロツク
波形を再生して出力する補正部を設け、その出力
を後段の論理部に供給するようにしたものであ
る。

3.4 第１発明の実施例 次に、この発明の一実施例を、第１図ないし第
４図に基いて説明する。

３重系を構成する各系Ａ，Ｂ，Ｃは、後述され
るような同一構成のクロツク同期部Sa，Sb，Sc
を有する。各クロツク同期部は、系ごとに備えら
れている図外のクロツク発生回路から、同一周波
数であることを要求される原クロツクocp₁，
ocp₂，ocp₃を印加され、同様の作用によりクロツ
クの同期化を行ない、それぞれ同一周波数の多数
決クロツクmjcp₁，mjcp₂，mjcp₃を出力する。従
つて、ここでは、第１系Ａのクロツク同期部Sa
について代表的に説明する。

クロツク同期部Saは第２図に示されているよ
うに、自系の原クロツクocp₁を印加されて歩進す
るプリセツト可能な分周カウンタ１と、このカウ
ンタからの分周クロツクdcp₁、他の二つの系の同
様のカウンタからの分周クロツクdcp₂，pcp₃を入
力される多数決回路２と、自系の分周クロツク
dcp₁を多数決回路２からの多数決クロツクmjcp₁
と出力の先後関係について比較して自系が進み
系、中間系、遅れ系のいずれであるかを判断し
て、比較結果に従つて前記カウンタ１を制御する
カウンタ制御回路３とから構成されている。

そして、各系のクロツク同期部から出力される
多数決クロツクmjcp₁〜₃は、この発明に基いて
各クロツク同期部の後段に設けられた補正部Ca，
Cb，Ccに入力される。

上記構成において、いずれの系の分周カウンタ
も故障がない場合の作用を説明すると、原クロツ
クocp₁の印加により分周カウンタ１が歩進されて
分周クロツクdcp₁を出力している場合、すなわ
ち、第２，３系の分周クロツクdcp₂，dcp₃がいず
れも出力されていない場合（この場合の第１系を
進み系という。）は、カウンタ制御回路３を構成
するインバータ４とオアゲート５により多数決ク
ロツクmjcp₁が出力されるまで、すなわち、第
２，３系のいずれかから分周クロツクが出力され
るまで、イネーブル信号S₁を消去して、カウンタ
１の歩進を停止させる。

これに対して、分周クロツクdcp₁の出力と同時
に多数決回路２が多数決クロツクmjcp₁を出力し
た場合、すなわち、第１系の分周クロツクの出力
前に第２系、又は第３系のいずれか一方が、分周
クロツクを出力している場合（この場合の第１系
を中間系という。）は、イネーブル信号S₁の入力
が持続されるので、カウンタ１は計数を続行す
る。

また、、第１系の分周クロツクdcp₁の出力の前
に、第２系と第３系の分周クロツクが出力されて
多数決クロツクmjcp₁が出力された場合（この場
合の第１系を遅れ系という。）は、カウンタ制御
回路３を構成するアンドート６がアンド条件を充
足されて、ロード信号S₂を出力し、これをカウン
タ１に与えてこのロード信号によりプリセツトデ
ータS₃をカウンタにセツトして、カウンタから分
周クロツクdcp₁を出力させる。

第２系、第３系のクロツク同期部Sb，Scも上
述と同様の作用をする。従つて、いま、各分周カ
ウンタが16分周カウンタ、第１系を進み系、第２
系を中間系、第３系を遅れ系であると仮定した場
合の各系の作用をタイムチヤートで示すと、第３
図のようになり、第１系の分周カウンタは分周ク
ロツクdcp₁の立上りによりイネーブル信号S₁が消
滅するため、カウンタ値“８”の次の歩進を、第
２系の分周クロツクdcp₂の出力によつて多数決ク
ロツク２が出力されるまで停止され、第３系の分
周カウンタは、すでに第１系と第２系の分周クロ
ツクdcp₁，dcp₃の出力によりロード信号S₂が出力
されたため、プリセツトデータがセツトされて、
そのまま歩進させれば破線の位置で分周クロツク
dcp₃を出力すべきところを、ロード信号S₂の立ち
下がり時に強制的に分周クロツクdcp₃を出力する
こととなる。第１系の分周カウンタ１は第２系の
分周クロツクの出力によりイネーブル信号S₁が再
び立上がつた後の原クロツクにより再度歩進を続
行される。

こうして、３重系の分周クロツクdcp₁，dcp₂，
dcp₃は同期がとられ、各系で得られる多数決クロ
ツクは常に周期が一定のクロツクとなる。

ところが、以上までの構成によれば、いずれか
の系に故障が生じて分周クロツクが出力しなくな
つた場合には、上述したように、デユーテイ比が
変化する。すなわち、第４図は、第３系の電源が
途中で遮断した場合における各パルスの波形を示
すタイムチヤートであるが、時間的境界線TLの
左側は、上記各同期部Sa，Sb，Scが正常である
状態を、右側は異常状態を示しており、多数決ク
ロツクの波形から判るように、第３系の電源が遮
断したときは、多数決クロツクmjcp₁のデユーテ
イが乱れている。

この発明は、上述された従来のクロツク同期部
Sa，Sb，Scに、それぞれ補正部Ca，Cb，Ccを
付加してなるものである。

いずれの補正部の構成も同一であるので、第１
系の補正部Caについて、第２図に基いて説明す
ると、補正部Caは前記多数決結果すなわち、多
数決クロツクmjcp₁を入力してその片側のエツジ
を用いて一定幅のパルスを発生する手段７と、前
記多数決出力を前記一定幅パルス発生手段７に受
け入れるタイミングを規制するゲート手段（本発
明のゲート回路に該当する。）８とからなつてい
る。

そして、第２図の例では、一定幅パルス発生手
段７は多数決クロツクの片側のエツツジでセツト
されて反転出力するフリツプフロツプ（本発明の
フリツプフロツプ回路に該当する。）９とそのフ
リツプフロツプの出力を一定時間遅延させて出力
する遅延素子（本発明の遅延回路に該当する。）
１０とで構成されている。このフリツプフロツプ
の出力ccpは一つにはこの同期装置の目的とする
論理部Laに与えられ、二つには遅延素子１０に
与えられる。遅延素子はフリツプフロツプ出力
ccpを所定時間遅延させて出力し、その遅延出力
dpを前記フリツプフロツプ９にリセツト入力と
して与えるとともに、ゲート手段８に多数決出力
を一定幅パルス発生手段７の受け入れるタイミン
グを規定する信号として入力する。

補正部Caの上記構成により、クロツク同期部
Saより今、多数決クロツクmjcp₁がゲート手段８
を経て一定幅パルス発生手段７のフリツプフロツ
プ９に入力すると、このフリツプフロツプがセツ
トされ、その反転出力（Ｑ）ccpが低レベルにな
る。この出力ccpのレベル低下時点より遅延素子
１０による所定の遅延時間ｔ経過後に遅延出力
dpも低レベルになるため、フリツプフロツプ９
がリセツトされ、従つてフリツプフロツプ９の出
力ccpが高レベルになる。さらに、この出力のレ
ベル上昇時点より遅延素子による所定時間ｔ経過
後に遅延出力dpも高レベルになる。そして、こ
の高レベルの遅延出力dpにより、ゲート手段８
は多数決クロツクmjcp₁の入力を出力可能な状態
にする。

このゲート手段は、正常な多数決クロツク
mjcp₁が出力されたときに出力可能な状態になつ
ていることが必要であるから、多数決クロツクの
周期をＴとすると、遅延素子１０の遅延時間ｔ
は、Ｔ／２よりもわずかに、すなわち、遅延出力
dpによりゲート手段８及びフリツプフロツプ９
がセツト可能になるための時間だけ小さくなけれ
ばならない。

高レベルの遅延出力dpによりゲート手段８の
出力可能な状態になつた後、多数決クロツク
mjcp₁が入力するため、フリツプフロツプ９が再
びセツトされ、その出力ccpが低レベルになる。
多数決クロツクの周期Ｔは一定であり、かつ、遅
延時間ｔも一定であるから、補正部Caの出力す
るクロツクパルスccpはデユーテイ比も一定とな
り、これが論理部Laに供給される。

上記のように、この発明は、多数決出力のエツ
ジを用いて所定の時間幅を有するクロツクccpを
再生し、これを後段の論理部La，Lb，Lcに供給
するものであるが、パルス幅は、例えば、遅延素
子の時定数により規定することができるので、多
数決クロツクのパルス幅（デユーテイ）の変化に
無関係に、安定したデユーテイのクロツクが得ら
れる。第４図の境界線TLより右側の部分は、一
つの系の電源遮断時に多数決クロツクmjcp₁のデ
ユーテイが乱れるのに対して、補正部出力ccpの
波形はデユーテイ二分の一で、安定していること
を示している。

また、第５図の上半部は、上記同期部のみの構
成による場合に多数決クロツクに割れ、sp₁，sp₂
が生じる不具合の一例を示している。この発明に
よれば、上述ように安定したデユーテイのクロツ
クを遅延させた一定幅パルスにより制御される、
ゲート８を設けることにより、多数決出力のエツ
ジを受け入れるタイミングを規制できるため、上
記多数決クロツクの割れによる悪影響を防止する
ことができる。すなわち、三系の分周クロツク
dcp₁，dcp₂，dcp₃が一例として、第５図に示すよ
うな場合は、多数決クロツクmjcpの波形の前後
に割れ、sp₁，sp₂が発生するが、上記補正部Caの
ゲートにより割れsp₁の後のエツジre₁は、すでに
補正部出力ccpが出力中のところに再出力するた
め、重畳され、結果的に割れsp₁が発生しなかつ
たのと同じになる。

また、割れsp₂の後のエツジre₂は、遅延素子出
力dpが低レベルであるため、ゲート８によりカ
ツトされ、無視される。

3.5 第２発明の目的とその達成手段 論理部の処理内容によつては、高速なクロツク
パルスが要求される場合がある。上記のような分
周カウンタ、多数決回路、及びカウンタ制御回路
を有する同期部を用いる同期装置において、高速
なクロツクが要求された場合に、同期部が高速な
素子を要求されて、分周不可能、同期化不可能な
場合がある。

この発明は、上記のように同期部に補正部を付
加してなる同期装置において所要の高速クロツク
パルスが得られるようにすることを第２の目的と
する。

この目的を達成するためには、第６図に例示す
るように、この発明に係る補正部Cαの後段に倍
周部Mαを結合すればよい。

3.6 第２発明の実施例 この倍周部Mαは、前記補正部の出力ccpを所
定時間遅延させる手段（本発明の補助遅延回路に
該当する。）１１と、その第１遅延遅延出力dp₁と
前記補正部出力ccpの排他的論理和をとるゲート
手段（本発明の排他的論理和のゲート回路に該当
する。）１２とからなり、これにより、第７図に
示すように、補正部出力ccpに対して倍周された
クロツクmccpをゲート手段１２より出力してい
る。また、前記第１遅延出力dp₁をさらに所定時
間遅延させる手段１０により遅延させて、その第
２遅延出力dp₂をフリツプフロツプ９及びゲート
手段８に入力するようにしている。

3.7 本発明の効果 以上のように、第１発明によるクロツク同期装
置は、各系に原クロツクパルスを分周するカウン
タを設け、その分周カウンタの出力する分周クロ
ツクパルスを全系の分周クロツクパルスの多数決
結果と比較し、その比較結果に従つて自系の分周
カウンタの値を制御することによつて３重系のク
ロツクパルスの同期化を行なう装置において、各
系に、前記多数決結果の出力波形のエツジを用い
て一定のゲート幅内において一定幅のクロツクパ
ルスを再生して論理部に供給する補正部を設けた
ものであるから、一つの系の異常により多数決出
力にデユーテイの変化が生じても論理部には安定
したデユーテイのクロツクが与えられ、また、多
数決クロツクに割れが生じても、それによる影響
が防止される効果が得られる。

さらに、第２発明によれば、第１発明による補
正部出力とその所定時間遅延させた出力との排他
的論理和をとつて論理部へのクロツクパルスとし
ているので、遅延素子の時定数を設定することに
より、所望の高速のクロツクパルスを得ることが
できる。

【図面の簡単な説明】

図面は、この発明の一実施例を示すものであ
り、第１図は３重系のクロツク系統を示すブロツ
ク図、第２図は代表的に第１系の同期装置の構成
例を示すブロツク図、第３図は３重系のクロツク
の同期化が行なわれる一態様を示すタイムチヤー
ト、第４図は１系に異常が発生した状態及びこの
発明の作用の一つを示すタイムチヤート、第５図
はこの発明の他の作用を説明するタイムチヤート
である。第６図は、この発明をさらに発展した場
合の補正部の構成を示すブロツク図、第７図は同
補正部の作用を説明するタイムチヤートである。 Ａ，Ｂ，Ｃ…系、Sa，Sb，Sc…クロツク同期
部、ocp₁〜ocp₃…原クロツク、dcp₁〜dcp₃…分周
クロツク、mjcp₁〜mjcp₃…多数決クロツク、１
…分周カウンタ、２…多数決回路、３…カウンタ
制御回路、Ca，Cb，Cc…補正部、７…一定幅パ
ルス発生手段、８…ゲート手段、９…フリツプフ
ロツプ、１０…遅延素子、La，Lb，Lc…論理
部、Mα…倍周部、１１…所定時間遅延させる手
段、１２…ゲート手段、dp₁…第１遅延出力、dp₂
…第２遅延出力、mccp…倍周されたクロツク。

Claims (1)

1. 【特許請求の範囲】 １ ３重系を構成する各系に原クロツクパルスを
   分周するカウンタを設け、各系の分周カウンタの
   出力する分周クロツクパルスを多数決処理して一
   つの多数決クロツクパルスを得るとともに、その
   各系の分周カウンタの値をその多数決クロツクパ
   ルスに同期させ、その各系に対応して設けられた
   論理部にその多数決クロツクパルスをそれぞれ出
   力するようにした３重系におけるクロツクパルス
   同期装置において、 前記論理部へ出力される前記多数決クロツクパ
   ルスを入力の一方とするゲート回路と、 前記ゲート回路の出力でセツトされて前記多数
   決クロツクパルスと反転した反転出力を前記論理
   部へ出力するフリツプフロツプ回路と、 前記フリツプフロツプ回路の反転出力を入力し
   た時から前記多数決クロツクパルスの周期の半分
   よりもわずかに少ない時間の経過後に、そのフリ
   ツプフロツプ回路をリセツトする出力を発生させ
   るとともに、その出力を前記ゲート回路の他方に
   入力させてそのゲート回路から出力を発生させる
   遅延回路と、 を有することを特徴とする３重系におけるクロツ
   クパルス同期装置。 ２ ３重系を構成する各系に原クロツクパルスを
   分周するカウンタを設け、各系の分周カウンタの
   出力する分周クロツクパルスを多数決処理して一
   つの多数決クロツクパルスを得るとともに、その
   各系の分周カウンタの値をその多数決クロツクパ
   ルスに同期させ、その各系に対応して設けられた
   論理部にその多数決クロツクパルスをそれぞれ出
   力するようにした３重系におけるクロツクパルス
   同期装置において、 前記論理部へ出力される前記多数決クロツクパ
   ルスを入力の一方とするゲート回路と、 前記ゲート回路の出力でセツトされて前記多数
   決クロツクパルスと反転した反転出力を得るフリ
   ツプフロツプ回路と、 前記フリツプフロツプ回路の反転出力を入力の
   一方とするとともに、出力を前記論理部に出力す
   る排他的論理和のゲート回路と、 前記フリツプフロツプ回路の反転出力を入力し
   たときから前記多数決クロツクパルスの周期の４
   分の１の時間の経過後に出力し、その出力を前記
   排他的論理和の入力の他方に入力する補助遅延回
   路と、 前記第１の遅延回路の出力を入力したときか
   ら、前記多数決クロツクパルスの周期の半分より
   もわずかに少ない時間の経過後に、前記フリツプ
   フロツプ回路をリセツトする出力を発生させると
   ともに、その出力を前記ゲート回路の他方に入力
   させてそのゲート回路から出力を発生させる遅延
   回路と、 を有することを特徴とする３重系におけるクロツ
   クパルス同期装置。