JPH0821860B2 - デコ−ダ - Google Patents
デコ−ダInfo
- Publication number
- JPH0821860B2 JPH0821860B2 JP61105909A JP10590986A JPH0821860B2 JP H0821860 B2 JPH0821860 B2 JP H0821860B2 JP 61105909 A JP61105909 A JP 61105909A JP 10590986 A JP10590986 A JP 10590986A JP H0821860 B2 JPH0821860 B2 JP H0821860B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- input
- time
- signal
- decoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Executing Machine-Instructions (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデコーダに関し、特にマイクロコンピュータ
の命令デコーダ等に用いられるダイナミック型のデコー
ダに関する。
の命令デコーダ等に用いられるダイナミック型のデコー
ダに関する。
マイクロコンピュータは命令コードを入力し、その命
令の実行に必要な制御信号を出力する命令デコーダを持
つが、従来からこの命令デコーダは素子数を少くし、か
つ、チップサイズを小さくして価格を下げるためにダイ
ナミック型のものがよく用いられる。
令の実行に必要な制御信号を出力する命令デコーダを持
つが、従来からこの命令デコーダは素子数を少くし、か
つ、チップサイズを小さくして価格を下げるためにダイ
ナミック型のものがよく用いられる。
第３図はマイクロコンピュータにおける命令デコーダ
の真理値を示す図である。
の真理値を示す図である。
第３図において、A0,A1,M1は入力信号であり１〜
６は出力信号である。入力信号を更に分類すると、A0,A
1は命令コードのそれぞれ１ビットの論理レベルを表わ
す信号であり、M1は各命令を実行した時の１マシン・サ
イクル目に出る信号である。出力１〜６までの横の
行はそれぞれその出力が“1"になる時の入力条件、即
ち、出力Q1〜Q6が“0"になる時の入力条件を表わしてい
る。例えば、出力１の行では、出力Q1は入力A0,A1,M1
の信号がすべて“1"の時に“0"となり、入力A0,A1,M1の
少くとも１つの信号が“0"のときは出力Q1は“1"とな
る。
６は出力信号である。入力信号を更に分類すると、A0,A
1は命令コードのそれぞれ１ビットの論理レベルを表わ
す信号であり、M1は各命令を実行した時の１マシン・サ
イクル目に出る信号である。出力１〜６までの横の
行はそれぞれその出力が“1"になる時の入力条件、即
ち、出力Q1〜Q6が“0"になる時の入力条件を表わしてい
る。例えば、出力１の行では、出力Q1は入力A0,A1,M1
の信号がすべて“1"の時に“0"となり、入力A0,A1,M1の
少くとも１つの信号が“0"のときは出力Q1は“1"とな
る。
又、出力２の行では、出力Q2は入力A0が“1"でA1が
“0"のとき“0"となり、入力A0が“0"又はA1が“1"のと
き“1"となる。なお、出力２の入力M1が“X"であるこ
とは出力Q2のレベルが入力M1により影響を受けないこと
を表わす。
“0"のとき“0"となり、入力A0が“0"又はA1が“1"のと
き“1"となる。なお、出力２の入力M1が“X"であるこ
とは出力Q2のレベルが入力M1により影響を受けないこと
を表わす。
次に、第４図は従来のデコーダの一例の回路図、第５
図は第４図のデコーダの動作を説明するためのタイム図
である。
図は第４図のデコーダの動作を説明するためのタイム図
である。
第４図において、デコード部１はＮチャネル・トラン
ジスタのみで構成され、接地端子に接続される。デコー
ド部１の出力はプリチャージ回路３とワイヤード・オア
され波形整形用のインバータ４に接続される。
ジスタのみで構成され、接地端子に接続される。デコー
ド部１の出力はプリチャージ回路３とワイヤード・オア
され波形整形用のインバータ４に接続される。
プリチャージ回路３はＰチャネル・トランジスタのみ
で構成され、正電源５に接続される。
で構成され、正電源５に接続される。
次に、第４図に示すデコーダの動作を第５図を参照し
て説明する。
て説明する。
第４図における出力Q1′及びQ1は、第５図に示す時間
t0以前の期間では、プリチャージ信号C1が“0"であるか
るプリチャージ用Ｐチャネル・トランジスタ６は導通
し、Ｎチャネル・トランジスタ７が非導通となるので、
出力Q1′のレベルは“1"となる出力Q1も“1"となる。第
５図に示す時間t0から時間t3の期間では、Ｐチャネル・
トランジスタ６は非導通となりＮチャネル・トランジス
タ7,8,10は導通となるが、Ｎチャネル・トランジスタ９
は非導通であるので、出力Q1′の出力端はハイ・インピ
ーダンスの状態となり、コンデンサ11の容量により、出
力Q1′のレベルは時間t0以前の論理レベルである“1"に
保持され、出力Q1も“1"である。
t0以前の期間では、プリチャージ信号C1が“0"であるか
るプリチャージ用Ｐチャネル・トランジスタ６は導通
し、Ｎチャネル・トランジスタ７が非導通となるので、
出力Q1′のレベルは“1"となる出力Q1も“1"となる。第
５図に示す時間t0から時間t3の期間では、Ｐチャネル・
トランジスタ６は非導通となりＮチャネル・トランジス
タ7,8,10は導通となるが、Ｎチャネル・トランジスタ９
は非導通であるので、出力Q1′の出力端はハイ・インピ
ーダンスの状態となり、コンデンサ11の容量により、出
力Q1′のレベルは時間t0以前の論理レベルである“1"に
保持され、出力Q1も“1"である。
時間t3から時間t4の期間は時間t0以前と同様にＰチャ
ネル・トランジスタ６が導通し、Ｎチャネル・トランジ
スタ７が非導通になるので、出力Q1′及び出力Q1は共に
“1"となる。
ネル・トランジスタ６が導通し、Ｎチャネル・トランジ
スタ７が非導通になるので、出力Q1′及び出力Q1は共に
“1"となる。
時間t4から時間t7の間はＰチャネル・トランジスタ６
が非導通、Ｎチャネル・トランジスタ7,8が導通、9,10
が非導通となり、出力Q1′及び出力Q1は“1"を保持す
る。時間t7から時間t3の間は、時間t0以前又は時間t3か
ら時間t4の間と同様に、出力Q1′及び出力Q1は“1"とな
る。
が非導通、Ｎチャネル・トランジスタ7,8が導通、9,10
が非導通となり、出力Q1′及び出力Q1は“1"を保持す
る。時間t7から時間t3の間は、時間t0以前又は時間t3か
ら時間t4の間と同様に、出力Q1′及び出力Q1は“1"とな
る。
次に、時間t3以降はＰチャネル・トランジスタ６は非
導通の状態となり、接地電位と出力Q1′の間に挿入され
ているＮチャネル・トランジスタ7,8,9,10はすべて導通
状態となり、出力Q1′及び出力Q1の論理レベルは“0"へ
と変化する。
導通の状態となり、接地電位と出力Q1′の間に挿入され
ているＮチャネル・トランジスタ7,8,9,10はすべて導通
状態となり、出力Q1′及び出力Q1の論理レベルは“0"へ
と変化する。
出力Q2′及び出力Q2の論理レベルについても上記と同
様に考えると、第５図に示す波形となる。
様に考えると、第５図に示す波形となる。
上述した従来のデコーダでは、第３図の真理値を示す
図を見る限りにおいては、出力Q2のレベルは入力M1のレ
ベルと無関係に、入力A0が“1"A1が“0"であれば“0"で
なければならないが、第５図から明らかなように、入力
M1の立下り後の時間t3〜t4のプリチャージ期間中に、出
力Q2は“1"になる。このように、従来のデコーダは入力
信号の変化点のプリチャージのタイミングで出力信号が
無効になってしまうので、デコーダの出力信号をストロ
ーブ信号として使う場合はデコーダをスタティク構成に
するしかなく、素子数が増大するという問題点がある。
図を見る限りにおいては、出力Q2のレベルは入力M1のレ
ベルと無関係に、入力A0が“1"A1が“0"であれば“0"で
なければならないが、第５図から明らかなように、入力
M1の立下り後の時間t3〜t4のプリチャージ期間中に、出
力Q2は“1"になる。このように、従来のデコーダは入力
信号の変化点のプリチャージのタイミングで出力信号が
無効になってしまうので、デコーダの出力信号をストロ
ーブ信号として使う場合はデコーダをスタティク構成に
するしかなく、素子数が増大するという問題点がある。
本発明の目的は、入力信号の変化点のプリチャージの
タイミングで出力信号が無効となることを防止できるデ
コーダを提供することにある。
タイミングで出力信号が無効となることを防止できるデ
コーダを提供することにある。
本発明のデコーダは、１導電型のトランジスタで構成
されプリチャージ信号により所定のタイミングでプリチ
ャージされるプリチャージ回路と、該プリチャージ回路
を構成する前記１導電型のトランジスタとは逆導電型の
トランジスタで構成され前記プリチャージ回路の電位と
所定数の入力信号の論理レベルとに対応した複数のデコ
ード信号を出力するデコード部と、該デコード部からの
前記デコード信号を入力して前記プリチャージ信号の解
除後所定のタイミングで発生するクロック信号がアクテ
ィブのときは前記デコード信号の反転した論理レベルを
出力し、クロック信号が非アクティブのときは直前の出
力の論理レベルを容量により保持する複数個のクロック
ド・インバータとを含んで構成される。
されプリチャージ信号により所定のタイミングでプリチ
ャージされるプリチャージ回路と、該プリチャージ回路
を構成する前記１導電型のトランジスタとは逆導電型の
トランジスタで構成され前記プリチャージ回路の電位と
所定数の入力信号の論理レベルとに対応した複数のデコ
ード信号を出力するデコード部と、該デコード部からの
前記デコード信号を入力して前記プリチャージ信号の解
除後所定のタイミングで発生するクロック信号がアクテ
ィブのときは前記デコード信号の反転した論理レベルを
出力し、クロック信号が非アクティブのときは直前の出
力の論理レベルを容量により保持する複数個のクロック
ド・インバータとを含んで構成される。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の回路図である。
第１図に示す実施例は、デコード部１とプリチャージ
回路３の回路構成及び動作は、前述した第４図の従来例
とまったく同一であり、その説明を省略する。従来例と
の相違点はデコード部１とプリチャージ回路３の出力を
受ける回路が、従来例ではインバータ４になっていたの
が、クロックド・インバータ12になっていることであ
る。
回路３の回路構成及び動作は、前述した第４図の従来例
とまったく同一であり、その説明を省略する。従来例と
の相違点はデコード部１とプリチャージ回路３の出力を
受ける回路が、従来例ではインバータ４になっていたの
が、クロックド・インバータ12になっていることであ
る。
第２図は第１図の実施例の動作を説明するためのタイ
ム図、第６図は第１図のクロックド・インバータの回路
図である。
ム図、第６図は第１図のクロックド・インバータの回路
図である。
以下に、第１図の実施例の動作について第２図及び第
６図を参照して説明する。
６図を参照して説明する。
第１図及び第２図において、出力Q1′及びQ2′の波形
は第５図に示す従来例の波形と同じである。しかし、従
来例と異なる点は、クロックド・インバータ12は時間t1
〜t2,t5〜t6及びt0〜t10の期間の入力C2が“1"のとき、
出力Q1′Q2′〜Q6′のゲート入力の論理レベルを反転し
た出力Q1″,Q2″〜Q6″を出力するが、時間t1以前、時
間t2〜t5、t6〜t9及び時間t10以降の入力C2が“0"のと
き、出力Q1″及びQ2″のレベルは出力Q1′及びQ2′のレ
ベルに無関係に、直前の論理レベルを保持することであ
る。
は第５図に示す従来例の波形と同じである。しかし、従
来例と異なる点は、クロックド・インバータ12は時間t1
〜t2,t5〜t6及びt0〜t10の期間の入力C2が“1"のとき、
出力Q1′Q2′〜Q6′のゲート入力の論理レベルを反転し
た出力Q1″,Q2″〜Q6″を出力するが、時間t1以前、時
間t2〜t5、t6〜t9及び時間t10以降の入力C2が“0"のと
き、出力Q1″及びQ2″のレベルは出力Q1′及びQ2′のレ
ベルに無関係に、直前の論理レベルを保持することであ
る。
以上のことから、第２図に示す時間t0までの入力A0,A
1及びM1のレベル変化に対しては時間t1のタイミングで
出力Q1〜Q6のレベルが変化し、同様に、時間t3での入力
変化に対して時間t5、時間t7での入力変化に対して時間
t9のタイミングで出力が変化することがわかる。このよ
うに、入力が変化してから出力が変化するまでの時間に
遅延はあるが、入力C1を“0"にしたプリチャージのタイ
ミングであっても、出力Q1〜Q6の論理レベルはその前の
レベルを保持している。
1及びM1のレベル変化に対しては時間t1のタイミングで
出力Q1〜Q6のレベルが変化し、同様に、時間t3での入力
変化に対して時間t5、時間t7での入力変化に対して時間
t9のタイミングで出力が変化することがわかる。このよ
うに、入力が変化してから出力が変化するまでの時間に
遅延はあるが、入力C1を“0"にしたプリチャージのタイ
ミングであっても、出力Q1〜Q6の論理レベルはその前の
レベルを保持している。
特に、出力Q2に注目すれば時間t1から時間t9の期間で
入力M1の変化及びプリチャージのタイミングの有無にか
かわらず、入力A0が“1"入力A1が“0"であれば、出力Q2
は“0"を出力しているので出力Q2は入力A0が“1"入力A1
が“0"の命令の実行時、１マシン・サイクル目か２マシ
ン・サイクル目以降かにかかわらず、換言すれば、入力
M1が“1"か“0"かにかかわらず、出力されるストローブ
信号として使用できる。
入力M1の変化及びプリチャージのタイミングの有無にか
かわらず、入力A0が“1"入力A1が“0"であれば、出力Q2
は“0"を出力しているので出力Q2は入力A0が“1"入力A1
が“0"の命令の実行時、１マシン・サイクル目か２マシ
ン・サイクル目以降かにかかわらず、換言すれば、入力
M1が“1"か“0"かにかかわらず、出力されるストローブ
信号として使用できる。
又、プリチャージ期間中もデコーダ出力が有効である
ので、デコード動作とデコーダ出力を使う動作をオーバ
・ラップさせることができ、実質的にデコード時間をゼ
ロとすることができる。
ので、デコード動作とデコーダ出力を使う動作をオーバ
・ラップさせることができ、実質的にデコード時間をゼ
ロとすることができる。
以上説明したとおり、本実施例では命令デコーダにつ
いて説明したが、本発明はLCD,LED及びFIP等の表示デコ
ーダに適用することもできる。
いて説明したが、本発明はLCD,LED及びFIP等の表示デコ
ーダに適用することもできる。
以上説明したように本発明のデコーダは、ダイナミッ
ク型のデコーダの出力にクロックド・インバータを付加
することにより、プリチャージ期間中もデコーダ出力が
無効になることを防止できるという効果がある。
ク型のデコーダの出力にクロックド・インバータを付加
することにより、プリチャージ期間中もデコーダ出力が
無効になることを防止できるという効果がある。
第１図は本発明の一実施例の回路図、第２図は第１図の
実施例の動作を説明するためのタイム図、第３図はマイ
クロコンピュータにおける命令デコーダの真理値を示す
図、第４図は従来のデコーダの一例の回路図、第５図は
第４図の従来例の動作を説明するためのタイム図、第６
図は第１図のクロックド・インバータの回路図である。 １……デコード部、３……プリチャージ回路、４……イ
ンバータ、５……正電源、６……Ｐチャネル・トランジ
スタ、7,8,9,10……Ｐチャネル・トランジスタ、11……
コンデンサ、12……クロックド・インバータ。
実施例の動作を説明するためのタイム図、第３図はマイ
クロコンピュータにおける命令デコーダの真理値を示す
図、第４図は従来のデコーダの一例の回路図、第５図は
第４図の従来例の動作を説明するためのタイム図、第６
図は第１図のクロックド・インバータの回路図である。 １……デコード部、３……プリチャージ回路、４……イ
ンバータ、５……正電源、６……Ｐチャネル・トランジ
スタ、7,8,9,10……Ｐチャネル・トランジスタ、11……
コンデンサ、12……クロックド・インバータ。
Claims (1)
- 【請求項１】１導電型のトランジスタで構成されプリチ
ャージ信号により所定のタイミングでプリチャージされ
るプリチャージ回路と、該プリチャージ回路を構成する
前記１導電型のトランジスタとは逆導電型のトランジス
タで構成され前記プリチャージ回路の電位と所定数の入
力信号の論理レベルとに対応した複数のデコード信号を
出力するデコード部と、該デコード部からの前記デコー
ド信号を入力して前記プリチャージ信号の解除後所定の
タイミングで発生するクロック信号がアクティブのとき
は前記デコード信号の反転した論理レベルを出力し、ク
ロック信号が非アクティブのときは直前の出力の論理レ
ベルを容量により保持する複数個のクロックド・インバ
ータとを含むことを特徴とするデコーダ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61105909A JPH0821860B2 (ja) | 1986-05-08 | 1986-05-08 | デコ−ダ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61105909A JPH0821860B2 (ja) | 1986-05-08 | 1986-05-08 | デコ−ダ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62262518A JPS62262518A (ja) | 1987-11-14 |
| JPH0821860B2 true JPH0821860B2 (ja) | 1996-03-04 |
Family
ID=14419992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61105909A Expired - Lifetime JPH0821860B2 (ja) | 1986-05-08 | 1986-05-08 | デコ−ダ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821860B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07105727B2 (ja) * | 1988-08-09 | 1995-11-13 | 株式会社東芝 | 半導体論理回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5672533A (en) * | 1979-11-19 | 1981-06-16 | Hitachi Ltd | Latch circuit |
| JPS59152725A (ja) * | 1983-02-21 | 1984-08-31 | Hitachi Ltd | マルチプレクサ |
| JPS59223998A (ja) * | 1983-06-03 | 1984-12-15 | Toshiba Corp | 擬似スタテイツクｍｏｓ回路 |
-
1986
- 1986-05-08 JP JP61105909A patent/JPH0821860B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62262518A (ja) | 1987-11-14 |
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