JPH08221321A - 複数のｅｅｐｒｏｍを有する処理装置 - Google Patents
複数のｅｅｐｒｏｍを有する処理装置Info
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- JPH08221321A JPH08221321A JP4776695A JP4776695A JPH08221321A JP H08221321 A JPH08221321 A JP H08221321A JP 4776695 A JP4776695 A JP 4776695A JP 4776695 A JP4776695 A JP 4776695A JP H08221321 A JPH08221321 A JP H08221321A
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- 102100029469 WD repeat and HMG-box DNA-binding protein 1 Human genes 0.000 description 4
- 101710097421 WD repeat and HMG-box DNA-binding protein 1 Proteins 0.000 description 4
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Landscapes
- Memory System (AREA)
- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
- Read Only Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】 ページライトモードを有する複数のＥＥＰＲ
ＯＭとそれらのＥＥＰＲＯＭをアクセスするＣＰＵとを
含む処理装置に於いて、ＥＥＰＲＯＭへのデータの書き
込み時間を短縮する。 【構成】 ＣＰＵ５がＥＥＰＲＯＭ１，２にデータを書
き込む場合、アドレス変換デコーダ４が、ＣＰＵ５のメ
モリ空間３の内、ＥＥＰＲＯＭ１，２に割り当てられて
いるメモリ空間Ｍ１，Ｍ２をＥＥＰＲＯＭ１，２のペー
ジライトモード可能単位であるページに分割した際の個
々の分割部分が順番にＥＥＰＲＯＭ１，２に振り分けら
れるべく、ＣＰＵ５から出力されるアドレスを変換して
ＥＥＰＲＯＭ１，２に出力する。この結果、ＥＥＰＲＯ
Ｍ１，２にページ単位で順番に振り分けられてデータが
書き込まれることになるので、ウエイト時間を改善で
き、従ってデータの書き込み時間を短縮することができ
る。
ＯＭとそれらのＥＥＰＲＯＭをアクセスするＣＰＵとを
含む処理装置に於いて、ＥＥＰＲＯＭへのデータの書き
込み時間を短縮する。 【構成】 ＣＰＵ５がＥＥＰＲＯＭ１，２にデータを書
き込む場合、アドレス変換デコーダ４が、ＣＰＵ５のメ
モリ空間３の内、ＥＥＰＲＯＭ１，２に割り当てられて
いるメモリ空間Ｍ１，Ｍ２をＥＥＰＲＯＭ１，２のペー
ジライトモード可能単位であるページに分割した際の個
々の分割部分が順番にＥＥＰＲＯＭ１，２に振り分けら
れるべく、ＣＰＵ５から出力されるアドレスを変換して
ＥＥＰＲＯＭ１，２に出力する。この結果、ＥＥＰＲＯ
Ｍ１，２にページ単位で順番に振り分けられてデータが
書き込まれることになるので、ウエイト時間を改善で
き、従ってデータの書き込み時間を短縮することができ
る。
Description
【０００１】
【産業上の利用分野】本発明はページライトモードを有
する複数のＥＥＰＲＯＭとそれらのＥＥＰＲＯＭをアク
セスするＣＰＵとを含む処理装置に関し、特にＥＥＰＲ
ＯＭへのデータの書き込み時間を大幅に短縮することが
できる複数のＥＥＰＲＯＭを有する処理装置に関する。
する複数のＥＥＰＲＯＭとそれらのＥＥＰＲＯＭをアク
セスするＣＰＵとを含む処理装置に関し、特にＥＥＰＲ
ＯＭへのデータの書き込み時間を大幅に短縮することが
できる複数のＥＥＰＲＯＭを有する処理装置に関する。
【０００２】
【従来の技術】通信システム等に於いて使用する処理装
置の中には、ページライトモードを有するＥＥＰＲＯＭ
を複数有し、それらに装置の各種情報やファームウェア
のプログラムデータ等を保存するようにしたものがあ
る。ページライトモードを有するＥＥＰＲＯＭは、１ペ
ージ分（例えば６４バイト）の書き込みデータを格納す
る高速メモリを内蔵しており、ページライトモードによ
る書き込み時には１ページ分の書き込みデータを高速メ
モリに一旦格納し、その後に高速メモリから内部のＥＥ
ＰＲＯＭ部分へ書き込む。従ってＣＰＵは、１ページ分
のデータの書き込みを行う場合、書き込みデータをＥＥ
ＰＲＯＭへ高速に転送できるという利点がある。
置の中には、ページライトモードを有するＥＥＰＲＯＭ
を複数有し、それらに装置の各種情報やファームウェア
のプログラムデータ等を保存するようにしたものがあ
る。ページライトモードを有するＥＥＰＲＯＭは、１ペ
ージ分（例えば６４バイト）の書き込みデータを格納す
る高速メモリを内蔵しており、ページライトモードによ
る書き込み時には１ページ分の書き込みデータを高速メ
モリに一旦格納し、その後に高速メモリから内部のＥＥ
ＰＲＯＭ部分へ書き込む。従ってＣＰＵは、１ページ分
のデータの書き込みを行う場合、書き込みデータをＥＥ
ＰＲＯＭへ高速に転送できるという利点がある。
【０００３】このような従来の処理装置に於いては、個
々のＥＥＰＲＯＭにはＣＰＵの連続するメモリ空間が割
り当てられており、ＥＥＰＲＯＭへデータを書き込む場
合には、書き込み対象となる１個のＥＥＰＲＯＭを指定
し、ページライトモードを使用して１ページ毎にデータ
を書き込んでいく。即ち、各ページ毎に、その書き込み
動作のために必要なプログラム電圧を与えておいて、書
き込みデータを１ページ分与え、所定のタイミングを有
する書き込みパルスを印加して書き込みを行う。但し、
ページライトモードを使用して複数ページ分のデータを
連続して書き込む場合には、前述したようにＥＥＰＲＯ
Ｍ内の高速メモリに格納されたデータが実際にＥＥＰＲ
ＯＭ部分に書き込まれた後でなければ、次のページの書
き込みデータを入力することができないので、１ページ
を書き込む毎に数１０ｍｓ程度のウエイト時間を取った
後に次のページを書き込むようにしている。
々のＥＥＰＲＯＭにはＣＰＵの連続するメモリ空間が割
り当てられており、ＥＥＰＲＯＭへデータを書き込む場
合には、書き込み対象となる１個のＥＥＰＲＯＭを指定
し、ページライトモードを使用して１ページ毎にデータ
を書き込んでいく。即ち、各ページ毎に、その書き込み
動作のために必要なプログラム電圧を与えておいて、書
き込みデータを１ページ分与え、所定のタイミングを有
する書き込みパルスを印加して書き込みを行う。但し、
ページライトモードを使用して複数ページ分のデータを
連続して書き込む場合には、前述したようにＥＥＰＲＯ
Ｍ内の高速メモリに格納されたデータが実際にＥＥＰＲ
ＯＭ部分に書き込まれた後でなければ、次のページの書
き込みデータを入力することができないので、１ページ
を書き込む毎に数１０ｍｓ程度のウエイト時間を取った
後に次のページを書き込むようにしている。
【０００４】また、ＥＥＰＲＯＭに２世代分のデータを
保存して管理する場合、従来は、２個のＥＥＰＲＯＭを
用意し、それぞれの世代のデータを１個のＥＥＰＲＯＭ
に書き込むという構成を採用していた。
保存して管理する場合、従来は、２個のＥＥＰＲＯＭを
用意し、それぞれの世代のデータを１個のＥＥＰＲＯＭ
に書き込むという構成を採用していた。
【０００５】図４は２個のＥＥＰＲＯＭを使用して２世
代分のデータを保存して管理するようにした従来の処理
装置の要部ブロック図である。同図に於いて、ＥＥＰＲ
ＯＭ４０１，４０２は、それぞれ異なる世代のデータを
保持するためのもので、同図のメモリ空間４０３に示す
ように、ＥＥＰＲＯＭ４０１にはＣＰＵ４０４の連続す
るメモリ空間Ｍ１が、ＥＥＰＲＯＭ４０２にはメモリ空
間Ｍ１と重複して設定されているメモリ空間Ｍ２が割り
当てられている。今、ＥＥＰＲＯＭ４０１に現世代のデ
ータが保存されており、ＥＥＰＲＯＭ４０２にその１つ
前の世代のデータが保存されている状態に於いて、世代
を１つ進める場合、ＣＰＵ４０４は、ＥＥＰＲＯＭ４０
２の内容をページライトモードを使用して前述した方法
でページ単位で書き換え、ＥＥＰＲＯＭ４０２に新たな
世代のデータを格納する。
代分のデータを保存して管理するようにした従来の処理
装置の要部ブロック図である。同図に於いて、ＥＥＰＲ
ＯＭ４０１，４０２は、それぞれ異なる世代のデータを
保持するためのもので、同図のメモリ空間４０３に示す
ように、ＥＥＰＲＯＭ４０１にはＣＰＵ４０４の連続す
るメモリ空間Ｍ１が、ＥＥＰＲＯＭ４０２にはメモリ空
間Ｍ１と重複して設定されているメモリ空間Ｍ２が割り
当てられている。今、ＥＥＰＲＯＭ４０１に現世代のデ
ータが保存されており、ＥＥＰＲＯＭ４０２にその１つ
前の世代のデータが保存されている状態に於いて、世代
を１つ進める場合、ＣＰＵ４０４は、ＥＥＰＲＯＭ４０
２の内容をページライトモードを使用して前述した方法
でページ単位で書き換え、ＥＥＰＲＯＭ４０２に新たな
世代のデータを格納する。
【０００６】
【発明が解決しようとする課題】上述したように、ペー
ジライトモードを有する複数のＥＥＰＲＯＭを有する従
来の処理装置に於いては、個々のＥＥＰＲＯＭにＣＰＵ
の連続するメモリ空間を割り当てていた為、ＣＰＵのメ
モリ空間上の連続する複数分のページに連続してデータ
を書き込む場合には、同一ＥＥＰＲＯＭに対して連続し
て書き込みを行う必要があり、１ページ書き込む毎に必
要となる数１０ｍｓのウエイト時間が書き込み速度を低
下させる要因となっていた。
ジライトモードを有する複数のＥＥＰＲＯＭを有する従
来の処理装置に於いては、個々のＥＥＰＲＯＭにＣＰＵ
の連続するメモリ空間を割り当てていた為、ＣＰＵのメ
モリ空間上の連続する複数分のページに連続してデータ
を書き込む場合には、同一ＥＥＰＲＯＭに対して連続し
て書き込みを行う必要があり、１ページ書き込む毎に必
要となる数１０ｍｓのウエイト時間が書き込み速度を低
下させる要因となっていた。
【０００７】本発明の目的は、このようなウエイト時間
による書き込み速度の低下を改善することにある。
による書き込み速度の低下を改善することにある。
【０００８】尚、ＥＥＰＲＯＭに対する書き込みを高速
化する技術としては、従来、複数のＥＥＰＲＯＭに対応
してそれぞれ外部高速メモリを設け、書き込みデータを
一旦各外部高速メモリに保持した後、各外部高速メモリ
に保持されているデータを、対応するＥＥＰＲＯＭに一
斉に書き込むＥＥＰＲＯＭ書き込み方式が知られている
（例えば、特開昭６２−２１７４９６号公報）。しか
し、このＥＥＰＲＯＭ書き込み方式に於いては、外部高
速メモリという余分なハードウェアが必要になる上、上
述した制約を持つページライトモードを有するＥＥＰＲ
ＯＭの場合、全てのＥＥＰＲＯＭで一斉にウエイト時間
が発生するため、全ての外部高速メモリに格納されたデ
ータが実際にＥＥＰＲＯＭに書き込まれた後でなけれ
ば、次の書き込みデータを入力することができないの
で、やはりウエイト時間により書き込み速度が低下す
る。
化する技術としては、従来、複数のＥＥＰＲＯＭに対応
してそれぞれ外部高速メモリを設け、書き込みデータを
一旦各外部高速メモリに保持した後、各外部高速メモリ
に保持されているデータを、対応するＥＥＰＲＯＭに一
斉に書き込むＥＥＰＲＯＭ書き込み方式が知られている
（例えば、特開昭６２−２１７４９６号公報）。しか
し、このＥＥＰＲＯＭ書き込み方式に於いては、外部高
速メモリという余分なハードウェアが必要になる上、上
述した制約を持つページライトモードを有するＥＥＰＲ
ＯＭの場合、全てのＥＥＰＲＯＭで一斉にウエイト時間
が発生するため、全ての外部高速メモリに格納されたデ
ータが実際にＥＥＰＲＯＭに書き込まれた後でなけれ
ば、次の書き込みデータを入力することができないの
で、やはりウエイト時間により書き込み速度が低下す
る。
【０００９】
【課題を解決するための手段】本発明は上記目的を達成
するため、ページライトモードを有する複数のＥＥＰＲ
ＯＭとこれらのＥＥＰＲＯＭをアクセスするＣＰＵとを
含む処理装置に於いて、前記ＣＰＵのメモリ空間のうち
前記ＥＥＰＲＯＭに割り当てられている連続するメモリ
空間を前記ＥＥＰＲＯＭのページライトモード可能単位
であるページに分割した際の個々の分割部分が順番に前
記複数のＥＥＰＲＯＭに振り分けられるべく、前記ＣＰ
Ｕから出力されるアドレスを変換して前記複数のＥＥＰ
ＲＯＭに出力するアドレス変換デコーダを備え、前記Ｃ
ＰＵは、前記ＥＥＰＲＯＭに割り当てられているメモリ
空間上の複数ページ分の連続するメモリ空間にデータを
書き込む場合に、ページライトモードにてアドレスの順
にページ単位で順次にデータを書き込む。
するため、ページライトモードを有する複数のＥＥＰＲ
ＯＭとこれらのＥＥＰＲＯＭをアクセスするＣＰＵとを
含む処理装置に於いて、前記ＣＰＵのメモリ空間のうち
前記ＥＥＰＲＯＭに割り当てられている連続するメモリ
空間を前記ＥＥＰＲＯＭのページライトモード可能単位
であるページに分割した際の個々の分割部分が順番に前
記複数のＥＥＰＲＯＭに振り分けられるべく、前記ＣＰ
Ｕから出力されるアドレスを変換して前記複数のＥＥＰ
ＲＯＭに出力するアドレス変換デコーダを備え、前記Ｃ
ＰＵは、前記ＥＥＰＲＯＭに割り当てられているメモリ
空間上の複数ページ分の連続するメモリ空間にデータを
書き込む場合に、ページライトモードにてアドレスの順
にページ単位で順次にデータを書き込む。
【００１０】また、本発明は、複数世代分のデータをＥ
ＥＰＲＯＭに保存して管理する場合、ＥＥＰＲＯＭに対
するデータの書き込み速度を向上させるため、ページラ
イトモードを有する複数のＥＥＰＲＯＭとこれらのＥＥ
ＰＲＯＭをアクセスするＣＰＵとを含み、ＣＰＵのメモ
リ空間のうち前記ＥＥＰＲＯＭに割り当てた連続するメ
モリ空間を管理世代数分重複させて多重に設定すると共
に各管理世代毎のメモリ空間を前記ＥＥＰＲＯＭの別個
の領域に割り当てて前記ＣＰＵが世代指定信号でメモリ
空間を切り替えることにより前記ＥＥＰＲＯＭに格納さ
れた各世代のデータを独立にアクセスし得るようにした
処理装置に於いて、前記ＥＥＰＲＯＭに割り当てられて
いる各世代毎の連続するメモリ空間を前記ＥＥＰＲＯＭ
のページライトモード可能単位であるページに分割した
際の個々の分割部分が順番に前記複数のＥＥＰＲＯＭに
振り分けられるべく、前記ＣＰＵからの世代指定信号に
従って、前記ＣＰＵから出力されるアドレスを変換して
前記複数のＥＥＰＲＯＭに出力するアドレス変換デコー
ダを備え、前記ＣＰＵは、前記ＥＥＰＲＯＭに割り当て
られている各世代毎のメモリ空間上の複数ページ分の連
続するメモリ空間にデータを書き込む場合に、ページラ
イトモードにてアドレスの順にページ単位で順次にデー
タを書き込む。
ＥＰＲＯＭに保存して管理する場合、ＥＥＰＲＯＭに対
するデータの書き込み速度を向上させるため、ページラ
イトモードを有する複数のＥＥＰＲＯＭとこれらのＥＥ
ＰＲＯＭをアクセスするＣＰＵとを含み、ＣＰＵのメモ
リ空間のうち前記ＥＥＰＲＯＭに割り当てた連続するメ
モリ空間を管理世代数分重複させて多重に設定すると共
に各管理世代毎のメモリ空間を前記ＥＥＰＲＯＭの別個
の領域に割り当てて前記ＣＰＵが世代指定信号でメモリ
空間を切り替えることにより前記ＥＥＰＲＯＭに格納さ
れた各世代のデータを独立にアクセスし得るようにした
処理装置に於いて、前記ＥＥＰＲＯＭに割り当てられて
いる各世代毎の連続するメモリ空間を前記ＥＥＰＲＯＭ
のページライトモード可能単位であるページに分割した
際の個々の分割部分が順番に前記複数のＥＥＰＲＯＭに
振り分けられるべく、前記ＣＰＵからの世代指定信号に
従って、前記ＣＰＵから出力されるアドレスを変換して
前記複数のＥＥＰＲＯＭに出力するアドレス変換デコー
ダを備え、前記ＣＰＵは、前記ＥＥＰＲＯＭに割り当て
られている各世代毎のメモリ空間上の複数ページ分の連
続するメモリ空間にデータを書き込む場合に、ページラ
イトモードにてアドレスの順にページ単位で順次にデー
タを書き込む。
【００１１】
【作用】本発明の複数のＥＥＰＲＯＭを有する処理装置
に於いては、データの書き込み時、アドレス変換デコー
ダがＣＰＵのメモリ空間の内、ＥＥＰＲＯＭに割り当て
られている連続するメモリ空間をＥＥＰＲＯＭのページ
ライトモード可能単位であるページに分割した際の個々
の分割部分が順番に複数のＥＥＰＲＯＭに振り分けられ
るべく、ＣＰＵから出力されるアドレスを変換して複数
のＥＥＰＲＯＭに出力する。また、ＣＰＵは、ＥＥＰＲ
ＯＭに割り当てられているメモリ空間上の複数ページ分
の連続するメモリ空間にデータを書き込む場合に、ペー
ジライトモードにてアドレスの順にページ単位で順次に
データを書き込む。この結果、データがページ単位で複
数のＥＥＰＲＯＭに順番に書き込まれる。
に於いては、データの書き込み時、アドレス変換デコー
ダがＣＰＵのメモリ空間の内、ＥＥＰＲＯＭに割り当て
られている連続するメモリ空間をＥＥＰＲＯＭのページ
ライトモード可能単位であるページに分割した際の個々
の分割部分が順番に複数のＥＥＰＲＯＭに振り分けられ
るべく、ＣＰＵから出力されるアドレスを変換して複数
のＥＥＰＲＯＭに出力する。また、ＣＰＵは、ＥＥＰＲ
ＯＭに割り当てられているメモリ空間上の複数ページ分
の連続するメモリ空間にデータを書き込む場合に、ペー
ジライトモードにてアドレスの順にページ単位で順次に
データを書き込む。この結果、データがページ単位で複
数のＥＥＰＲＯＭに順番に書き込まれる。
【００１２】また、本発明の複数のＥＥＰＲＯＭを有す
る処理装置に於いては、或る世代のデータの書き込み
時、アドレス変換デコーダがＣＰＵのメモリ空間の内、
ＥＥＰＲＯＭに割り当てられている各世代毎の連続する
メモリ空間をＥＥＰＲＯＭのページライトモード可能単
位であるページに分割した際の個々の分割部分が順番に
複数のＥＥＰＲＯＭに振り分けられるべく、ＣＰＵから
の世代指定信号に従ってＣＰＵから出力されたアドレス
を変換して複数のＥＥＰＲＯＭに出力する。また、ＣＰ
Ｕは、ＥＥＰＲＯＭに割り当てられている各世代毎のメ
モリ空間上の複数ページ分の連続するメモリ空間にデー
タを書き込む場合に、ページライトモードにてアドレス
の順にページ単位で順次にデータを書き込む。この結
果、或る世代のデータがページ単位で複数のＥＥＰＲＯ
Ｍに順番に書き込まれる。
る処理装置に於いては、或る世代のデータの書き込み
時、アドレス変換デコーダがＣＰＵのメモリ空間の内、
ＥＥＰＲＯＭに割り当てられている各世代毎の連続する
メモリ空間をＥＥＰＲＯＭのページライトモード可能単
位であるページに分割した際の個々の分割部分が順番に
複数のＥＥＰＲＯＭに振り分けられるべく、ＣＰＵから
の世代指定信号に従ってＣＰＵから出力されたアドレス
を変換して複数のＥＥＰＲＯＭに出力する。また、ＣＰ
Ｕは、ＥＥＰＲＯＭに割り当てられている各世代毎のメ
モリ空間上の複数ページ分の連続するメモリ空間にデー
タを書き込む場合に、ページライトモードにてアドレス
の順にページ単位で順次にデータを書き込む。この結
果、或る世代のデータがページ単位で複数のＥＥＰＲＯ
Ｍに順番に書き込まれる。
【００１３】
【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。
詳細に説明する。
【００１４】図１は本発明の実施例の要部ブロック図で
あり、ページライトモードを有する２つのＥＥＰＲＯＭ
１，２を使用して２世代分のデータを保持，管理する場
合についてのものである。
あり、ページライトモードを有する２つのＥＥＰＲＯＭ
１，２を使用して２世代分のデータを保持，管理する場
合についてのものである。
【００１５】ＣＰＵ５のメモリ空間３には、ＥＥＰＲＯ
Ｍ１，２に割り当てる連続したメモリ空間が管理世代数
分、即ち２つ重複して多重に設定されている。図１で
は、この２つのメモリ空間をＭ１，Ｍ２で表している。
Ｍ１，２に割り当てる連続したメモリ空間が管理世代数
分、即ち２つ重複して多重に設定されている。図１で
は、この２つのメモリ空間をＭ１，Ｍ２で表している。
【００１６】メモリ空間Ｍ１，Ｍ２はそれぞれ異なる世
代のデータを管理するためのものであり、以下のように
ＥＥＰＲＯＭ１，２に割り当てられている。メモリ空間
Ｍ１をページライトモード可能単位であるページに分割
した際の個々の分割部分Ｐ１，Ｐ２，Ｐ３，Ｐ４，…の
内、奇数番目の分割部分Ｐ１，Ｐ３，…が、ＥＥＰＲＯ
Ｍ１の記憶域をページに分割した際の個々の分割部分Ｅ
１，Ｅ２，Ｅ３，Ｅ４，…の内、奇数番目の分割部分Ｅ
１，Ｅ３，…に割り当てられ、偶数番目の分割部分Ｐ
２，Ｐ４，…が、ＥＥＰＲＯＭ２の分割部分Ｅ１’，Ｅ
２’，Ｅ３’，Ｅ４’，…の内、偶数番目の分割部分Ｅ
２’，Ｅ４’，…に割り当てられている。また、メモリ
空間Ｍ２をページに分割した際の個々の分割部分Ｐ
１’，Ｐ２’，Ｐ３’，Ｐ４’，…の内、奇数番目の分
割部分Ｐ１’，Ｐ３’，…が、ＥＥＰＲＯＭ２の奇数番
目の分割部分Ｅ１’，Ｅ３’，…に割り当てられ、偶数
番目の分割部分Ｐ２’，Ｐ４’，…が、ＥＥＰＲＯＭ１
の偶数番目の分割部分Ｅ２，Ｅ４，…に割り当てられて
いる。
代のデータを管理するためのものであり、以下のように
ＥＥＰＲＯＭ１，２に割り当てられている。メモリ空間
Ｍ１をページライトモード可能単位であるページに分割
した際の個々の分割部分Ｐ１，Ｐ２，Ｐ３，Ｐ４，…の
内、奇数番目の分割部分Ｐ１，Ｐ３，…が、ＥＥＰＲＯ
Ｍ１の記憶域をページに分割した際の個々の分割部分Ｅ
１，Ｅ２，Ｅ３，Ｅ４，…の内、奇数番目の分割部分Ｅ
１，Ｅ３，…に割り当てられ、偶数番目の分割部分Ｐ
２，Ｐ４，…が、ＥＥＰＲＯＭ２の分割部分Ｅ１’，Ｅ
２’，Ｅ３’，Ｅ４’，…の内、偶数番目の分割部分Ｅ
２’，Ｅ４’，…に割り当てられている。また、メモリ
空間Ｍ２をページに分割した際の個々の分割部分Ｐ
１’，Ｐ２’，Ｐ３’，Ｐ４’，…の内、奇数番目の分
割部分Ｐ１’，Ｐ３’，…が、ＥＥＰＲＯＭ２の奇数番
目の分割部分Ｅ１’，Ｅ３’，…に割り当てられ、偶数
番目の分割部分Ｐ２’，Ｐ４’，…が、ＥＥＰＲＯＭ１
の偶数番目の分割部分Ｅ２，Ｅ４，…に割り当てられて
いる。
【００１７】アドレス変換デコーダ４は、ＣＰＵ５から
アドレスバス５１に出力されるメモリ空間Ｍ１，Ｍ２の
アドレスを、ＣＰＵ５から出力される世代指定信号５２
に従って、ＥＥＰＲＯＭ１，２の実際のアドレスに変換
する機能を有する。具体的には、ＣＰＵ５からメモリ空
間Ｍ１の分割部分Ｐ１，Ｐ２，Ｐ３，Ｐ４，…のアドレ
ス（メモリ空間Ｍ２の分割部分Ｐ１’，Ｐ２’，Ｐ
３’，Ｐ４’…のアドレスも同じ）が順次出力された場
合、ＣＰＵ５からの世代指定信号５２によってメモリ空
間Ｍ１が指定されていれば、分割部分Ｐ１，Ｐ２，Ｐ
３，Ｐ４，…のアドレスを分割部分Ｅ１，Ｅ２’，Ｅ
３，Ｅ４’…のアドレスに変換し、メモリ空間Ｍ２が指
定されていれば、分割部分Ｐ１，Ｐ２，Ｐ３，Ｐ４，…
のアドレスを分割部分Ｅ１’，Ｅ２，Ｅ３’，Ｅ４…の
アドレスに変換する。
アドレスバス５１に出力されるメモリ空間Ｍ１，Ｍ２の
アドレスを、ＣＰＵ５から出力される世代指定信号５２
に従って、ＥＥＰＲＯＭ１，２の実際のアドレスに変換
する機能を有する。具体的には、ＣＰＵ５からメモリ空
間Ｍ１の分割部分Ｐ１，Ｐ２，Ｐ３，Ｐ４，…のアドレ
ス（メモリ空間Ｍ２の分割部分Ｐ１’，Ｐ２’，Ｐ
３’，Ｐ４’…のアドレスも同じ）が順次出力された場
合、ＣＰＵ５からの世代指定信号５２によってメモリ空
間Ｍ１が指定されていれば、分割部分Ｐ１，Ｐ２，Ｐ
３，Ｐ４，…のアドレスを分割部分Ｅ１，Ｅ２’，Ｅ
３，Ｅ４’…のアドレスに変換し、メモリ空間Ｍ２が指
定されていれば、分割部分Ｐ１，Ｐ２，Ｐ３，Ｐ４，…
のアドレスを分割部分Ｅ１’，Ｅ２，Ｅ３’，Ｅ４…の
アドレスに変換する。
【００１８】図２はＣＰＵ５がページライトモードを利
用してＥＥＰＲＯＭ１，２にページ単位でデータを書き
込む際の処理例を示した流れ図であり、以下各図を参照
して本実施例の動作を説明する。
用してＥＥＰＲＯＭ１，２にページ単位でデータを書き
込む際の処理例を示した流れ図であり、以下各図を参照
して本実施例の動作を説明する。
【００１９】今、例えば、メモリ空間Ｍ１に現世代のデ
ータが保存されており、メモリ空間Ｍ２にその１つ前の
世代のデータが保存されている状態に於いて、世代を１
つ進める場合を考えてみる。
ータが保存されており、メモリ空間Ｍ２にその１つ前の
世代のデータが保存されている状態に於いて、世代を１
つ進める場合を考えてみる。
【００２０】ＣＰＵ５は、先ず、メモリ空間Ｍ２を指定
する世代指定信号５２を出力する。これにより、アドレ
ス変換デコーダ４は、内部に設けられている世代指定レ
ジスタ（図示せず）にメモリ空間Ｍ２が指定されたこと
を設定する。
する世代指定信号５２を出力する。これにより、アドレ
ス変換デコーダ４は、内部に設けられている世代指定レ
ジスタ（図示せず）にメモリ空間Ｍ２が指定されたこと
を設定する。
【００２１】その後、ＣＰＵ５は、図２の流れ図に示す
ように、ページライトモードを使用して１ページ分のデ
ータをメモリ空間Ｍ２の第１番目の分割部分Ｐ１’に書
き込む（ステップＳ１）。即ち、ＣＰＵ５は、書き込み
動作のために必要なプログラム電圧を出力すると共に、
メモリ空間Ｍ２の分割部分Ｐ１’に書き込む１ページ分
のデータ及び分割部分Ｐ１’の先頭アドレスから最終ア
ドレスまでを順次出力する。
ように、ページライトモードを使用して１ページ分のデ
ータをメモリ空間Ｍ２の第１番目の分割部分Ｐ１’に書
き込む（ステップＳ１）。即ち、ＣＰＵ５は、書き込み
動作のために必要なプログラム電圧を出力すると共に、
メモリ空間Ｍ２の分割部分Ｐ１’に書き込む１ページ分
のデータ及び分割部分Ｐ１’の先頭アドレスから最終ア
ドレスまでを順次出力する。
【００２２】アドレス変換デコーダ４では、ＣＰＵ５か
らメモリ空間Ｍ２の分割部分Ｐ１’内のアドレスが順次
出力されると、そのアドレスをＥＥＰＲＯＭ２の第１番
目の分割部分Ｅ１’のアドレスに変換して出力する。こ
れにより、ＥＥＰＲＯＭ２の第１番目の分割部分Ｅ１’
に１ページ分のデータが書き込まれる。尚、ＥＥＰＲＯ
Ｍ２は、前述したように、１ページ分のデータを一旦内
部の高速メモリ（図示せず）に格納し、その後、高速メ
モリからＥＥＰＲＯＭ部へデータを書き込むものであ
り、その間、ビジィー信号２１をビジィー状態にしてお
く。
らメモリ空間Ｍ２の分割部分Ｐ１’内のアドレスが順次
出力されると、そのアドレスをＥＥＰＲＯＭ２の第１番
目の分割部分Ｅ１’のアドレスに変換して出力する。こ
れにより、ＥＥＰＲＯＭ２の第１番目の分割部分Ｅ１’
に１ページ分のデータが書き込まれる。尚、ＥＥＰＲＯ
Ｍ２は、前述したように、１ページ分のデータを一旦内
部の高速メモリ（図示せず）に格納し、その後、高速メ
モリからＥＥＰＲＯＭ部へデータを書き込むものであ
り、その間、ビジィー信号２１をビジィー状態にしてお
く。
【００２３】その後、ＣＰＵ５は、次に書き込むべきＥ
ＥＰＲＯＭ１からのビジィー信号１１がビジィー状態を
示しているか否かを判断する（ステップＳ３）。尚、次
に書き込むべきＥＥＰＲＯＭの判定は、次に書き込むペ
ージのアドレスから求めることができる。そして、少な
くとも何れか一方がビジィー状態でないと判断した場合
（ステップＳ３がＮＯ）は、再びステップＳ１の処理を
行い、１ページ分のデータをメモリ空間Ｍ２の第２番目
の分割部分Ｐ２’に書き込む。即ち、ＣＰＵ５は、書き
込み動作のために必要なプログラム電圧を出力すると共
に、メモリ空間Ｍ２の分割部分Ｐ２’に書き込む１ペー
ジ分のデータ及び分割部分Ｐ１’の先頭アドレスから最
終アドレスまでを順次出力する。
ＥＰＲＯＭ１からのビジィー信号１１がビジィー状態を
示しているか否かを判断する（ステップＳ３）。尚、次
に書き込むべきＥＥＰＲＯＭの判定は、次に書き込むペ
ージのアドレスから求めることができる。そして、少な
くとも何れか一方がビジィー状態でないと判断した場合
（ステップＳ３がＮＯ）は、再びステップＳ１の処理を
行い、１ページ分のデータをメモリ空間Ｍ２の第２番目
の分割部分Ｐ２’に書き込む。即ち、ＣＰＵ５は、書き
込み動作のために必要なプログラム電圧を出力すると共
に、メモリ空間Ｍ２の分割部分Ｐ２’に書き込む１ペー
ジ分のデータ及び分割部分Ｐ１’の先頭アドレスから最
終アドレスまでを順次出力する。
【００２４】アドレス変換データ４では、ＣＰＵ５から
メモリ空間Ｍ２の分割部分Ｐ２’内のアドレスが順次出
力されると、そのアドレスをＥＥＰＲＯＭ１の第２番目
の分割部分Ｅ２のアドレスに変換して出力する。これに
より、ＥＥＰＲＯＭ１の第２番目の分割部分Ｅ２に１ペ
ージ分のデータが書き込まれる。尚、ＥＥＰＲＯＭ１に
於いても高速メモリからＥＥＰＲＯＭ部にデータを書き
込んでいる間、ビジィー信号１１はビジィー状態とな
る。
メモリ空間Ｍ２の分割部分Ｐ２’内のアドレスが順次出
力されると、そのアドレスをＥＥＰＲＯＭ１の第２番目
の分割部分Ｅ２のアドレスに変換して出力する。これに
より、ＥＥＰＲＯＭ１の第２番目の分割部分Ｅ２に１ペ
ージ分のデータが書き込まれる。尚、ＥＥＰＲＯＭ１に
於いても高速メモリからＥＥＰＲＯＭ部にデータを書き
込んでいる間、ビジィー信号１１はビジィー状態とな
る。
【００２５】その後、ＣＰＵ５は、再びステップＳ３の
処理を行い、次に書き込むべきＥＥＰＲＯＭ２からのビ
ジィー信号２１がビジィー状態になっているか否かを判
断する。そして、少なくとも何れか一方がビジィー状態
でないと判断した場合（ステップＳ３がＮＯ）は、再び
ステップＳ１の処理を行い、１ページ分のデータをメモ
リ空間Ｍ２の第３番目の分割部分Ｐ３’に書き込む。
処理を行い、次に書き込むべきＥＥＰＲＯＭ２からのビ
ジィー信号２１がビジィー状態になっているか否かを判
断する。そして、少なくとも何れか一方がビジィー状態
でないと判断した場合（ステップＳ３がＮＯ）は、再び
ステップＳ１の処理を行い、１ページ分のデータをメモ
リ空間Ｍ２の第３番目の分割部分Ｐ３’に書き込む。
【００２６】ＣＰＵ５は以上の処理を全ページの書き込
みが完了するまで（ステップＳ２がＹＥＳ）、繰り返し
行う。
みが完了するまで（ステップＳ２がＹＥＳ）、繰り返し
行う。
【００２７】このように、１ページ分のデータの書き込
みが、ＥＥＰＲＯＭ１，２に対して交互に行われるの
で、個々のＥＥＰＲＯＭ毎に１ページ分のデータを書き
込む毎に必要となる数１０ｍｓのウエイト時間の経過を
待たずに、次の１ページ分のデータの書き込みを開始す
ることができ、その分、書き込み時間を短縮することが
できる。
みが、ＥＥＰＲＯＭ１，２に対して交互に行われるの
で、個々のＥＥＰＲＯＭ毎に１ページ分のデータを書き
込む毎に必要となる数１０ｍｓのウエイト時間の経過を
待たずに、次の１ページ分のデータの書き込みを開始す
ることができ、その分、書き込み時間を短縮することが
できる。
【００２８】図３はアドレス変換デコーダ４の構成例を
示したブロック図であり、ＥＥＰＲＯＭ１，２の容量を
２５６Ｋバイト、１ページの大きさを６４バイトとした
場合についてのものである。
示したブロック図であり、ＥＥＰＲＯＭ１，２の容量を
２５６Ｋバイト、１ページの大きさを６４バイトとした
場合についてのものである。
【００２９】同図に示すように、アドレス変換デコーダ
４は、アドレスデコーダ４１と、世代指定レジスタ４２
と、チップセレクト信号生成部４３とから構成されてい
る。
４は、アドレスデコーダ４１と、世代指定レジスタ４２
と、チップセレクト信号生成部４３とから構成されてい
る。
【００３０】アドレスデコーダ４１は、ＣＰＵ５からア
ドレスバス５１に出力されるアドレスａ0 〜ａn の内の
上位ビットａ18〜ａn をデコードし、ＥＥＰＲＯＭ１，
２に割り当てられているアドレスが出力された場合はそ
の出力信号を“１”にする。
ドレスバス５１に出力されるアドレスａ0 〜ａn の内の
上位ビットａ18〜ａn をデコードし、ＥＥＰＲＯＭ１，
２に割り当てられているアドレスが出力された場合はそ
の出力信号を“１”にする。
【００３１】世代指定レジスタ４２には、ＣＰＵ５から
の世代指定信号５２によって指定されたメモリ空間を示
す情報（メモリ空間Ｍ１を示す場合は“０”、メモリ空
間Ｍ２を示す場合は“１”）が格納される。
の世代指定信号５２によって指定されたメモリ空間を示
す情報（メモリ空間Ｍ１を示す場合は“０”、メモリ空
間Ｍ２を示す場合は“１”）が格納される。
【００３２】チップセレクト信号生成部４３は、アドレ
スデコーダ４１の出力信号が“１”の時、世代指定レジ
スタ４２の内容とアドレスの第７ビットａ6 とに基づい
てチップセレクト信号ＣＳを生成する機能を有する。こ
こで、アドレスの第７ビットａ6 は、ページ境界に相当
するビットであり、ページ順に“０”，“１”と交番に
なる。
スデコーダ４１の出力信号が“１”の時、世代指定レジ
スタ４２の内容とアドレスの第７ビットａ6 とに基づい
てチップセレクト信号ＣＳを生成する機能を有する。こ
こで、アドレスの第７ビットａ6 は、ページ境界に相当
するビットであり、ページ順に“０”，“１”と交番に
なる。
【００３３】このような機能を有するチップセレクト信
号生成部４３は、アンドゲートＡＮＤ１，ＡＮＤ２と、
オアゲートＯＲと、インバータＩＮ１，ＩＮ２とから構
成されている。
号生成部４３は、アンドゲートＡＮＤ１，ＡＮＤ２と、
オアゲートＯＲと、インバータＩＮ１，ＩＮ２とから構
成されている。
【００３４】次にこのように構成されたアドレス変換デ
コーダ４の動作を説明する。
コーダ４の動作を説明する。
【００３５】今、例えば、ＣＰＵ５がメモリ空間Ｍ１の
分割部分Ｐ１，Ｐ２，…にページライトモードを使用し
てデータを書き込む場合を考えてみる。この場合、ＣＰ
Ｕ５は、先ず、メモリ空間Ｍ１を指定する世代指定信号
５２（“０”）を出力し、その後、メモリ空間Ｍ１の第
１番目の分割部分Ｐ１の先頭アドレスから最終アドレス
までをアドレスバス５１に順次出力する。
分割部分Ｐ１，Ｐ２，…にページライトモードを使用し
てデータを書き込む場合を考えてみる。この場合、ＣＰ
Ｕ５は、先ず、メモリ空間Ｍ１を指定する世代指定信号
５２（“０”）を出力し、その後、メモリ空間Ｍ１の第
１番目の分割部分Ｐ１の先頭アドレスから最終アドレス
までをアドレスバス５１に順次出力する。
【００３６】世代指定レジスタ４２は、メモリ空間Ｍ１
を指定する世代指定信号５２がＣＰＵ５から加えられる
と、世代指定信号５２が示す値“０”を保持する。
を指定する世代指定信号５２がＣＰＵ５から加えられる
と、世代指定信号５２が示す値“０”を保持する。
【００３７】また、アドレスデコーダ４１は、アドレス
バス５１に出力されたアドレスａ0〜ａn の上位ビット
ａ18〜ａn に基づいて、ＥＥＰＲＯＭに割り当てられて
いるメモリ空間Ｍ１のアドレスがＣＰＵ５から出力され
たことを検出すると、その出力信号を“１”にする。
バス５１に出力されたアドレスａ0〜ａn の上位ビット
ａ18〜ａn に基づいて、ＥＥＰＲＯＭに割り当てられて
いるメモリ空間Ｍ１のアドレスがＣＰＵ５から出力され
たことを検出すると、その出力信号を“１”にする。
【００３８】また、チップセレクト信号生成部４３は、
ページの交番ビットａ6 が“０”、アドレスデコーダ４
１の出力信号が“１”、世代指定レジスタ４２の出力信
号が“０”であることからチップセレクト信号ＣＳを
“０”にし、ＥＥＰＲＯＭ１を選択する。即ち、世代指
定レジスタ４２の出力信号が“０”とであることからア
ンドゲートＡＮＤ２の出力信号が“０”となり、ビット
ａ6 が“０”であることからアンドゲートＡＮＤ１の出
力信号が“０”となるので、チップセレクト信号ＣＳは
“０”となる。
ページの交番ビットａ6 が“０”、アドレスデコーダ４
１の出力信号が“１”、世代指定レジスタ４２の出力信
号が“０”であることからチップセレクト信号ＣＳを
“０”にし、ＥＥＰＲＯＭ１を選択する。即ち、世代指
定レジスタ４２の出力信号が“０”とであることからア
ンドゲートＡＮＤ２の出力信号が“０”となり、ビット
ａ6 が“０”であることからアンドゲートＡＮＤ１の出
力信号が“０”となるので、チップセレクト信号ＣＳは
“０”となる。
【００３９】また、アドレス変換デコーダ４は、アドレ
スバス５１上のアドレスａ0 〜ａnの内、ＥＥＰＲＯＭ
内のアドレスを示す下位１８ビットａ0 〜ａ17をＥＥＰ
ＲＯＭ１，２に与えている。従って、チップセレクト信
号ＣＳによって選択されたＥＥＰＲＯＭ１に於いて、そ
の先頭アドレスから１ページ分のデータが書き込まれ
る。
スバス５１上のアドレスａ0 〜ａnの内、ＥＥＰＲＯＭ
内のアドレスを示す下位１８ビットａ0 〜ａ17をＥＥＰ
ＲＯＭ１，２に与えている。従って、チップセレクト信
号ＣＳによって選択されたＥＥＰＲＯＭ１に於いて、そ
の先頭アドレスから１ページ分のデータが書き込まれ
る。
【００４０】メモリ空間Ｍ１の分割部分Ｐ１に対するデ
ータの書き込み処理が完了すると、ＣＰＵ５は、次にメ
モリ空間Ｍ１の第２番目の分割部分Ｐ２の先頭アドレス
から最終アドレスまでをアドレスバス５１に順次出力す
る。
ータの書き込み処理が完了すると、ＣＰＵ５は、次にメ
モリ空間Ｍ１の第２番目の分割部分Ｐ２の先頭アドレス
から最終アドレスまでをアドレスバス５１に順次出力す
る。
【００４１】これにより、チップセレクト信号生成部４
３は、メモリ空間Ｍ１の第２番目の分割部分Ｐ２を指し
示すビットの内の最下位ビットａ6 が“１”、アドレス
デコーダ４１の出力信号が“１”、世代指定レジスタ４
２の出力信号が“０”となることからチップセレクト信
号ＣＳを“１”にし、前回書き込みが行われたＥＥＰＲ
ＯＭと異なるＥＥＰＲＯＭ２を選択する。即ち、アンド
ゲートＡＮＤ１の出力信号が“１”となることから、チ
ップセレクト信号ＣＳが“１”となり、ＥＥＰＲＯＭ２
が選択される。この結果、チップセレクト信号ＣＳによ
って選択されたＥＥＰＲＯＭ２に於いて、１ページ分の
データの書き込みが行われる。
３は、メモリ空間Ｍ１の第２番目の分割部分Ｐ２を指し
示すビットの内の最下位ビットａ6 が“１”、アドレス
デコーダ４１の出力信号が“１”、世代指定レジスタ４
２の出力信号が“０”となることからチップセレクト信
号ＣＳを“１”にし、前回書き込みが行われたＥＥＰＲ
ＯＭと異なるＥＥＰＲＯＭ２を選択する。即ち、アンド
ゲートＡＮＤ１の出力信号が“１”となることから、チ
ップセレクト信号ＣＳが“１”となり、ＥＥＰＲＯＭ２
が選択される。この結果、チップセレクト信号ＣＳによ
って選択されたＥＥＰＲＯＭ２に於いて、１ページ分の
データの書き込みが行われる。
【００４２】また、メモリ空間Ｍ２の分割部分Ｐ１’，
Ｐ２’，…にデータを書き込む場合は、ＣＰＵ５は、メ
モリ空間Ｍ２を指示する世代指定信号５２（“１”）を
出力した後、分割部分Ｐ１’，Ｐ２’，…のアドレスを
順次出力する。この場合は、世代指定レジスタ４２の出
力信号が“１”となることから、ＣＰＵ５からページの
交番ビットａ6 が“０”となる奇数番目の分割部分Ｐ
１’，Ｐ３’，…のアドレスが出力されている間は、ア
ンドゲートＡＮＤ２の出力信号が“１”となり、交番ビ
ットａ6 が“１”となる偶数番目の分割部分Ｐ２’，Ｐ
４’，…のアドレスが出力されている間はアンドゲート
ＡＮＤ１，ＡＮＤ２の出力信号が共に“０”となる。従
って、ＣＰＵ５から奇数番目の分割部分Ｐ１’，Ｐ
３’，…のアドレスが出力されている間は、ＥＥＰＲＯ
Ｍ２が選択され、偶数番目の分割部分Ｐ２’，Ｐ４’，
…のアドレスが出力されている間は、ＥＥＰＲＯＭ１が
選択されることになる。
Ｐ２’，…にデータを書き込む場合は、ＣＰＵ５は、メ
モリ空間Ｍ２を指示する世代指定信号５２（“１”）を
出力した後、分割部分Ｐ１’，Ｐ２’，…のアドレスを
順次出力する。この場合は、世代指定レジスタ４２の出
力信号が“１”となることから、ＣＰＵ５からページの
交番ビットａ6 が“０”となる奇数番目の分割部分Ｐ
１’，Ｐ３’，…のアドレスが出力されている間は、ア
ンドゲートＡＮＤ２の出力信号が“１”となり、交番ビ
ットａ6 が“１”となる偶数番目の分割部分Ｐ２’，Ｐ
４’，…のアドレスが出力されている間はアンドゲート
ＡＮＤ１，ＡＮＤ２の出力信号が共に“０”となる。従
って、ＣＰＵ５から奇数番目の分割部分Ｐ１’，Ｐ
３’，…のアドレスが出力されている間は、ＥＥＰＲＯ
Ｍ２が選択され、偶数番目の分割部分Ｐ２’，Ｐ４’，
…のアドレスが出力されている間は、ＥＥＰＲＯＭ１が
選択されることになる。
【００４３】尚、ＣＰＵ５がＥＥＰＲＯＭ１，２からデ
ータを読み出すために、世代指定信号５２及び読み出し
アドレスを出力した場合も、アドレス変換デコーダ４は
上記した動作と同様の動作を行う。
ータを読み出すために、世代指定信号５２及び読み出し
アドレスを出力した場合も、アドレス変換デコーダ４は
上記した動作と同様の動作を行う。
【００４４】
【発明の効果】以上説明したように本発明は、ＣＰＵの
メモリ空間上の連続するページにデータを書き込む場
合、アドレス変換デコーダが、ページ単位で複数のＥＥ
ＰＲＯＭが順番にアクセスされるようにメモリ空間とＥ
ＥＰＲＯＭの実際のアドレス空間とのマッピングを行
い、ＣＰＵがデータをページ単位で順次にメモリ空間に
書き込むので、複数のＥＥＰＲＯＭにデータが振り分け
られてページ単位で順番に書き込まれることになる。こ
のため、ＣＰＵのメモリ空間上の連続する複数分のペー
ジに連続してデータを書き込む場合、直前にページを書
き込んだＥＥＰＲＯＭに対し連続してページを書き込む
ことはない。従って、個々のＥＥＰＲＯＭ毎に１ページ
書き込む毎に必要となる数１０ｍｓのウエイト時間の経
過を待たずに、次のページの書き込みを開始することが
でき、その分、書き込み時間を短縮することができる。
メモリ空間上の連続するページにデータを書き込む場
合、アドレス変換デコーダが、ページ単位で複数のＥＥ
ＰＲＯＭが順番にアクセスされるようにメモリ空間とＥ
ＥＰＲＯＭの実際のアドレス空間とのマッピングを行
い、ＣＰＵがデータをページ単位で順次にメモリ空間に
書き込むので、複数のＥＥＰＲＯＭにデータが振り分け
られてページ単位で順番に書き込まれることになる。こ
のため、ＣＰＵのメモリ空間上の連続する複数分のペー
ジに連続してデータを書き込む場合、直前にページを書
き込んだＥＥＰＲＯＭに対し連続してページを書き込む
ことはない。従って、個々のＥＥＰＲＯＭ毎に１ページ
書き込む毎に必要となる数１０ｍｓのウエイト時間の経
過を待たずに、次のページの書き込みを開始することが
でき、その分、書き込み時間を短縮することができる。
【図１】本発明の実施例の要部ブロック図である。
【図２】ＣＰＵ５の処理例を示す流れ図である。
【図３】アドレス変換デコーダ４の構成例を示すブロッ
ク図である。
ク図である。
【図４】従来例の要部ブロック図である。
１，２…ＥＥＰＲＯＭ １１，２１…ビジィー信号 ３…メモリ空間 ４…アドレス変換デコーダ ４１…アドレスデコーダ ４２…世代指定レジスタ ４３…チップセレクト信号生成部 ５…ＣＰＵ ５１…アドレスバス ５２…世代指定信号 Ｍ１，Ｍ２…メモリ空間 ４０１，４０２…ＥＥＰＲＯＭ ４０３…メモリ空間 ４０４…ＣＰＵ
Claims (3)
- 【請求項１】 ページライトモードを有する複数のＥＥ
ＰＲＯＭとこれらのＥＥＰＲＯＭをアクセスするＣＰＵ
とを含む処理装置に於いて、 前記ＣＰＵのメモリ空間のうち前記ＥＥＰＲＯＭに割り
当てられている連続するメモリ空間を前記ＥＥＰＲＯＭ
のページライトモード可能単位であるページに分割した
際の個々の分割部分が順番に前記複数のＥＥＰＲＯＭに
振り分けられるべく、前記ＣＰＵから出力されるアドレ
スを変換して前記複数のＥＥＰＲＯＭに出力するアドレ
ス変換デコーダを備え、 前記ＣＰＵは、前記ＥＥＰＲＯＭに割り当てられている
メモリ空間上の複数ページ分の連続するメモリ空間にデ
ータを書き込む場合に、ページライトモードにてアドレ
スの順にページ単位で順次にデータを書き込むことを特
徴とする複数のＥＥＰＲＯＭを有する処理装置。 - 【請求項２】 ページライトモードを有する複数のＥＥ
ＰＲＯＭとこれらのＥＥＰＲＯＭをアクセスするＣＰＵ
とを含み、ＣＰＵのメモリ空間のうち前記ＥＥＰＲＯＭ
に割り当てた連続するメモリ空間を管理世代数分重複さ
せて多重に設定すると共に各管理世代毎のメモリ空間を
前記ＥＥＰＲＯＭの別個の領域に割り当てて前記ＣＰＵ
が世代指定信号でメモリ空間を切り替えることにより前
記ＥＥＰＲＯＭに格納された各世代のデータを独立にア
クセスし得るようにした処理装置に於いて、 前記ＥＥＰＲＯＭに割り当てられている各世代毎の連続
するメモリ空間を前記ＥＥＰＲＯＭのページライトモー
ド可能単位であるページに分割した際の個々の分割部分
が順番に前記複数のＥＥＰＲＯＭに振り分けられるべ
く、前記ＣＰＵからの世代指定信号に従って、前記ＣＰ
Ｕから出力されるアドレスを変換して前記複数のＥＥＰ
ＲＯＭに出力するアドレス変換デコーダを備え、 前記ＣＰＵは、前記ＥＥＰＲＯＭに割り当てられている
各世代毎のメモリ空間上の複数ページ分の連続するメモ
リ空間にデータを書き込む場合に、ページライトモード
にてアドレスの順にページ単位で順次にデータを書き込
むことを特徴とする複数のＥＥＰＲＯＭを有する処理装
置。 - 【請求項３】 前記管理世代数は２世代であることを特
徴とする請求項２記載の複数のＥＥＰＲＯＭを有する処
理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4776695A JP2755202B2 (ja) | 1995-02-13 | 1995-02-13 | 複数のｅｅｐｒｏｍを有する処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4776695A JP2755202B2 (ja) | 1995-02-13 | 1995-02-13 | 複数のｅｅｐｒｏｍを有する処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08221321A true JPH08221321A (ja) | 1996-08-30 |
| JP2755202B2 JP2755202B2 (ja) | 1998-05-20 |
Family
ID=12784502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4776695A Expired - Fee Related JP2755202B2 (ja) | 1995-02-13 | 1995-02-13 | 複数のｅｅｐｒｏｍを有する処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2755202B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8332569B2 (en) | 2009-08-06 | 2012-12-11 | Samsung Electronics Co., Ltd. | Nonvolatile memory system using data interleaving scheme |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06124231A (ja) * | 1992-10-14 | 1994-05-06 | Toshiba Corp | 半導体ファイル装置 |
| JPH06259320A (ja) * | 1993-03-04 | 1994-09-16 | Hitachi Ltd | 不揮発性メモリ装置 |
-
1995
- 1995-02-13 JP JP4776695A patent/JP2755202B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06124231A (ja) * | 1992-10-14 | 1994-05-06 | Toshiba Corp | 半導体ファイル装置 |
| JPH06259320A (ja) * | 1993-03-04 | 1994-09-16 | Hitachi Ltd | 不揮発性メモリ装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8332569B2 (en) | 2009-08-06 | 2012-12-11 | Samsung Electronics Co., Ltd. | Nonvolatile memory system using data interleaving scheme |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2755202B2 (ja) | 1998-05-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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