JPH08222624A - ゲート接地活性トランジスタによる分離 - Google Patents

ゲート接地活性トランジスタによる分離

Info

Publication number
JPH08222624A
JPH08222624A JP7326079A JP32607995A JPH08222624A JP H08222624 A JPH08222624 A JP H08222624A JP 7326079 A JP7326079 A JP 7326079A JP 32607995 A JP32607995 A JP 32607995A JP H08222624 A JPH08222624 A JP H08222624A
Authority
JP
Japan
Prior art keywords
layer
polycrystalline silicon
semiconductor substrate
silicon layer
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7326079A
Other languages
English (en)
Inventor
Tsiu C Chan
シー． チャン ツィウ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics lnc USA
Original Assignee
SGS Thomson Microelectronics Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SGS Thomson Microelectronics Inc filed Critical SGS Thomson Microelectronics Inc
Publication of JPH08222624A publication Critical patent/JPH08222624A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/90—Masterslice integrated circuits
    • H10D84/903—Masterslice integrated circuits comprising field effect technology
    • H10D84/907—CMOS gate arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/031—Manufacture or treatment of isolation regions comprising PN junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/051—Manufacture or treatment of isolation region based on field-effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/30—Isolation regions comprising PN junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/50—Isolation regions based on field-effect

Landscapes

  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【課題】 チップ上の活性領域に対して効果的な分離を
与え且つ占有面積を最小とした分離ゲート構成体を提供
する。 【解決手段】 Ｐ型半導体基板（１００）上の活性区域
（１０８）間に分離ゲート構成体（１３０）を形成す
る。この分離構成体は、厚いゲート酸化物層（１２０）
を有しており、その上にＰ型でドープしたポリシリコン
層（１２２）を形成する。このポリシリコン層を所望に
より埋込みコンタクト（１５８）によって基板へ電気的
に接続させ、且つ更に活性区域内に形成したソース領域
へ電気的に接続させることが可能である。このポリシリ
コン層及び基板は接地電圧へ接続させ、従って活性区域
間においての電流の流れを防止する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、大略、集積化した
電子回路に関するものであって、更に詳細には、ＭＯＳ
集積回路における活性領域の分離技術に関するものであ
る。
【０００２】
【従来の技術】今日の金属−酸化物−半導体（ＭＯＳ）
集積回路の設計においては、チップ上の活性領域はドー
プしたチャンネルストップ領域の上側に存在するフィー
ルド酸化膜として知られる熱成長させた酸化物からなる
厚い層によって互いに分離されている。この分離方法
は、チップ上の集積度が増加するにしたがい次第に明ら
かなものとされた多数の欠点を有している。フィールド
酸化膜は処理期間中に活性領域を画定するために使用さ
れる窒化物マスク層によって被覆されていない区域にお
いて成長する。窒化物マスクを使用することは、酸化膜
内に特徴のある「バードビーク」形状を形成し、それは
フィールド酸化膜の分離機能には殆ど貢献することがな
いものであるがそうでなければ使用可能な活性区域を消
費してしまう。フィールド酸化膜の熱成長によってチャ
ンネルストップドーパントも活性区域内へ拡散する場合
があり、幅狭チャンネル効果を発生し且つ活性領域内に
構成される要素に対して必要とされるスレッシュホール
ド電圧を増加させる。更に、電気的ストレスから発生す
る可動イオンがフィールドスレッシュホールド電圧をシ
フトさせる場合があり、その結果活性回路要素の性能を
一貫性のないものとさせる場合がある。
【０００３】「シー・オブ・ゲート（ゲートの海）」と
して知られる分離構成体においては、１つおきのトラン
ジスタが接地されたゲートを有しており、それによって
２つの対向した側部の各々に接地したゲートを設けるこ
となしにトランジスタを分離し、一方その分離を完成す
るために従来のフィールド酸化膜及びチャンネルストッ
プが使用されている。然しながら、「シー・オブ・ゲー
ト」構成におけるトランジスタの全ては、同一の構成で
あって、従って、ゲートが接地されたトランジスタはそ
れらが作用する分離機能に対して特に設計乃至は調整さ
れているものではない。
【０００４】
【発明が解決しようとする課題】今日の集積回路設計に
おいての密度の増加と共に、分離機能のために必要でな
いそうでなければ使用可能な活性区域が消費されること
を最小としながら、チップ上の活性領域に対して効果的
な分離を与える技術を提供することが極めて好ましい。
【０００５】
【課題を解決するための手段】本発明によれば、基板の
表面上に絶縁層を形成し、該絶縁層上に多結晶シリコン
層を形成し、それらの付着形成した層の一部を選択的に
エッチング除去して後の処理のために半導体基板の活性
区域を露出させることによって半導体基板の活性区域の
間又はその周りに分離ゲート構成体を構成する。多結晶
シリコン層は、好適には、基板と同一の導電型であり、
且つ埋込コンタクトによって規則的に基板へ接続されて
おり、それによって多結晶シリコン層及び基板が同一の
電圧状態に維持されることを確保している。多結晶シリ
コン層は、活性区域間での電流の流れを防止すべく選択
された定電圧電源へ接続されている。更に、多結晶シリ
コン層は、適宜、金属又は金属シリサイド局所的相互接
続部でもって活性区域のソース又はドレイン領域へ接続
させることが可能である。
【０００６】
【発明の実施の形態】図１は熱成長させたフィールド酸
化膜１０２からなる厚い層によってＰ型基板１００内の
活性区域１０８を分離する従来技術のＮＭＯＳ分離技術
を示している。フィールド酸化膜１０２の下側にはＰ型
注入物によって形成されたチャンネルストップ領域１０
４が設けられており、該注入物はフィールド酸化膜の熱
成長時に基板１００内へ拡散する。フィールド酸化膜１
０２の形状は特徴的なバードビーク１０６を有してお
り、それはフィールド酸化膜の成長期間中にチップ上に
活性区域１０８を画定するために使用される窒化シリコ
ン層の下側に侵入するフィールド酸化膜によって形成さ
れる。フィールド酸化膜１０２を形成する現在の方法の
１つの欠点は、活性区域１０８の寸法が非常に小さい
と、バードビークの侵入部分が窒化シリコン層を下側の
シリコンから持上げ且つ離隔させる場合があり、それに
よってバードビークがより大きなものとなるか又は活性
区域全体が失われる場合がある。
【０００７】バードビーク１０６はフィールド酸化膜１
０２の分離機能のためには必要なものではなく、そうで
なければ回路要素を構成するために使用可能な基板１０
０の活性区域を消費するという欠点を有している。現在
の集積回路構造においては、各バードビーク１０６は、
ある設計においては、そうでなければ使用可能な活性区
域内へ２５００Åを超えて延在する場合がある。更に、
ドープしたチャンネルストップ領域１０４が活性区域内
へ拡散し、ある設計においては、幅狭チャンネル効果を
発生し、活性区域内に構成したトランジスタのスレッシ
ュホールド電圧を上昇させる場合がある。フィールド酸
化膜１０２のバークビーク１０６及びチャンネルストッ
プ領域１０４によって発生される幅狭チャンネル効果
は、活性区域１０８を分離させる最小寸法及びこれらの
活性区域の最小寸法の両方を制限し、従って集積密度を
増加させる場合に困難性を発生する。図９に示されてお
り且つ以下に詳細に説明するように、本発明は、基板１
００の活性区域間の間隔を最小とさせながら所望の分離
を得ることを可能としている。
【０００８】図２乃至９は本発明を実施する場合の主要
なステップ及び本発明の構成を示している。図２は半導
体基板１００を示しており、それは、本発明において
は、好適には、Ｎ型又はＰ型のいずれかにドープされて
いる。基板１００は基板自身とするか、又はＣＭＯＳプ
ロセスに関連して使用されるＮウエル又はＰウエルとす
るか、ドープしたエピタキシャル層とするか、又はその
他の基板構成部分とすることが可能である。一実施例に
おいては、基板１００を約１０16乃至１０17イオン数／
ｃｍ3 の濃度でボロンでもってドーピングする。例えば
スレッシュホールド調節用注入、エピタキシャル成長、
ウエル形成等のその他の付加的な処理ステップを各設計
に対し所望により実施することが可能である。本発明に
基づく主要なステップを図示し且つ本明細書において説
明するが、全プロセスにおける全てのステップを示すこ
とは必要ではない。何故ならば、当該技術分野において
公知で有り且つ一般的に使用されるスタンダードな処理
ステップも存在しているからである。
【０００９】図３を参照すると、第一ゲート絶縁体層乃
至は酸化膜１２０を基板１００全体の上に成長させ、次
いで第一多結晶シリコン層１２２を付着形成し且つ被覆
酸化物層１２４を付着形成する。好適実施例において
は、第一ゲート酸化物層１２０は、同一のチップ上の活
性トランジスタ用に使用するゲート酸化膜層よりも幾分
厚めである。例えば、第一ゲート酸化物層１２０は、ス
タンダードなゲート酸化物層の厚さが９０乃至２００Å
の範囲である場合には、約５００Åの厚さとすることが
可能である。このことは、形成されるべき分離ゲート構
成体１３０に対し幾分高めのスレッシュホールド電圧を
確保する（図４参照）。好適実施例においては、ポリシ
リコン層１２２は５００Åの厚さの範囲内にあるが、所
望により幾分厚め又は薄めとすることが可能である。付
着形成した酸化物層１２４は約２０００Åの厚さであ
る。Ｐ型基板１００を使用する実施例においては、第一
多結晶シリコン層は好適にはボロン等のＰ型不純物で且
つほぼ基板の濃度の２倍乃至５倍の濃度でドープする。
第一ポリシリコン層１２２のドーピング濃度は、適切な
導電性を与えるものであるが、基板の導電度に影響を与
えるのに充分な量基板１００内にボロン原子が移動する
ほど高いものではないように選択される。僅かに厚めの
酸化膜１２０はこのような移動を防止することに貢献す
る。
【００１０】好適実施例においては、シリコン１２２は
基板と同一の導電型でドープさせる。そのことは、埋込
みコンタクトを介して基板への直接的なオーミックコン
タクトを形成することを可能とする利点を与えている。
このことは、更に、僅かなイオンの移動でもって酸化物
内にピンホールが存在する場合の問題の危険性を減少さ
せる。従って、Ｎ型基板上において、第一ポリシリコン
層をＮ型にドープする。使用するドーパントイオン及び
その濃度に依存してこの酸化物層をより薄め又は厚めと
することが可能である。何故ならば、あるイオンは他の
ものよりも移動する傾向がより少ないからである。
【００１１】図４及び５を参照すると、チップの表面を
パターニングし且つエッチングして分離ゲート構成体１
３０を形成する。図５において最もよく示されるよう
に、１つの可能な回路形態は活性領域１０８の各々を取
囲む分離ゲート構成体１３０を有するものであって、そ
の場合にトランジスタ構成体は爾後の処理ステップによ
って形成される。Ｐ型基板１００の場合には、第一多結
晶シリコン層１２２を、好適には、典型的には接地電圧
であるチップへ供給される最も低い電圧へ接続させ、分
離ゲート１３０下側の領域１３２がけっして導通状態と
なることがないことを確保し、その際に領域１０８を互
いに電気的に分離させている。しばしばあることである
が、基板１００もこの最も低い電圧へ接続され、そのよ
うな構成においては、当該技術においては公知のもので
あるから図示していないがメタリゼーション層及び／又
は埋込みコンタクトによって第一ポリシリコン層１２２
と基板との間において規則的で且つ直接的なコンタクト
を設けることが効果的であり、且つ基板に対してのどの
ような適切なオーミックコンタクトも許容可能である。
【００１２】基板１００と第一ポリシリコン層１２２と
が同等のドーピングであるということは、埋込みコンタ
クトにおいてオーミック接続を与え、且つ酸化物層１２
０におけるピンホール欠陥から発生することのある拡散
効果を無害なものとさせる。更なる利点は、接地させた
分離ゲート構成体１３０は可動イオンから発生するフィ
ールドスレッシュホールドシフトに対してシールド即ち
遮蔽するということである。理解されるように、本発明
の最大の利点は、最小の寸法条件でもって分離機能を達
成することである。本発明の分離構成体１３０は、ゲー
ト構成体を形成するための現在の技術水準における最小
寸法を必要とするに過ぎないものであって、現在の技術
水準における分離フィールド酸化膜成長に対しては最小
寸法の３倍を超える寸法が必要とされる。
【００１３】第一ゲート酸化物層１２０は、好適には、
同一の回路の動作トランジスタに対する酸化物層よりも
幾分厚めであり、その結果、比較的により高い大きさの
スレッシュホールド電圧が分離ゲート１３０下側の「チ
ャンネル」領域１３２をターンオンさせる。「チャンネ
ル」領域１３２をターンオンさせることは予定されるも
のでも所望なものでもない。Ｐ型基板１００の場合に
は、第一多結晶シリコン層１２２をチップ上の最も低い
電圧へ接続させること及び厚手のゲート酸化膜１２０と
することが分離の目的のためにゲート１３０を調節し且
つこの分離を行なうために「チャンネル」領域１３２を
ターンオフした状態に維持するための設計上の特徴であ
る。同一の導電型のドーピングとすることは、所望によ
り、ポリシリコン１２２を基板１００へ容易に接地即ち
接続させることを可能とする。勿論、本発明の分離方法
及び構成体は、設計が許す場合には薄いゲート酸化膜１
２０に対して適用することが可能であり、その目的とす
るところは、ポリシリコン層１２２と基板１００との間
でのドーパントの有害な移動を防止し且つ常に「チャン
ネル」１３２をオフ状態に維持することである。
【００１４】次の処理ステップにおいては、任意の許容
可能な技術によるか、成長によるか、又は好適にはＣＶ
Ｄプロセスを使用して、チップ全体の上に酸化物（ＬＴ
Ｏ）層１３４を形成する（図４参照）。図７を参照する
と、次いで、異方性プラズマエッチを使用して酸化物層
１３４をエッチングし、その結果分離ゲート構成体１３
０に沿って側壁スペーサ１３６を形成する。側壁スペー
サ１３６及び被覆酸化物層１２４は、両方とも、他の構
成された回路要素との分離ゲート構成体１３０の短絡回
路が形成されることがないことを確保している。被覆酸
化物層１２４は、更に、爾後のイオン注入方法によって
ドープした第一多結晶シリコン層１２２の汚染に対する
保護を与えている。
【００１５】第一ゲート酸化物層１２０の露出部分を除
去し且つ好適には約９０乃至１２０Åの範囲内の厚さで
第二ゲート酸化物１４０をその場所に成長させる。約１
５００Åの厚さの第二多結晶シリコン層１４２をチップ
の表面上に付着形成し次いで約１５００Åの厚さのチタ
ンシリサイド又はその他の金属シリサイド層１４４を付
着形成する。Ｐ型基板１００の場合には、被覆酸化物層
１２４が第一多結晶シリコン層１２２内のボロンドーパ
ントがそれ自身は固有抵抗を低下させるために負極性に
ドープされている第二多結晶シリコン層１４２内へ侵入
することを防止している。
【００１６】図８を参照すると、チップの表面をパター
ン形成し且つエッチングしてゲート構成体１５０を形成
する。軽度にドープしたドレイン（ＬＤＤ）及びソース
延長部１５２を形成するためにイオン注入を行なう。Ｌ
ＤＤ注入及びアニールを行なった後に、図９に示した如
く、ＣＶＤ酸化物層の異方性エッチングによってゲート
構成体１５０上に側壁スペーサ１５６を形成する。次い
で、当該技術において公知の如く、イオン注入及びアニ
ールによって高度にドープしたドレイン領域及びソース
領域１５４を形成する。爾後の処理ステップ及び仕上げ
ステップは当該技術において公知であり、例えば、メタ
リゼーションオーバーレイ用のコンタクト孔を具備する
更なるＣＶＤ層及び仕上げ用のガラス上の層を形成する
ことなどがあり、それらについての詳細な説明は割愛す
る。
【００１７】図１１は図９の概略平面図であって、本発
明を組込んだ回路構成の可能な１つの実施例を示してお
り、且つ分離ゲート構成体１３０によって取囲まれ且つ
分離された活性領域１０８のゲート部分、ソース部分、
ドレイン部分を示している。Ｐ型基板１００への埋込み
コンタクトによる接地への分離ゲート１３０の接続は概
略１５８において示してある。第一ポリシリコン層１２
２と基板１００との間の埋込みコンタクトは規則的な間
隔で且つ第一ポリシリコン層と基板との間に良好なるオ
ーミックコンタクトを確保するための適切な間隔で形成
されており、第一ポリシリコン層と基板との間において
同一の電圧を確保している。勿論、このタイプの構造を
チップ全体にわたり繰返して設けられており、チップの
一部のみが示されているに過ぎない。活性区域１０８が
図１１に示されているものの上側及び下側に形成され、
全ての活性区域は以前においてはフィールド酸化膜を使
用していた箇所においてゲート分離構成体１３０によっ
て分離される。
【００１８】図１２は分離ゲート構成体１３０が活性区
域１０８を取囲むものではないがそれらの間に形成され
ている場合の回路形態の第二の可能な実施例を示した概
略平面図である。当該技術分野において通常見られるよ
うに、例えば共通ソース領域（不図示）等においてこの
ような２つの隣接する活性区域１０８が並置状態にある
場合がある。このような回路設計において従来のフィー
ルド酸化膜が行なっていたように、分離ゲート構成体１
３０がこれらの活性区域１０８を分離させ、活性区域１
０８をより近付けて離隔させることを可能とする。
【００１９】図１０は図９の構成の模式図であって、ソ
ース１６０、基板１００、分離ゲート構成体１３０の接
地電圧への電気的接続を示している。多くの回路では、
ソース及び基板を同一の低い電圧、通常接地電圧へ接続
させている。基板１００及び分離ゲート構成体１３０の
両方は接地させたソース１６０と同一の電圧へ接続され
ている。所望される場合には、接地させたソース１６０
を当該技術分野において一般的であるように金属又は金
属シリサイド局所的相互接続体を介して基板１００へ電
気的に接続させることも可能である。更に、所望により
金属又は金属シリサイド局所的相互接続体によって分離
ゲート構成体１３０を接地したソース１６０へ電気的に
接続させることが可能である。分離ゲート構成体１３０
とソース１６０との間にコンタクトを形成する場合に
は、ＰＮ接合が形成されることがないことを確保するた
めに何等かのタイプの金属コンタクトを使用することが
望ましい。何故ならば、ソース１６０と分離構成体１３
０のポリシリコンとは通常導電型が反対だからである。
【００２０】理解されるように、本発明の例示的な実施
例について説明したが、本発明の技術的範囲を逸脱する
ことなしに種々の変形が可能であることは勿論である。
例えば、回路要素のゲートを形成した後に第二ポリリシ
コン層から分離ゲート構成体を構成するために処理操作
の順番を変化させることが可能である。Ｎチャンネル電
界効果エンハンスメントモードトランジスタを分離させ
るためのＰ型基板上に分離ゲート構成体を構成する特定
の詳細について説明した。然しながら、本発明は、フィ
ールド酸化膜分離構成体を置き換えるために広範なＭＯ
Ｓ集積回路構成体に対して適用可能であることは勿論で
ある。一例として、導電型を反転させることによってＮ
型基板内に同様な分離ゲート構成体を形成することが可
能である。この実施例においては、ポリシリコン層１２
２はＮ型へドープされ且つ通常はＮウエルであるチップ
上の最も高い電圧へ接続され、分離ゲート構成体下側の
基板の領域が決して導通状態となることがなく且つＮ型
基板内の活性区域を常に互いに分離させることを確保し
ている。
【００２１】本発明は、更に、フィールド酸化膜分離と
結合して同一のチップ上において使用することも可能で
ある。例えば、空間が貴重なメモリアレイ内において本
分離ゲート構成体を使用し、且つ周辺回路においてスタ
ンダードなフィールド酸化膜分離を使用することが可能
である。
【００２２】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１】 特徴的なバードビークを示すフィールド酸化
膜の厚い層による活性区域の従来の分離方法を示した概
略断面図。
【図２】 本発明に基づいて集積回路を構成すべきＰ型
基板の一部を示した概略断面図。
【図３】 図２の基板の表面上に本発明に基づいて成長
させ且つ付着形成させた層を示した概略断面図。
【図４】 図３の層を選択的にエッチングした後の状態
を示した概略断面図。
【図５】 回路構成の１つの可能な実施形態であって図
４の層を選択的にエッチングした状態を示した概略平面
図。
【図６】 図４の選択的にエッチングした層の上に付着
形成した酸化物層を示した概略断面図。
【図７】 図６の層を選択的にエッチングしその後に層
を成長させ且つ付着形成させた状態を示した概略断面
図。
【図８】 図７の層を選択的にエッチングし且つ軽度に
ドープしたドレイン及びソースを構成する準備としての
Ｎ型注入を示した概略断面図。
【図９】 図８の層に対して酸化物側壁スペーサを付加
し且つドレイン領域及びソース領域をイオン注入した状
態を示した概略断面図。
【図１０】 接地電圧への電気的接続状態を示した図９
の構造の概略回路図。
【図１１】 回路構成の可能な１つの実施例を示してお
り且つ概略的に接地電圧への電気的接続状態を示した図
９の概略平面図。
【図１２】 回路構成の第二の可能な実施例を示した概
略平面図。
【符号の説明】
１００ 基板 １２０ 第一ゲート絶縁体層（酸化膜） １２２ 第一ポリシリコン層 １２４ 被覆酸化物層 １３０ 分離ゲート構成体 １３４ 酸化物（ＬＴＯ）層 １３６ 側壁スペーサ １４０ 第二ゲート酸化膜 １４２ 第二ポリシリコン層 １４４ シリサイド層 １５０ ゲート構成体 １５２ ドレイン及びソース延長部 １５４ 高度にドープしたドレイン及びソース領域 １５６ 側壁スペーサ
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ３０１Ｓ ３０１Ｈ

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 集積回路の分離構成体において、 半導体基板内に第一導電型の第一領域が設けられてお
    り、 前記基板内に第二導電型の第二領域及び第三領域が設け
    られており、前記第一領域は第二領域と第三領域との間
    に配設されており、 前記第一領域の上側に絶縁体層が設けられており、 前記絶縁体層の上側に多結晶シリコン層が設けられてお
    り、 一定値の電源が設けられており、 前記多結晶シリコン層と前記一定値の電源との間に電気
    的コンタクトが設けられており、前記電源の電圧値が前
    記第二領域及び第三領域の間での電流の流れを防止しそ
    れらの間で電気的分離を行なうように選択されている、
    ことを特徴とする分離構成体。
  2. 【請求項２】 請求項１において、前記多結晶シリコン
    層が前記第一導電型であり、前記絶縁体層が前記基板に
    対して開口を有しており、前記多結晶シリコン層が前記
    開口を充填し且つ前記基板へコンタクトして前記多結晶
    シリコン層と前記基板との間にオーミックコンタクトを
    与えていることを特徴とする分離構成体。
  3. 【請求項３】 請求項１において、前記多結晶シリコン
    層が金属電気接続部によって前記第二領域へ電気的に接
    続されていることを特徴とする分離構成体。
  4. 【請求項４】 請求項１において、前記多結晶シリコン
    層が金属シリサイド局所的相互接続体によって前記第二
    領域へ電気的に接続されていることを特徴とする分離構
    成体。
  5. 【請求項５】 請求項１において、前記多結晶シリコン
    層が前記基板のドーピング濃度の約２倍乃至５倍のドー
    ピング濃度を有することを特徴とする分離構成体。
  6. 【請求項６】 集積回路用の分離構成体において、 活性区域を具備すると共に前記活性区域を取囲む分離区
    域を具備する半導体基板が設けられており、 前記分離区域の上側で且つ前記活性区域を取囲む絶縁層
    が設けられており、 前記絶縁層の上側で前記活性区域を取囲む多結晶シリコ
    ン層が設けられており、 定電圧電源が設けられており、 前記多結晶シリコン層と前記定電圧電源との間に電気的
    接続部が設けられており、前記定電圧値が前記絶縁層の
    下側に存在する前記分離区域がその内部で電流を導通さ
    せることが防止されることを確保するように選択されて
    いる、ことを特徴とする分離構成体。
  7. 【請求項７】 請求項６において、前記半導体基板がＰ
    型であり、前記選択された電圧が接地電圧であることを
    特徴とする分離構成体。
  8. 【請求項８】 請求項６において、前記半導体基板がＰ
    型であり、前記選択した電圧が集積回路へ供給される最
    も低い電圧であることを特徴とする分離構成体。
  9. 【請求項９】 請求項６において、前記半導体基板がＮ
    型であり、前記選択した電圧が集積回路へ供給される最
    も高い電圧であることを特徴とする分離構成体。
  10. 【請求項１０】 請求項６において、前記半導体基板が
    Ｐ型であり、前記活性区域がソースを具備する電界効果
    トランジスタを有しており、更に、前記多結晶シリコン
    層の電圧が前記ソースの電圧を超えることがないことを
    確保するために前記多結晶シリコン層と前記ソースとの
    間にオーミック相互接続部が設けられていることを特徴
    とする分離構成体。
  11. 【請求項１１】 請求項６において、前記半導体基板が
    Ｎ型であり、前記活性区域がドレインを具備する電界効
    果トランジスタを有しており、更に、前記ドレインの電
    圧が前記多結晶シリコン層の電圧を超えることがないこ
    とを確保するために前記多結晶シリコン層と前記ドレイ
    ンとの間にオーミック相互接続部が設けられていること
    を特徴とする分離構成体。
  12. 【請求項１２】 半導体装置の一部の製造方法におい
    て、 半導体基板の表面上に絶縁層を形成し、 前記絶縁層上に多結晶シリコン層を形成し、 前記多結晶シリコン層上に被覆層を形成し、 前記被覆層の一部及び前記多結晶シリコン層の下側に存
    在する部分を選択的にエッチング除去し、 前記被覆層の残存部分及び前記多結晶シリコン層の下側
    に存在する残存部分上に絶縁性側壁スペーサを形成し前
    記絶縁層の露出部分を残存させ、 前記絶縁層の前記露出部分をエッチング除去し前記半導
    体基板の活性区域を更に処理するために露出させたまま
    とし、 オーミック接続部で前記多結晶シリコン層を前記半導体
    基板へ電気的に接続させ、 前記活性区域間の電流の流れを防止すべく選択した電圧
    へ前記多結晶シリコン層を接続させる、上記各ステップ
    を有することを特徴とする方法。
  13. 【請求項１３】 請求項１２において、前記絶縁層が開
    口を有しており、前記多結晶シリコン層が前記開口を充
    填して前記半導体基板との埋込み直接コンタクトを形成
    していることを特徴とする方法。
  14. 【請求項１４】 請求項１２において、前記多結晶シリ
    コン層が金属シリサイド局所的相互接続部によって前記
    基板へ電気的に接続されていることを特徴とする方法。
  15. 【請求項１５】 半導体装置の一部の製造方法におい
    て、 半導体基板の表面上に第一絶縁層を形成し、 前記第一絶縁層上に第一多結晶シリコン層を形成し、 前記多結晶シリコン層上に被覆層を形成し、 前記被覆層の一部及び前記第一多結晶シリコン層の下側
    に存在する部分を選択的にエッチング除去し、 前記被覆層の残存部分及び前記第一多結晶シリコン層の
    下側に存在する残存部分の上に第一組の絶縁性側壁スペ
    ーサを形成し前記第一絶縁層の露出部分をそのままと
    し、 前記第一絶縁層の前記露出部分をエッチング除去し前記
    半導体基板の露出された活性区域をそのままとし、 前記半導体基板の前記活性区域上に第二絶縁層を形成
    し、 前記第二絶縁層上に第二多結晶シリコン層を形成し、 前記第二多結晶シリコン層上に金属シリサイド層を形成
    し、 前記金属シリサイド層の一部、前記第二多結晶シリコン
    層の下側に存在する部分及び前記第二絶縁層の下側に存
    在する部分を選択的にエッチング除去し、 軽度にドープしたドレイン延長部及びソース延長部を形
    成し、 前記金属シリサイド層の残存部分、前記第二多結晶シリ
    コン層の下側に存在する残存部分及び前記第二絶縁層の
    下側に存在する残存部分の上に第二組の絶縁性側壁スペ
    ーサを形成し、 高度のドープしたドレイン領域及びソース領域を形成
    し、 オーミック接続部でもって前記第一多結晶シリコン層を
    前記半導体基板へ電気的に接続し、 前記ソース領域のうちの１つ又はそれ以上を前記半導体
    基板へ電気的に接続し、 前記活性区域間の電流の流れを防止すべく選択した電圧
    へ前記第一多結晶シリコン層を接続する、上記各ステッ
    プを有することを特徴とする方法。
  16. 【請求項１６】 請求項１５において、前記第一絶縁層
    が開口を有しており、前記第一多結晶シリコン層が前記
    開口を充填して前記半導体基板との埋込み直接コンタク
    トを形成することを特徴とする方法。
  17. 【請求項１７】 請求項１５において、前記半導体基板
    が金属シリサイド局所的相互接続部によって前記ソース
    領域のうちの前記１つ又はそれ以上のものへ接続される
    ことを特徴とする方法。
  18. 【請求項１８】 半導体装置の一部の製造方法におい
    て、 半導体基板の表面上に第一絶縁層を形成し、 前記第一絶縁層上に第一多結晶シリコン層を形成し、 前記多結晶シリコン層上に被覆層を形成し、 前記被覆層の一部及び前記第一多結晶シリコン層の下側
    に存在する部分を選択的にエッチング除去し、 前記被覆層の残存部分及び前記第一多結晶シリコン層の
    下側に存在する残存部分の上に第一組の絶縁性側壁スペ
    ーサを形成し、前記第一絶縁層の露出部分をそのままと
    し、 前記第一絶縁層の前記露出部分をエッチング除去し、前
    記半導体基板の露出された活性区域をそのままとし、 前記半導体基板の前記活性区域の上に第二絶縁層を形成
    し、 前記第二絶縁層上に第二多結晶シリコン層を形成し、 前記第二多結晶シリコン層上に金属シリサイド層を形成
    し、 前記金属シリサイド層の一部、前記第二多結晶シリコン
    層の下側に存在する部分及び前記第二絶縁層の下側に存
    在する部分を選択的にエッチング除去し、 軽度にドープしたドレイン延長部及びソース延長部を形
    成し、 前記金属シリサイド層の残存部分、前記第二多結晶シリ
    コンの下側に存在する残存部分、及び前記第二絶縁層の
    下側に存在する残存部分の上に第二組の絶縁性側壁スペ
    ーサを形成し、 高度にドープしたドレイン領域及びソース領域を形成
    し、 オーミック接続部でもって前記第一多結晶シリコン層を
    前記半導体基板へ電気的に接続し、 前記ドレイン領域のうちの１つ又はそれ以上のものを前
    記半導体基板へ電気的に接続し、 前記活性区域間での電流の流れを防止すべく選択した電
    圧へ前記第一多結晶シリコンを接続する、上記各ステッ
    プを有することを特徴とする方法。
  19. 【請求項１９】 請求項１８において、前記第一絶縁層
    が開口を有しており、前記第一多結晶シリコン層が前記
    開口を充填して前記半導体基板との埋込直接コンタクト
    を形成することを特徴とする方法。
  20. 【請求項２０】 請求項１５において、前記半導体基板
    が金属シリサイド局所的相互接続部によって前記ドレイ
    ン領域のうちの前記１つ又はそれ以上のものへ接続され
    ることを特徴とする方法。
  21. 【請求項２１】 半導体装置のメモリアレイ部分及び周
    辺回路部分の製造方法において、 半導体基板のメモリ部分上に一様な窒化物マスク層を形
    成し、 前記半導体基板の周辺部分上に周辺窒化物マスク層を形
    成し、 前記周辺窒化物マスク層を選択的にエッチングし前記半
    導体基板の前記周辺部分の露出領域を残存させ、 前記半導体基板の前記周辺部分の前記露出領域上にフィ
    ールド酸化膜を成長させ、 前記一様な窒化物マスク層及び前記周辺窒化物マスク層
    の残存部分を除去し、 前記半導体基板の前記メモリ部分の上に絶縁層を形成
    し、 前記絶縁層上に多結晶シリコン層を形成し、 前記多結晶シリコン層上に被覆層を形成し、 前記被覆層の一部及び前記多結晶シリコン層の下側に存
    在する部分を選択的にエッチング除去し、 前記被覆層の残存部分及び前記多結晶シリコン層の下側
    に存在する残存部分の上に絶縁性側壁スペーサを形成し
    前記絶縁層の露出部分を残存させ、 前記絶縁層の前記露出部分をエッチング除去し前記半導
    体基板の前記メモリ部分の活性区域の更なる処理のため
    に露出させたままとし、 オーミック接続部で前記多結晶シリコン層を前記半導体
    基板へ電気的に接続し、 前記活性区域間での電流の流れを防止すべく選択した電
    圧へ前記多結晶シリコン層を接続する、上記各ステップ
    を有することを特徴とする方法。
JP7326079A 1994-12-20 1995-12-14 ゲート接地活性トランジスタによる分離 Pending JPH08222624A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US36097894A 1994-12-20 1994-12-20
US360978 1994-12-20

Publications (1)

Publication Number Publication Date
JPH08222624A true JPH08222624A (ja) 1996-08-30

Family

ID=23420157

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7326079A Pending JPH08222624A (ja) 1994-12-20 1995-12-14 ゲート接地活性トランジスタによる分離

Country Status (4)

Country Link
US (2) US5849614A (ja)
EP (1) EP0718881B1 (ja)
JP (1) JPH08222624A (ja)
DE (1) DE69531282T2 (ja)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6380598B1 (en) 1994-12-20 2002-04-30 Stmicroelectronics, Inc. Radiation hardened semiconductor memory
JPH10163311A (ja) * 1996-11-27 1998-06-19 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6258671B1 (en) 1997-05-13 2001-07-10 Micron Technology, Inc. Methods of providing spacers over conductive line sidewalls, methods of forming sidewall spacers over etched line sidewalls, and methods of forming conductive lines
JPH1117000A (ja) 1997-06-27 1999-01-22 Mitsubishi Electric Corp 半導体装置およびその製造方法
DE69940737D1 (de) * 1998-06-30 2009-05-28 Sharp Kk Verfahren zur herstellung einer halbleiteranordnung
EP1094520A1 (en) * 1999-10-22 2001-04-25 STMicroelectronics, Inc. Radiation hardened semiconductor memory
US6579781B1 (en) * 2000-07-19 2003-06-17 Advanced Micro Devices, Inc. Elimination of n+ contact implant from flash technologies by replacement with standard double-diffused and n+ implants
US6806123B2 (en) 2002-04-26 2004-10-19 Micron Technology, Inc. Methods of forming isolation regions associated with semiconductor constructions
JP2004024203A (ja) * 2002-06-28 2004-01-29 Canon Inc 飛行時間型二次イオン質量分析法によるｒｎａの分析方法
US6756619B2 (en) 2002-08-26 2004-06-29 Micron Technology, Inc. Semiconductor constructions
US7120046B1 (en) 2005-05-13 2006-10-10 Micron Technology, Inc. Memory array with surrounding gate access transistors and capacitors with global and staggered local bit lines
US7371627B1 (en) 2005-05-13 2008-05-13 Micron Technology, Inc. Memory array with ultra-thin etched pillar surround gate access transistors and buried data/bit lines
US7902598B2 (en) * 2005-06-24 2011-03-08 Micron Technology, Inc. Two-sided surround access transistor for a 4.5F2 DRAM cell
US7888721B2 (en) 2005-07-06 2011-02-15 Micron Technology, Inc. Surround gate access transistors with grown ultra-thin bodies
US7768051B2 (en) 2005-07-25 2010-08-03 Micron Technology, Inc. DRAM including a vertical surround gate transistor
US7696567B2 (en) 2005-08-31 2010-04-13 Micron Technology, Inc Semiconductor memory device
KR100650867B1 (ko) * 2005-12-29 2006-11-28 동부일렉트로닉스 주식회사 협채널 금속 산화물 반도체 트랜지스터
KR100693812B1 (ko) * 2006-02-11 2007-03-12 삼성전자주식회사 반도체 장치 및 그 제조 방법, 반도체 장치의 센스 앰프 및그 형성 방법
US7932577B2 (en) * 2007-12-31 2011-04-26 Silicon Laboratories, Inc. Circuit device and method of forming a circuit device having a reduced peak current density
US20100127333A1 (en) * 2008-11-21 2010-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. novel layout architecture for performance enhancement
US8659072B2 (en) * 2010-09-24 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Series FinFET implementation schemes
US9240476B2 (en) 2013-03-13 2016-01-19 Cree, Inc. Field effect transistor devices with buried well regions and epitaxial layers
US9306061B2 (en) 2013-03-13 2016-04-05 Cree, Inc. Field effect transistor devices with protective regions
US9142668B2 (en) 2013-03-13 2015-09-22 Cree, Inc. Field effect transistor devices with buried well protection regions
US9012984B2 (en) 2013-03-13 2015-04-21 Cree, Inc. Field effect transistor devices with regrown p-layers
JP6381639B2 (ja) 2013-07-08 2018-08-29 エフィシエント パワー コンヴァーション コーポレーション 窒化ガリウムデバイスにおける分離構造及び集積回路
US9099335B2 (en) 2013-07-24 2015-08-04 Marvell World Trade Ltd. Analog circuit with improved layout for mismatch optimization
US11862637B2 (en) 2019-06-19 2024-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. Tie off device
KR102363387B1 (ko) * 2020-01-21 2022-02-15 금오공과대학교 산학협력단 불소 처리 그래핀을 이용한 2차원 구조 센서

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS504675U (ja) * 1973-05-15 1975-01-18
JPS6151961A (ja) * 1984-08-22 1986-03-14 Sanyo Electric Co Ltd 相補型ｍｏｓ半導体装置
JPS61248459A (ja) * 1985-04-25 1986-11-05 Nippon Telegr & Teleph Corp <Ntt> 相補形ｍｉｓ半導体集積回路
JPH023257A (ja) * 1988-06-20 1990-01-08 Fujitsu Ltd フィールドシールド構造を有する半導体装置およびその製造方法
JPH02172253A (ja) * 1988-12-24 1990-07-03 Mitsubishi Electric Corp 半導体装置およびその製造方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4125933A (en) * 1976-07-08 1978-11-21 Burroughs Corporation IGFET Integrated circuit memory cell
JPS55153368A (en) * 1979-05-18 1980-11-29 Fujitsu Ltd Semiconductor memory device
US4262298A (en) * 1979-09-04 1981-04-14 Burroughs Corporation Ram having a stabilized substrate bias and low-threshold narrow-width transfer gates
US4570331A (en) * 1984-01-26 1986-02-18 Inmos Corporation Thick oxide field-shield CMOS process
US4561170A (en) * 1984-07-02 1985-12-31 Texas Instruments Incorporated Method of making field-plate isolated CMOS devices
JPS6272144A (ja) * 1985-09-25 1987-04-02 Toshiba Corp 半導体装置
JPH07112014B2 (ja) * 1986-07-09 1995-11-29 株式会社日立製作所 半導体記憶装置
US4900693A (en) * 1987-12-21 1990-02-13 United Technologies Process for making polysilicon field plate with improved suppression of parasitic transistors
EP0321738B1 (en) * 1987-12-23 1994-09-07 Texas Instruments Incorporated MOS transistor with enhanced isolation capabilities
US5225704A (en) * 1988-07-08 1993-07-06 Mitsubishi Denki Kabushiki Kaisha Field shield isolation structure for semiconductor memory device and method for manufacturing the same
JPH0265254A (ja) * 1988-08-31 1990-03-05 Toshiba Corp 半導体装置
JP2507557B2 (ja) * 1988-09-29 1996-06-12 三菱電機株式会社 半導体装置の製造方法
JPH0828473B2 (ja) * 1988-09-29 1996-03-21 三菱電機株式会社 半導体装置およびその製造方法
JPH0770724B2 (ja) * 1988-12-08 1995-07-31 三菱電機株式会社 半導体装置
US4990974A (en) * 1989-03-02 1991-02-05 Thunderbird Technologies, Inc. Fermi threshold field effect transistor
US4996575A (en) * 1989-08-29 1991-02-26 David Sarnoff Research Center, Inc. Low leakage silicon-on-insulator CMOS structure and method of making same
US5043790A (en) * 1990-04-05 1991-08-27 Ramtron Corporation Sealed self aligned contacts using two nitrides process
US5164806A (en) * 1990-05-23 1992-11-17 Mitsubishi Denki Kabushiki Kaisha Element isolating structure of semiconductor device suitable for high density integration
US5104822A (en) * 1990-07-30 1992-04-14 Ramtron Corporation Method for creating self-aligned, non-patterned contact areas and stacked capacitors using the method
US5221419A (en) * 1991-02-19 1993-06-22 Beckett Industries Inc. Method for forming laminate for microwave oven package
DE69211329T2 (de) * 1992-03-27 1996-11-28 Ibm Verfahren zum Herstellen von pseudo-planaren Dünnschicht PFET-Anordnungen und hierdurch erzeugte Struktur
TW273039B (ja) * 1993-02-16 1996-03-21 At & T Corp
JPH0951083A (ja) * 1995-08-10 1997-02-18 Mitsubishi Electric Corp ゲートアレイ型半導体集積回路装置及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS504675U (ja) * 1973-05-15 1975-01-18
JPS6151961A (ja) * 1984-08-22 1986-03-14 Sanyo Electric Co Ltd 相補型ｍｏｓ半導体装置
JPS61248459A (ja) * 1985-04-25 1986-11-05 Nippon Telegr & Teleph Corp <Ntt> 相補形ｍｉｓ半導体集積回路
JPH023257A (ja) * 1988-06-20 1990-01-08 Fujitsu Ltd フィールドシールド構造を有する半導体装置およびその製造方法
JPH02172253A (ja) * 1988-12-24 1990-07-03 Mitsubishi Electric Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
DE69531282D1 (de) 2003-08-21
US5821600A (en) 1998-10-13
EP0718881B1 (en) 2003-07-16
EP0718881A2 (en) 1996-06-26
DE69531282T2 (de) 2004-05-27
US5849614A (en) 1998-12-15
EP0718881A3 (en) 1996-10-16

Similar Documents

Publication Publication Date Title
US5849614A (en) Method of isolation by active transistors with grounded gates
US4536945A (en) Process for producing CMOS structures with Schottky bipolar transistors
US6010929A (en) Method for forming high voltage and low voltage transistors on the same substrate
JP3086975B2 (ja) シリコン基板上にフィールド酸化物領域及びチャネル・ストップを形成する方法
KR100220441B1 (ko) 반도체 구조에 스페이서를 형성하는 방법
US6261915B1 (en) Process of making polysilicon resistor
US4908327A (en) Counter-doped transistor
JPH0644603B2 (ja) 半導体装置とその製法
US20010009796A1 (en) CMOS integrated circuit device with LDD n-channel transistor and non-LDD p-channel transistor
JPS6410105B2 (ja)
US7964457B2 (en) Semiconductor integrated circuit device and a manufacturing method for the same
US5872049A (en) Nitrogenated gate structure for improved transistor performance and method for making same
EP0151476B1 (en) A read only memory and a method of manufacturing the same
JPH04226064A (ja) 半導体装置用の相互接続体及びその製造方法
JPH05251555A (ja) Ｍｏｓ型集積回路の製造方法
US4252574A (en) Low leakage N-channel SOS transistors and method of making them
JP2587444B2 (ja) Ｃｍｏｓ技術を用いたバイポーラ・トランジスタとその製造方法
US4426766A (en) Method of fabricating high density high breakdown voltage CMOS devices
US4412238A (en) Simplified BIFET structure
KR100330468B1 (ko) 반도체 장치의 제조 방법 및 반도체 장치
US4512815A (en) Simplified BIFET process
KR930005508B1 (ko) 반도체장치 및 그 제조방법
EP0614218A1 (en) Method for manufacturing capacitor and MIS transistor
US6403422B2 (en) Semiconductor device and method of manufacturing the same
KR0151039B1 (ko) 폴리사이드 배선 구조를 가지는 반도체 장치 및 그 제조방법

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050324

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060117

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060417

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20060704