JPH0822278A - 高速縮小補間方法及び高速縮小補間回路 - Google Patents
高速縮小補間方法及び高速縮小補間回路Info
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- JPH0822278A JPH0822278A JP6158340A JP15834094A JPH0822278A JP H0822278 A JPH0822278 A JP H0822278A JP 6158340 A JP6158340 A JP 6158340A JP 15834094 A JP15834094 A JP 15834094A JP H0822278 A JPH0822278 A JP H0822278A
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- memory
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-
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T3/00—Geometric image transformations in the plane of the image
- G06T3/40—Scaling of whole images or parts thereof, e.g. expanding or contracting
- G06T3/4007—Scaling of whole images or parts thereof, e.g. expanding or contracting based on interpolation, e.g. bilinear interpolation
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Processing Or Creating Images (AREA)
- Image Processing (AREA)
- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【目的】 本発明は、例えばコンピュータによる地図検
索システムなどにおいて、地図データをメモリから読み
出し、縮小表示するとき、高速にデータを補間して表示
を行うためものである。 【構成】 画像データをメモリから読み出してＣＲＴ等
の画面上に表示するデータ表示装置において、メモリと
表示装置の間に論理演算回路を設け、その論理演算回路
で、縮小する画素分のデータの論理演算を行ってデータ
補間をして表示する。図１では、ハードディスクの画像
データはグラフィックバス４を経由してＤ−ＲＡＭ５に
転送される。このデータはさらに論理演算回路１１によ
り縮小補間された後、ＶーＲＡＭ６に書き込まれ、パラ
レルシリアル変換器７、ディジタルタルアナログ変換器
８をへてＣＲＴ９に表示される。
索システムなどにおいて、地図データをメモリから読み
出し、縮小表示するとき、高速にデータを補間して表示
を行うためものである。 【構成】 画像データをメモリから読み出してＣＲＴ等
の画面上に表示するデータ表示装置において、メモリと
表示装置の間に論理演算回路を設け、その論理演算回路
で、縮小する画素分のデータの論理演算を行ってデータ
補間をして表示する。図１では、ハードディスクの画像
データはグラフィックバス４を経由してＤ−ＲＡＭ５に
転送される。このデータはさらに論理演算回路１１によ
り縮小補間された後、ＶーＲＡＭ６に書き込まれ、パラ
レルシリアル変換器７、ディジタルタルアナログ変換器
８をへてＣＲＴ９に表示される。
Description
【０００１】
【産業上の利用分野】本発明は、例えばコンピュータに
よる地図検索システムなどにおいて、地図データをメモ
リから読み出し、縮小表示するとき、高速にデータ補間
表示を行うものである。
よる地図検索システムなどにおいて、地図データをメモ
リから読み出し、縮小表示するとき、高速にデータ補間
表示を行うものである。
【０００２】
【従来の技術】コンピュータによる地図検索システム
で、地図の大きさを１／２あるいは１／４と縮小して表
示するとき、線画から出来ている地図のドットデータを
単純に間引いて表示すると、ライン抜けを起こし正常な
地図を表示することが出来ないため、近隣４ドットある
いは１６ドットのデータの論理和を縮小データとして表
示している。このような表示方法の１例としては、図６
にその表示信号処理の主要部を示すように、ハードディ
スク（ＨＤ）１に予め蓄えられた地図画像データはＣＰ
Ｕ２及びグラフィックディスプレイコントローラ（ＧＤ
Ｃ）３により、グラフィックバス４を経由してランダム
アクセスメモリ（Ｄ−ＲＡＭ）５に転送される。Ｄ−Ｒ
ＡＭ５に記憶された画像データの内、ＣＲＴ９に表示さ
れる部分のデータがＧＤＣ３により、Ｄ−ＲＡＭ上の画
像データをＣＲＴ上の画素データに変換するビデオＲＡ
Ｍ（Ｖ−ＲＡＭ）６に転送、表示順に従って読み出され
る。Ｖ−ＲＡＭからの表示データはパラレルシリアル変
換器（ＰＳＣ）７でシリアルデータとなりディジタルア
ナログ変換器（ＤＡＣ）８でアナログ信号となり、ＣＲ
Ｔ９に表示される。ここで例えば、縦横とも１／２に縮
小補間表示を行うときは、ＧＤＣで先ずＤ−ＲＡＭより
２×２画素毎に１画素分のデータを読み出しＶ−ＲＡＭ
に書き込む。次にＤ−ＲＡＭより他の１画素分のデ─タ
を読み取りＶ−ＲＡＭのデータの論理演算を行って書き
込む。同様の処理を残り２画素のデータについて行う。
このようにデータの補間を行い縮小画面表示を行うと
き、非縮小表示時の４倍の時間を要することとなる。ま
た１／４に縮小補間表示を行うときは、非縮小表示時の
１６倍の時間を要することとなる。
で、地図の大きさを１／２あるいは１／４と縮小して表
示するとき、線画から出来ている地図のドットデータを
単純に間引いて表示すると、ライン抜けを起こし正常な
地図を表示することが出来ないため、近隣４ドットある
いは１６ドットのデータの論理和を縮小データとして表
示している。このような表示方法の１例としては、図６
にその表示信号処理の主要部を示すように、ハードディ
スク（ＨＤ）１に予め蓄えられた地図画像データはＣＰ
Ｕ２及びグラフィックディスプレイコントローラ（ＧＤ
Ｃ）３により、グラフィックバス４を経由してランダム
アクセスメモリ（Ｄ−ＲＡＭ）５に転送される。Ｄ−Ｒ
ＡＭ５に記憶された画像データの内、ＣＲＴ９に表示さ
れる部分のデータがＧＤＣ３により、Ｄ−ＲＡＭ上の画
像データをＣＲＴ上の画素データに変換するビデオＲＡ
Ｍ（Ｖ−ＲＡＭ）６に転送、表示順に従って読み出され
る。Ｖ−ＲＡＭからの表示データはパラレルシリアル変
換器（ＰＳＣ）７でシリアルデータとなりディジタルア
ナログ変換器（ＤＡＣ）８でアナログ信号となり、ＣＲ
Ｔ９に表示される。ここで例えば、縦横とも１／２に縮
小補間表示を行うときは、ＧＤＣで先ずＤ−ＲＡＭより
２×２画素毎に１画素分のデータを読み出しＶ−ＲＡＭ
に書き込む。次にＤ−ＲＡＭより他の１画素分のデ─タ
を読み取りＶ−ＲＡＭのデータの論理演算を行って書き
込む。同様の処理を残り２画素のデータについて行う。
このようにデータの補間を行い縮小画面表示を行うと
き、非縮小表示時の４倍の時間を要することとなる。ま
た１／４に縮小補間表示を行うときは、非縮小表示時の
１６倍の時間を要することとなる。
【０００３】
【発明が解決しようとする課題】本発明は、以上の問題
点に鑑みなされたもので、縮小画面表示を迅速に行うこ
とが要求される地図検索スムテムなどにおいて、高速な
縮小補間表示の手段を与えるものである。
点に鑑みなされたもので、縮小画面表示を迅速に行うこ
とが要求される地図検索スムテムなどにおいて、高速な
縮小補間表示の手段を与えるものである。
【０００４】
【課題を解決するための手段】表示データをメモリから
読み出しＣＲＴ等の表示装置に出力表示するまでの間に
論理回路を設け、その論理回路で、縮小する画素分のデ
ータの論理処理を行うことでデータ補間をして表示を行
う。
読み出しＣＲＴ等の表示装置に出力表示するまでの間に
論理回路を設け、その論理回路で、縮小する画素分のデ
ータの論理処理を行うことでデータ補間をして表示を行
う。
【０００５】
【作用】表示データがメモリから読み出されＣＲＴ等の
表示装置に出力表示されるまでの間に論理回路を設け
て、補間のとれた表示データを作るので、高速な縮小表
示が可能となる。
表示装置に出力表示されるまでの間に論理回路を設け
て、補間のとれた表示データを作るので、高速な縮小表
示が可能となる。
【０００６】
【実施例】以下、本発明による高速縮小補間について、
図を用いて詳細に説明する。図１は、ハードディスク１
に予め記憶してある例えば地図画像データをＣＲＴ９に
表示する地図検索システムの表示に関連する第１の実施
例の主要部の概要ブロック図である。ハードディスク１
の画像データはＣＰＵ２とグラフィックディスプレイコ
ントローラ（ＧＤＣ）３によりグラフィックバス（例え
ばアドレスバス２４ビット、データバス１６ビットから
なる）４を経由して一旦ランダムアクセスメモリ（Ｄ−
ＲＡＭ）５に転送される。Ｄ−ＲＡＭ５のデータはＧＤ
Ｃ３によりビデオＲＡＭ（ＶーＲＡＭ）６に書き込ま
れ、ＣＲＴ９の画面の順番に並びかえられる。Ｖ−ＲＡ
Ｍ６からのパラレルデータ出力はパラレルシリアル変換
器（ＰＳＣ）７でシリアル信号となり、ディジタルアナ
ログ変換器（ＤＡＣ）８でアナログ信号化されＣＲＴ９
を駆動し、その画面上に表示される。
図を用いて詳細に説明する。図１は、ハードディスク１
に予め記憶してある例えば地図画像データをＣＲＴ９に
表示する地図検索システムの表示に関連する第１の実施
例の主要部の概要ブロック図である。ハードディスク１
の画像データはＣＰＵ２とグラフィックディスプレイコ
ントローラ（ＧＤＣ）３によりグラフィックバス（例え
ばアドレスバス２４ビット、データバス１６ビットから
なる）４を経由して一旦ランダムアクセスメモリ（Ｄ−
ＲＡＭ）５に転送される。Ｄ−ＲＡＭ５のデータはＧＤ
Ｃ３によりビデオＲＡＭ（ＶーＲＡＭ）６に書き込ま
れ、ＣＲＴ９の画面の順番に並びかえられる。Ｖ−ＲＡ
Ｍ６からのパラレルデータ出力はパラレルシリアル変換
器（ＰＳＣ）７でシリアル信号となり、ディジタルアナ
ログ変換器（ＤＡＣ）８でアナログ信号化されＣＲＴ９
を駆動し、その画面上に表示される。
【０００７】一旦Ｄ−ＲＡＭ５に記憶された画像データ
は、ＧＤＣ３によりＶ−ＲＡＭに書き込れるが、前記Ｄ
−ＲＡＭの出力は論理回路１１により、論理処理が行わ
れる。論理回路１１では、１倍の圧縮率のときはスルー
となる。１／２倍の圧縮率では図２に示すように、２入
力１出力のＯＲ回路で１６ビットパラレルデータを２ビ
ット毎に論理和をとり、１６ビットデータバス上へ２ビ
ット毎に出力する。図２で２３はＤ−ＲＡＭのデータの
出力、２１はグラフィックバス、２２は２入力１出力の
ＯＲ回路である。２ビット毎の画像データはＧＤＣによ
り順次データとしてＶ−ＲＡＭに書き込まれる。１／４
倍の圧縮率では図３に示すように、４入力１出力のＯＲ
回路で、１６ビットパラレルデータを４ビット毎に論理
和をとり、１６ビットデータバス上へ４ビット毎に出力
する。図３で３３はＤ−ＲＡＭのデータの出力、３１は
グラフィックバス、３２は４入力１出力のＯＲ回路であ
る。４ビット毎の画像データはＧＤＣにより順次データ
としてＶ−ＲＡＭに書き込まれる。
は、ＧＤＣ３によりＶ−ＲＡＭに書き込れるが、前記Ｄ
−ＲＡＭの出力は論理回路１１により、論理処理が行わ
れる。論理回路１１では、１倍の圧縮率のときはスルー
となる。１／２倍の圧縮率では図２に示すように、２入
力１出力のＯＲ回路で１６ビットパラレルデータを２ビ
ット毎に論理和をとり、１６ビットデータバス上へ２ビ
ット毎に出力する。図２で２３はＤ−ＲＡＭのデータの
出力、２１はグラフィックバス、２２は２入力１出力の
ＯＲ回路である。２ビット毎の画像データはＧＤＣによ
り順次データとしてＶ−ＲＡＭに書き込まれる。１／４
倍の圧縮率では図３に示すように、４入力１出力のＯＲ
回路で、１６ビットパラレルデータを４ビット毎に論理
和をとり、１６ビットデータバス上へ４ビット毎に出力
する。図３で３３はＤ−ＲＡＭのデータの出力、３１は
グラフィックバス、３２は４入力１出力のＯＲ回路であ
る。４ビット毎の画像データはＧＤＣにより順次データ
としてＶ−ＲＡＭに書き込まれる。
【０００８】この実施例では、ＧＤＣにより一旦Ｖ−Ｒ
ＡＭに書き込んだデータを読み出して補間を行う方法に
比べ１／２縮小で２倍、１／４縮小で４倍、補間縮小表
示が速くなる。
ＡＭに書き込んだデータを読み出して補間を行う方法に
比べ１／２縮小で２倍、１／４縮小で４倍、補間縮小表
示が速くなる。
【０００９】図４（Ａ）は第２の実施例を説明するため
の概要ブロック図である。ハードディスクの画像データ
はＣＰＵとＧＤＣ３によりグラフックバス４を経由して
一旦Ｄ−ＲＡＭ５に転送される。Ｄ−ＲＡＭ５のデータ
はＧＤＣ３により４つのビデオＲＡＭ４１の１つＶーＲ
ＡＭａに１、５、９、・・ラインのデータが、ＶーＲＡ
Ｍｂに２、６、１０、・・ラインのデータが、ＶーＲＡ
Ｍｃに３、７、１１、・・ラインのデータが、ＲＡＭｄ
に４、８、１２、・・ラインのデータが各々書き込まれ
る。各Ｖ−ＲＡＭからの表示データを、論理回路４２を
用いて、圧縮率１のときは、Ｖ−ＲＡＭａ、ｂ、ｃ、
ｄ、ａ、・・の出力の順で表示データとする。１／２圧
縮のときは、Ｖ−ＲＡＭａ ｏｒ ｂ、ｃ ｏｒ ｄ、
ａ ｏｒｂ、・・の順で表示データとすると共に、図４
（Ｂ）に概念図を示すように、２ビット毎の論理和をと
る。ここでＶ−ＲＡＭａ ｏｒ ｂはＶ−ＲＡＭａとＶ
−ＲＡＭｂの各出力の論理和をとる事などを示してい
る。またＶ−ＲＡＭの出力データは８ビットパラレルデ
ータとしてある。１／４圧縮のときは同様に、Ｖ−ＲＡ
Ｍａ ｏｒ ｂ ｏｒ ｃ ｏｒ ｄ、ａ ｏｒ ｂ
ｏｒ ｃ ｏｒ ｄ、・・の順で表示データとすと共
に、図４（Ｃ）に概念図を示すように、４ビット毎の論
理和をとる。
の概要ブロック図である。ハードディスクの画像データ
はＣＰＵとＧＤＣ３によりグラフックバス４を経由して
一旦Ｄ−ＲＡＭ５に転送される。Ｄ−ＲＡＭ５のデータ
はＧＤＣ３により４つのビデオＲＡＭ４１の１つＶーＲ
ＡＭａに１、５、９、・・ラインのデータが、ＶーＲＡ
Ｍｂに２、６、１０、・・ラインのデータが、ＶーＲＡ
Ｍｃに３、７、１１、・・ラインのデータが、ＲＡＭｄ
に４、８、１２、・・ラインのデータが各々書き込まれ
る。各Ｖ−ＲＡＭからの表示データを、論理回路４２を
用いて、圧縮率１のときは、Ｖ−ＲＡＭａ、ｂ、ｃ、
ｄ、ａ、・・の出力の順で表示データとする。１／２圧
縮のときは、Ｖ−ＲＡＭａ ｏｒ ｂ、ｃ ｏｒ ｄ、
ａ ｏｒｂ、・・の順で表示データとすると共に、図４
（Ｂ）に概念図を示すように、２ビット毎の論理和をと
る。ここでＶ−ＲＡＭａ ｏｒ ｂはＶ−ＲＡＭａとＶ
−ＲＡＭｂの各出力の論理和をとる事などを示してい
る。またＶ−ＲＡＭの出力データは８ビットパラレルデ
ータとしてある。１／４圧縮のときは同様に、Ｖ−ＲＡ
Ｍａ ｏｒ ｂ ｏｒ ｃ ｏｒ ｄ、ａ ｏｒ ｂ
ｏｒ ｃ ｏｒ ｄ、・・の順で表示データとすと共
に、図４（Ｃ）に概念図を示すように、４ビット毎の論
理和をとる。
【００１０】以上のようにしてＧＤＣによるＶ−ＲＡＭ
書き込み、読み出し補間書き込みの手順を踏まずに高速
縮小補間ができる。なお上の説明では、図４に示すよう
な構成で行ったが、同様の実施例としてはこの構成に限
るものではなく、例えば図４の論理演算回路４２で水平
方向の縮小を行う代わりに、グラフィックバス４とＶ−
ＲＡＭ４１の間に論理演算回路を設け同様の処理を行っ
てもよく、あるいは実施例１に説明した方法で水平方向
の縮小補間を行ってもよい。
書き込み、読み出し補間書き込みの手順を踏まずに高速
縮小補間ができる。なお上の説明では、図４に示すよう
な構成で行ったが、同様の実施例としてはこの構成に限
るものではなく、例えば図４の論理演算回路４２で水平
方向の縮小を行う代わりに、グラフィックバス４とＶ−
ＲＡＭ４１の間に論理演算回路を設け同様の処理を行っ
てもよく、あるいは実施例１に説明した方法で水平方向
の縮小補間を行ってもよい。
【００１１】図５は第３の実施例の説明のための概要ブ
ロック図である。ハードディスクの画像データはＣＰＵ
とＧＤＣ３によりグラフックバス４を経由して一旦Ｄ−
ＲＡＭ５に転送される。Ｄ−ＲＡＭ５のデータはＧＤＣ
３により論理演算回路ａ５１、ラインメモリ５２、論理
演算回路ｂ５３経由でＶ−ＲＡＭ５４に書き込み表示さ
れる。ここで論理演算回路ａ５１からは各縮小モードに
応じて、図４（Ｂ）、（Ｃ）と同様な方法で１ビット
毎、２ビット毎、４ビット毎の論理和が出力される。５
２はＣＲＴ表示上の１ライン分のラインメモリ４ライン
Ｌ−ＲＡＭａ、Ｌ−ＲＡＭｂ、・・からなる。各ライン
メモリには、ＧＤＣと論理演算回路ａ５１により、各ラ
イン毎のデータが書き込まれる。論理演算回路ｂ５３で
は、各縮小モードに応じて、Ｌ−ＲＡＭａ、ｂ、ｃ、
ｄ、ａ、・・のデータ、Ｌ−ＲＡＭａｏｒ ｂ、ｃ ｏ
ｒ ｄ、ａ ｏｒ ｂ、・・のデータ、Ｌ−ＲＡＭａ
ｏｒｂ ｏｒ ｃ ｏｒ ｄ、ａ ｏｒ ｂ ｏｒ ｃ
ｏｒ ｄ、・・のデータをそれぞれ出力する。ここで
Ｌ−ＲＡＭａ ｏｒ ｂはＬ−ＲＡＭａとＬ−ＲＡＭｂ
の各出力の論理和をとる事などを示している。
ロック図である。ハードディスクの画像データはＣＰＵ
とＧＤＣ３によりグラフックバス４を経由して一旦Ｄ−
ＲＡＭ５に転送される。Ｄ−ＲＡＭ５のデータはＧＤＣ
３により論理演算回路ａ５１、ラインメモリ５２、論理
演算回路ｂ５３経由でＶ−ＲＡＭ５４に書き込み表示さ
れる。ここで論理演算回路ａ５１からは各縮小モードに
応じて、図４（Ｂ）、（Ｃ）と同様な方法で１ビット
毎、２ビット毎、４ビット毎の論理和が出力される。５
２はＣＲＴ表示上の１ライン分のラインメモリ４ライン
Ｌ−ＲＡＭａ、Ｌ−ＲＡＭｂ、・・からなる。各ライン
メモリには、ＧＤＣと論理演算回路ａ５１により、各ラ
イン毎のデータが書き込まれる。論理演算回路ｂ５３で
は、各縮小モードに応じて、Ｌ−ＲＡＭａ、ｂ、ｃ、
ｄ、ａ、・・のデータ、Ｌ−ＲＡＭａｏｒ ｂ、ｃ ｏ
ｒ ｄ、ａ ｏｒ ｂ、・・のデータ、Ｌ−ＲＡＭａ
ｏｒｂ ｏｒ ｃ ｏｒ ｄ、ａ ｏｒ ｂ ｏｒ ｃ
ｏｒ ｄ、・・のデータをそれぞれ出力する。ここで
Ｌ−ＲＡＭａ ｏｒ ｂはＬ−ＲＡＭａとＬ−ＲＡＭｂ
の各出力の論理和をとる事などを示している。
【００１２】
【発明の効果】以上説明したように本発明は、地図検索
表示システムなどのように、画像データをメモリから読
み出してＣＲＴ等の画面上にデータを補間して縮小表示
する表示装置において、メモリと表示装置の間に論理演
算回路を設け、その論理演算回路で、縮小する画素分の
データの論理演算を行いデータ補間を行って表示してい
るため、データ補間が高速にでき補間に要する時間が短
縮されるため、高速な縮小補間表示が可能となる。
表示システムなどのように、画像データをメモリから読
み出してＣＲＴ等の画面上にデータを補間して縮小表示
する表示装置において、メモリと表示装置の間に論理演
算回路を設け、その論理演算回路で、縮小する画素分の
データの論理演算を行いデータ補間を行って表示してい
るため、データ補間が高速にでき補間に要する時間が短
縮されるため、高速な縮小補間表示が可能となる。
【図１】第１の実施例の主要部の概要ブロック図。
【図２】２画素データの２入力１出力ＯＲ回路。
【図３】４画素データの４入力１出力ＯＲ回路。
【図４】第２の実施例の主要部の概要ブロック図。
【図５】第３の実施例の主要部の概要ブロック図。
【図６】従来の実施例の主要部の概要ブロック図。
【符号の説明】 １ ハードディスク（ＨＤ） ２ ＣＰＵ ３ グラフィックディスプレイコントローラ（ＧＤＣ） ４ グラフィックバス ５ ランダムアクセスメモリ（Ｄ−ＲＡＭ） ６ ビデオＲＡＭ（Ｖ−ＲＡＭ） ７ パラレルシリアル変換器（ＰＳＣ） ８ ディジタルアナログ変換器（ＤＡＣ） ９ ＣＲＴ １１ 論理演算回路 ２２ ２入力１出力ＯＲ回路 ３２ ４入力１出力ＯＲ回路 ４１ ビデオＲＡＭ（Ｖ−ＲＡＭ） ４２ 論理演算回路 ５１ 論理演算回路 ５２ ラインメモリ（Ｌ−ＲＡＭ） ５３ 論理演算回路
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｔ 1/00 3/40 Ｇ０６Ｆ 15/66 ３５５ Ｂ
Claims (6)
- 【請求項１】 画像データをメモリから読み出してＣＲ
Ｔ等の画面上に表示するデータ表示装置において、メモ
リと表示装置の間に論理演算回路を設け、該論理演算回
路で、縮小する画素分のデータの論理演算を行うことで
データ補間をして表示することを特徴とする高速縮小補
間方法。 - 【請求項２】 画像データをメモリから読み出してＣＲ
Ｔ等の画面上に表示するデータ表示装置において、メモ
リの出力部とメモリからの画像データを表示用データに
変換するビデオＲＡＭ（Ｖ−ＲＡＭ）の間に論理演算回
路を設け、前記画像データの画面上の水平方向に対応す
る隣り合う画素データの縮小分だけの論理和をとり表示
することを特徴とする請求項１記載の高速縮小補間回
路。 - 【請求項３】 論理和は２入力１出力ＯＲ回路からなる
請求項２記載の高速縮小補間回路。 - 【請求項４】 論理和は４入力１出力ＯＲ回路からなる
請求項２記載の高速縮小補間回路。 - 【請求項５】 画像データをメモリから読み出してＣＲ
Ｔ等の画面上に表示するデータ表示装置において、メモ
リからの画像データを表示用データに変換するビデオＲ
ＡＭ（Ｖ−ＲＡＭ）を表示画面の垂直方向の縮小する画
素数に対応する数だけ備え、その出力部に論理演算回路
を設け各Ｖ−ＲＡＭからの出力データの縮小分だけの論
理和をとり垂直方向の縮小補間データをつくり、該デー
タの水平方向に隣合う画素に対応するデータを水平方向
に縮小分だけの画素データの論理和をとり表示すること
を特徴とする高速縮小補間回路。 - 【請求項６】 画像データをメモリから読み出してＣＲ
Ｔ等の画面上に表示するデータ表示装置において、メモ
リの出力部とメモリからの画像データを表示用データに
変換するビデオＲＡＭ（Ｖ−ＲＡＭ）の間に論理演算回
路を設け、前記画像データの画面上の水平方向に対応す
る隣り合う画素データの、水平方向の縮小分だけ論理和
をとり、その出力を垂直方向の縮小画素数に対応する数
のラインメモリに順次入力し、その出力部に論理演算回
路を設け各ラインメモリからの出力データの垂直方向に
縮小分だけ論理和をとり垂直方向の縮小補間データをつ
くり表示することを特徴とする高速縮小補間回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6158340A JPH0822278A (ja) | 1994-07-11 | 1994-07-11 | 高速縮小補間方法及び高速縮小補間回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6158340A JPH0822278A (ja) | 1994-07-11 | 1994-07-11 | 高速縮小補間方法及び高速縮小補間回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0822278A true JPH0822278A (ja) | 1996-01-23 |
Family
ID=15669505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6158340A Pending JPH0822278A (ja) | 1994-07-11 | 1994-07-11 | 高速縮小補間方法及び高速縮小補間回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0822278A (ja) |
-
1994
- 1994-07-11 JP JP6158340A patent/JPH0822278A/ja active Pending
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