JPH0822400A - マイクロコンピュータのテスト容易化回路 - Google Patents

Abstract

(57)【要約】 【目的】 マイクロコンピュータの外部出力端子の数が
制限されていても、論理回路に生成される故障を外部出
力端子から観測できるようにする。 【構成】 マイクロコンピュータ８の動作を検証するテ
ストパターンは第１及び第２の外部入力端子１０，１１
から第１の論理回路ブロック１に入力される。第２の論
理回路ブロック３からの信号線３４〜４５よりなる第１
の内部バス８２及び第３の論理回路ブロックからの信号
線５３〜６２よりなる第３の内部バス８３は第１の選択
器９０に入力され、第１の選択器９０は第１の内部バス
８２又は第３の内部バス８３を出力する。符号器９２は
第１の選択器９０から出力される内部バスを構成する信
号線から出力される信号をエンコードして第４の内部バ
ス９３に出力する。第２の選択器９４は符号器９２から
の第４の内部バス９３又は第４の論理回路ブロック７か
らの信号線６３〜６７よりなる第２の内部バス６８を外
部出力端子７７〜８１に出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロコンピュータ
のテスト化容易回路に関し、詳しくは、組合せ回路や順
序回路等の複数の論理回路よりなる複数個の論理回路ブ
ロックが直列に接続されてなるマイクロコンピュータの
外部入力端子から動作検証用のテストパターンを入力
し、マイクロコンピュータの外部出力端子から出力され
る信号値を故障生成時と正常時とで比較することによ
り、前記複数の論理回路に生成される故障を観測するた
めのマイクロコンピュータのテスト容易化回路に関す
る。

【０００２】

【従来の技術】以下、従来のマイクロコンピュータのテ
スト容易化回路について図面を参照しながら説明する。

【０００３】図２は従来のテスト容易化回路の平面図で
ある。図２において１，３，５，７はマイクロコンピュ
ータ８を構成する第１，第２，第３，第４の論理回路ブ
ロックであって、第１〜第４の論理回路ブロック１，
３，５，７は、それぞれ組合せ回路や順序回路等の複数
の論理回路よりなる。

【０００４】図２において、３０，３１，３２は第２の
論理回路ブロック３を構成する第１，第２，第３の論理
回路であって、第１〜第３の論理回路３０〜３２はそれ
ぞれ複数個の論理回路から構成されている。また、３３
は第２の論理回路３１を構成する部分回路であって、該
部分回路３３も複数個の論理回路から構成されている。
また、５０，５１，５２は第３の論理回路ブロック５を
構成する第１，第２，第３の論理回路であって、第１〜
第３の論理回路５０〜５２もそれぞれ複数個の論理回路
から構成されている。また、７０，７１，７２は第４の
論理回路ブロック７を構成する第１，第２，第３の論理
回路であって、第１，第２，第３の論理回路７０〜７２
もそれぞれ複数個の論理回路から構成されている。

【０００５】図２において、１０，１１はマイクロコン
ピュータ８の動作検証用のテストパターンを入力する第
１，第２の外部入力端子、１２，１３，１４，１５，１
６，１７，１８，１９は第１の論理回路ブロック１の出
力信号を第２の論理回路ブロック３の第１の論理回路３
０に伝達する信号線、２０，２１，２２，２３は第１の
論理回路ブロック１の出力信号を第２の論理回路ブロッ
ク３の第２の論理回路３１に伝達する信号線、２４，２
５，２６，２７は第１の論理回路ブロック１の出力信号
を第２の論理回路ブロック３の第３の論理回路３２に伝
達する信号線である。

【０００６】図２において、３４，３５，３６，３７は
第２の論理回路ブロック３の第１の論理回路３０からの
出力信号を第３の論理回路ブロック５の第１の論理回路
５０に伝達する信号線、３８，３９は第２の論理回路ブ
ロック３の第２の論理回路３１からの出力信号を第３の
論理回路ブロック５の第２の論理回路５１に伝達する信
号線、４０，４１，４２，４３，４４，４５は第２の論
理回路ブロック３の第３の論理回路３２からの出力信号
を第３の論理回路ブロック５の第３の論理回路５２に伝
達する信号線である。

【０００７】図２において、５３，５４は第３の論理回
路ブロック５の第１の論理回路５０からの出力信号を第
４の論理回路ブロック７の第１の論理回路７０に伝達す
る信号線、５５，５６は第３の論理回路ブロック５の第
２の論理回路５１からの出力信号を第４の論理回路ブロ
ック７の第２の論理回路７１に伝達する信号線、５７，
５８，５９，６０，６１，６２は第３の論理回路ブロッ
ク５の第３の論理回路５２からの出力信号を第４の論理
回路ブロック７の第３の論理回路７２に伝達する信号線
である。第２の論理回路ブロック３の第１の論理回路３
０からの信号線３４，３５，第２の論理回路ブロック３
の第３の論理回路３２からの信号線４０、第３の論理回
路ブロック５の第１の論理回路５０からの信号線５３及
び第３の論理回路ブロック５の第３の論理回路５２から
の信号線５７によって第１の内部バス４６が構成されて
いる。

【０００８】図２において、６３，６４，６５，６６，
６７は、マイクロコンピュータ８の周辺機能である通信
機能ブロック（以下、シリアルと称する。）やタイマー
ブロック等からのデータやクロックを出力する第４の論
理回路ブロック７の第３の論理回路７２からの信号線で
あって、該信号線６３〜６７は第２の内部バス６８を構
成している。また、８４は第３の外部入力端子、８５は
選択器であって、選択器８５は第１の内部バス４６及び
第２の内部バス６８のうちのいずれか一方の内部バスを
選択して出力する。また、７７，７８，７９，８０，８
１はそれぞれ外部出力端子であって、該外部出力端子７
７〜８１は選択器８５が選択した第１の内部バス４６又
は第２の内部バス６８の信号値を出力する。

【０００９】図２において、７３は第４の論理回路ブロ
ック７の第１の論理回路７０の出力信号を観測する外部
出力端子、７４は第４の論理回路ブロック７の第２の論
理回路７１の出力信号を観測する外部出力端子、７５，
７６は第４の論理回路ブロック７の第３の論理回路７２
の出力信号を観測する外部出力端子である。

【００１０】以下、前記のように構成されたマイクロコ
ンピュータのテスト容易化回路の動作について説明す
る。

【００１１】まず、マイクロコンピュータ８の動作検証
用のテストパターンを第１及び第２の外部入力端子１
０，１１から入力する。第１の論理回路ブロック１は、
第１及び第２の外部入力端子１０，１１からの入力信号
によって論理演算を行ない、その演算結果を信号線１２
〜２７に出力する。第２の論理回路ブロック３の第１の
論理回路３０は、第１の論理回路ブロック１の信号線１
２〜１９から出力される論理値を用いて論理演算を行な
い、その演算結果を信号線３４〜３７に出力する。第２
の論理回路ブロック３の第２の論理回路３１は、第１の
論理回路ブロック１の信号線２０〜２３から出力される
論理値を用いて論理演算を行ない、その演算結果を信号
線３８，３９に出力する。第２の論理回路ブロック３の
論理回路３２は、第１の論理回路ブロック１の信号線２
４〜２７から出力される論理値を用いて論理演算を行な
い、その演算結果を信号線４０〜４５に出力する。

【００１２】第３の論理回路ブロック５の第１の論理回
路５０は、第２の論理回路ブロック３の信号線３４〜３
７から出力される論理値を用いて論理演算を行ない、そ
の演算結果を信号線５３，５４に出力する。第３の論理
回路ブロック５の第２の論理回路５１は、第２の論理回
路ブロック３の信号線３８，３９から出力される論理値
を用いて論理演算を行ない、その演算結果を信号線５
５，５６に出力する。第３の論理回路ブロック５の第３
の論理回路５２は第２の論理回路ブロック３の信号線４
０〜４５から出力される論理値を用いて論理演算を行な
い、その演算結果を信号線５７〜６２に出力する。

【００１３】第４の論理回路ブロック７の第１の論理回
路７０は、第３の論理回路ブロック５の信号線５３，５
４から出力される論理値を用いて論理演算を行ない、そ
の演算結果を外部出力端子７３に出力する。第４の論理
回路ブロック７の第２の論理回路７１は、第３の論理回
路ブロック５の信号線５５，５６から出力される論理値
を用いて論理演算を行ない、その演算結果を外部出力端
子７４に出力する。第４の論理回路ブロック７の第３の
論理回路７２は、第３の論理回路ブロック５の信号線５
７〜６２から出力される論理値を用いて論理演算を行な
い、その演算結果を外部出力端子７５，７６に出力す
る。

【００１４】選択器８５は、第３の外部入力端子８４か
ら入力される制御信号によって第２の内部バス６８を選
択したときには、マイクロコンピュータ８の周辺機能ブ
ロックであるシリアルやタイマー等のデータやクロック
の論理値を外部出力端子７７〜８１に出力する。このと
き、外部出力端子７７〜８１は汎用ポートとして働く。
また、選択器８５は、第３の外部入力端子８４から入力
される制御信号によって第１の内部バス４６を選択した
ときには、該第１の内部バス４６の論理値を外部出力端
子７７〜８１に出力する。このとき、外部出力端子７７
〜８１は論理回路の出力信号を直接外部から観測可能と
するテスト用端子として働く。

【００１５】

【表１】

【００１６】表１は、第２の論理回路ブロック３の第１
の論理回路３０、第３の論理回路ブロック５の第１の論
理回路５０及び第４の論理回路ブロック７の第１の論理
回路７０の入出力信号線上に生成された故障を検出する
テストパターンを示したものであって、第１及び第２の
外部入力端子１０，１１から入力されたテストパターン
と、該テストパターンを第１の論理回路ブロック１が論
理演算を行なって第２の論理回路ブロック３の第１の論
理回路３０に出力する信号線１２〜１９のパターンと、
該パターンによって第２の論理回路ブロック３の第１の
論理回路３０が論理演算を行なって信号線３４〜３７に
出力する論理値と、第３の論理回路ブロック５の第１の
論理回路５０が信号線５３，５４に出力する論理値とを
示している。ここでいう故障とは、各論理回路を構成す
るトランジスタの破壊により、入力信号の如何に拘ら
ず、出力信号が常にＶｄｄ（論理値の１に相当）又はＶ
ｓｓ（論理値の０に相当）に固定されてしまい、正しい
理論値と異なる論理値を出力してしまう場合のことを言
う。

【００１７】前記の故障が生成されると、マイクロコン
ピュータ８に第１及び第２の外部入力端子１０，１１か
らテストパターンを入力した場合、マイクロコンピュー
タ８の出力値が正常時の出力期待値と異なる場合があ
る。従って、前記の故障が含まれている不良品と含まれ
ていない良品とを選別する必要がある。表１は、第１及
び第２の外部入力端子１０，１１から出力される信号値
を故障生成時と正常時との間で比較することにより、論
理回路に生成された故障を検出していく故障シミュレー
ション用のテストパターンを示している。第２の論理回
路ブロック３の第１の論理回路３０に表１のＡ列〜Ｌ列
の１２通りのパターンを入力することによって、第２の
論理回路ブロック３の第１の論理回路３０の入出力信号
線、第３の論理回路ブロック５の第１の論理回路５０の
入出力信号線、及び第４の論理回路ブロック７の第１の
論理回路７０の入出力信号線に生成された故障を検出す
ることができる。

【００１８】しかしながら、実デバイスを検証するテス
トパターンは、一般的には試行錯誤的に作成されるた
め、冗長なパターンを含むことが多い。

【００１９】そこで、従来においては、第２の論理回路
ブロック３の第１の論理回路３０の出力信号線３４，３
５を外部出力端子７７，７８から観測できると共に第３
の論理回路ブロック５の第１の論理回路５０の出力信号
線５３を外部出力端子７９から観測できるように選択器
８５を設け、外部出力端子７７，７８，７９をテスト端
子として使用することを可能にしている。これにより、
外部出力端子７７，７８，７９の直前までの回路におい
てテストパターンを検討すればよくなり、見かけ上、回
路規模が小さい状態でテストパターンの作成が可能とな
る。この結果、テストパターンの作成が容易になるの
で、冗長なテストパターンが低減する。このため、第２
の論理回路ブロック３の第１の論理回路３０に入力する
信号線１２〜１９のパターンを、表１におけるＡ列〜Ｈ
列までの８通りのパターンによって代替しても、前記の
故障を検出することができる。

【００２０】

【発明が解決しようとする課題】ところが、実際のマイ
クロコンピュータは大きなものでは１００万個以上のト
ランジスタによって構成されている。このため、従来の
テスト容易化回路によると、論理回路の故障検出を可能
にする外部出力端子を回路規模の増大に対応して増やす
ことは、外部出力端子の総数が制約されているため困難
である。つまり、実際のマイクロコンピュータにおいて
は、前記のような回路規模が小さい状態でテストパター
ンを作成できる場合は非常に限られている。

【００２１】従来のテスト容易化回路においては、マイ
クロコンピュータの動作検証を、動作検証を目的とする
テストパターンを外部入力端子から入力し、マイクロコ
ンピュータの制御の結果を外部出力端子から観測するこ
とにより行なってきた。

【００２２】従って、従来のテスト容易化回路において
は、マイクロコンピュータの高機能化が進み、回路規模
が大きくなるにつれて、動作検証を行なうテストパター
ンが長くなると共に、各機能を確認するためにテストパ
ターンの数自体も増加するという問題がある。

【００２３】また、マイクロコンピュータの論理回路の
故障を検出する故障シミュレーションは、機能確認のテ
ストパターンを基に作成することが多いので、複雑なマ
イクロコンピュータを構成する論理回路の故障を検出す
るテストパターンを作成することは困難である。

【００２４】さらに、テストパターンの簡素化とテスト
パターン数の削減のために、マイクロコンピュータを構
成する論理回路の出力信号を外部出力端子から出力する
ことがあるが、マイクロコンピュータの外部出力端子の
総数が制約されているため、外部に出力できる論理回路
の出力信号数が制限されてしまうので、前記の方法を採
る場合には、十分な動作検証を行なうことができないと
いう問題が生じる。

【００２５】本発明は、前記従来の問題を解決するもの
であって、マイクロコンピュータの外部出力端子の数が
制限されていても、論理回路に生成される故障を外部出
力端子から観測することができるようにすることを目的
とする。

【００２６】

【課題を解決するための手段】前記の目的を達成するた
めに、請求項１の発明は、組合せ回路や順序回路等の複
数の論理回路よりなる複数個の論理回路ブロックが直列
に接続されてなるマイクロコンピュータの外部入力端子
から動作検証用のテストパターンを入力し、前記マイク
ロコンピュータの外部出力端子から出力される信号値を
故障生成時と正常時とで比較することにより前記複数の
論理回路に生成される故障を観測するためのマイクロコ
ンピュータのテスト容易化回路を対象とし、一の論理回
路ブロックを構成する複数の論理回路から出力される各
出力信号が入力され、該各出力信号に対応する組み合わ
せ信号を出力する符号器を備えている構成である。

【００２７】また、請求項２の発明は、組合せ回路や順
序回路等の複数の論理回路よりなる複数個の論理回路ブ
ロックが直列に接続されてなるマイクロコンピュータの
外部入力端子から動作検証用のテストパターンを入力
し、前記マイクロコンピュータの外部出力端子から出力
される信号値を故障生成時と正常時とで比較することに
より前記複数の論理回路に生成される故障を観測するた
めのマイクロコンピュータのテスト容易化回路を対象と
し、一の論理ブロックを構成する複数の論理回路から出
力される各出力信号よりなる一の出力信号群と他の論理
ブロックを構成する複数の論理回路から出力される各出
力信号よりなる他の出力信号群とが入力され前記一の出
力信号群及び他の出力信号群のうちのいずれか一方の出
力信号群を出力する選択器と、前記選択器から出力され
る出力信号群を構成する各出力信号が入力され該各出力
信号に対応する組み合わせ信号を出力する符号器とを備
えている構成である。

【００２８】

【作用】請求項１の構成により、一の論理回路ブロック
を構成する複数の論理回路から出力される各出力信号が
入力され、該各出力信号に対応する組み合わせ信号を外
部出力端子に出力する符号器を備えているため、複数の
論理回路から出力される各出力信号はエンコードされて
組み合わせ信号となって外部出力端子に出力されるの
で、つまり符号器に入力される信号数よりも符号器から
出力される信号数の方が少ないので、外部出力端子に出
力される信号の数は低減する。これにより、外部に出力
されない論理回路の出力信号数は低減する。

【００２９】請求項２の構成により、一の論理ブロック
を構成する複数の論理回路から出力される各出力信号よ
りなる一の出力信号群及び他の論理ブロックを構成する
複数の論理回路から出力される各出力信号よりなる他の
出力信号群のうちのいずれか一方の出力信号群を出力す
る選択器と、該選択器から出力される出力信号群を構成
する各出力信号が入力されると、該各出力信号に対応す
る組み合わせ信号を外部出力端子に出力する符号器とを
備えているため、選択器からは一又は他の出力信号群を
構成する各出力信号が選択的に出力され、各出力信号は
符号器によりエンコードされて組み合わせ信号となって
外部出力端子に出力されるので、一及び他の論理ブロッ
クを構成する論理回路から出力される出力信号は選択器
及び符号器によって２段階に低減される。これにより、
外部に出力されない論理回路の出力信号数は著しく低減
する。

【００３０】

【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。

【００３１】図１は本発明の一実施例に係るテスト容易
化回路の平面図である。図１における、第１〜第４の論
理回路ブロック１，３，５，７，マイクロコンピュータ
８、第１及び第２の外部入力端子１０，１１、信号線１
２〜２７、第２の論理回路ブロック３の第１〜第３の論
理回路３０〜３２、第３の論理回路３２の部分回路３
３、信号線３４〜４５、第３の論理回路ブロック５の第
１〜第３の論理回路５０〜５２、信号線５３〜６２、第
２の内部バス６８、第４の論理回路ブロック７の第１〜
第３の論理回路７０〜７２、外部出力端子７３〜７６、
第３の外部入力端子８４及び外部出力端子７７〜８１に
ついては、図２に示した従来例と同様の構成であるた
め、同一の符号を付すことにより説明を省略する。

【００３２】図１において、８２は複数の信号線３４〜
４５よりなる第２の論理回路ブロック３からの第１の内
部バス、８３は複数の信号線５３〜６２よりなる第３の
論理回路ブロック５からの第３の内部バスである。ま
た、９０は選択器としての第１の選択器であって、該第
１の選択器９０は第１の内部バス８２及び第３の内部バ
ス８３のいずれか一方を選択して出力する。また、９１
は第１の選択器９０を制御する選択制御器である。

【００３３】図１において、９２は符号器であって、該
符号器９２は第１の選択器９０が選択した第１の内部バ
ス８２又は第３の内部バス８３を構成する信号線の出力
信号をエンコードして該出力信号と対応する組み合わせ
信号を出力する。また、９３は符号器９２によりエンコ
ードされた第４の内部バスである。

【００３４】図１において、９４は第２の選択器であっ
て、該第２の選択器９４は第４の内部バス９３及び第２
の内部バス６８のうちのいずれか一方を選択して出力す
る。第２の選択器９４も選択制御器９１によって制御さ
れる。

【００３５】以下、前記のように構成された本実施例に
係るテスト容易化回路の動作を、第１及び第２の外部入
力端子１０，１１、第１の論理回路ブロック１、第１の
論理回路ブロック１からの信号線１２〜１９、第２の論
理回路ブロック３の第１の論理回路３０、第２の論理回
路ブロック３の第１の論理回路３０からの信号線３４〜
３７、第３の論理回路ブロック５の第１の論理回路５
０、第３の論理回路ブロック５の第１の論理回路５０か
らの信号線５３，５４、第４の論理回路ブロック７の第
１の論理回路７０及び第４の論理回路ブロック７の第１
の論理回路７０からの信号を出力する外部出力端子７３
を用いて説明する。

【００３６】まず、マイクロコンピュータ８の動作を検
証するテストパターンを第１及び第２の外部入力端子１
０，１１から入力する。第１の論理回路ブロック１は、
第１及び第２の外部入力端子１０，１１からの入力信号
によって論理演算を行ない、その演算結果を信号線１２
〜１９に出力する。第１の論理回路ブロック１の信号線
１２〜１９から出力される論理値は第２の論理回路ブロ
ック３の第１の論理回路３０に入力される。第２の論理
回路ブロック３の第１の論理回路３０は、信号線１２〜
１９の論理値を用いて論理演算を行ない、その演算結果
を信号線３４〜３７に出力する。第２の論理回路ブロッ
ク３の第１の論理回路３０からの信号線３４〜３７は２
つに分岐し、一方は第３の論理回路ブロック５の第１の
論理回路５０に入力され、他方は第１の内部バス８２を
構成する１２本の信号線のうちの４本として第１の選択
器９０に入力される。

【００３７】同様に、第３の論理回路ブロック５の第１
の論理回路５０は、第１の論理回路ブロック３の第１の
論理回路３０からの信号線３４〜３７から出力される論
理値を用いて論理演算を行ない、その演算結果を信号線
５３，５４に出力する。第３の論理回路ブロック５の第
１の論理回路５０からの信号線５３，５４は２つに分岐
し、一方は第４の論理回路７の第１の論理回路７０に入
力され、他方は第３の内部バス８３を構成する１０本の
信号線のうちの２本として第１の選択器９０に入力され
る。

【００３８】第４の論理回路ブロック７の第１の論理回
路７０は、第３の論理回路ブロック５の論理回路５０か
らの信号線５３，５４の論理値を用いて論理演算を行な
い、その演算結果を外部出力端子７３に出力する。

【００３９】選択制御器９１は、第３の外部入力端子８
４から入力される信号値を用いて、第１の内部バス８２
及び第３の内部バス８３のうちのいずれか一方を選択す
る制御信号を生成して出力し、第１の選択器９０は、選
択制御器９１が出力する制御信号によって第１の内部バ
ス８２又は第３の内部バス８３を選択し、選択した方の
内部バスを符号器９２に入力する。ここで、第１の選択
器９０を用いることにより、第２の論理回路ブロック３
の第１の論理回路３０から出力される信号線３４〜３７
と第３の論理回路ブロック５の第１の論理回路５０から
出力される信号線５３，５４との６ビット信号を４ビッ
ト信号に、つまり信号数を２／３に圧縮することが可能
になる。

【００４０】符号器９２は、第１の選択器９０が選択し
た方の内部バスをエンコードし、エンコードした信号を
第４の内部バス９３に出力する。このとき、符号器９２
は信号幅を圧縮することができる。マイクロコンピュー
タ８の動作検証を行なうテストパターンは、表１よりＡ
列〜Ｌ列の１２パターンであるが、第２の論理回路ブロ
ック３の第１の論理回路３０から出力される信号線３４
〜３７の値としては、重複するものがあるため表２に示
すＡ行〜Ｆ行の６パターンとなる。同様に、第３の論理
回路ブロック５の第１の論理回路５０から出力される信
号線５３，５４の値としては、重複するものがあるため
表２に示すＡ〜Ｃの３パターンである。このように、第
１の選択器９０から出力される４ビットの信号は、表２
に示すように、３ビットの信号線で表すことができ、信
号線幅の圧縮が可能となる。

【００４１】

【表２】

【００４２】尚、第１の選択器９０から出力される信号
が表２に示されるパターン以外のものである場合には、
符号器９２からエラー信号（本実施例においては、表２
において設定外のパターンの項に示すように、全ビット
がＶｄｄになる。）が出力される。

【００４３】第２の選択器９４は、第３の外部入力端子
８４から入力される制御信号に従って、符号器９２によ
りエンコードされた第４の内部バス９３及び第２の内部
バス６８のうちのいずれか一方を選択し、選択した内部
バスの信号値を外部出力端子７７〜８１に出力する。第
２の選択器９４が、第４の内部バス９３を選択し、その
信号値を外部出力端子７７〜８１に出力するときには、
外部入力端子７７〜８１はテスト端子として働き、第２
の選択器９４が、第２の内部バス６８を選択し、その信
号値を外部出力端子７７〜８１に出力するときには、外
部入力端子７７〜８１は汎用ポートとして働く。

【００４４】以上のように本実施例によると、第１の選
択器９０及び符号器９２を用いることにより、信号線幅
を２段階に減少させることができる。今後、回路の高機
能化が進み、回路規模が増大すると、前記の第１の選択
器９０及び符号器９２の機能はさらに期待できる。すな
わち、回路が大規模化すると、論理回路の出力信号数も
それに比較して増加するが、外部に出力するための外部
出力端子の数には制限があるため、外部に出力できない
論理回路の出力信号が増え、動作検証に効果が現れにく
くなる。ところが、本実施例を用いると、前述したよう
に、論理回路の出力信号を第１の選択器９０及び符号器
９２を用いて２段階に圧縮することができるので、複数
の論理回路の出力信号を外部出力端子から観測すること
ができる。

【００４５】言い換えると、外部出力端子の数をそのま
まにしておいた状態で、論理回路のテスト用端子を増加
させたことに値する。そして、前述したように、第２の
論理回路ブロック３の第１の論理回路３０及び第３の論
理回路ブロック５の第１の論理回路５０からの出力信号
を外部出力端子７７〜８１から観測することによって、
第２の論理回路ブロック３の第１の論理回路３０及び第
３の論理回路ブロック５の第１の論理回路５０に発生す
る故障を比較的簡単なテストパターンを用いて検出する
ことが可能となる。また、テストパターンの数も削減で
き、表３に示すようにＡ列〜Ｅ列の５パターンで故障シ
ミュレーションを実施できる。これにより、テスト時間
の短縮も可能にする。

【００４６】

【表３】

【００４７】また、マイクロコンピュータ８内に、非常
に複雑で且つ外部からの制御が困難であるため論理回路
に検出の難しい故障が生成されたとする。例えば、第３
の論理回路ブロック５の第２の論理回路５１の信号線５
５からの出力値が常に０に固定されているため、第４の
論理回路ブロック７の第２の部分回路７１の出力信号が
常に１となり、第１及び第２の入力端子１０，１１から
入力されるテストパターンに関係なく、出力端子７４か
ら１が出力されるような場合である。この場合には、従
来のテスト容易化回路によると、第２の論理回路ブロッ
ク３の第２の論理回路３１の信号線３９及び第３の論理
回路ブロック５の第２の論理回路５１の信号線５６に生
成される故障を検出することは不可能である。

【００４８】しかしながら、本実施例によると、第２の
論理回路ブロック３の第２の論理回路３１の信号線３９
及び第３の論理回路ブロック５の第２の論理回路５１の
信号線５６から出力される信号を外部出力端子から観測
することにより、第２の論理回路ブロック３の第２の論
理回路３１の信号線３９及び第３の論理回路ブロック５
の第２の論理回路５１の信号線５６に生成される故障を
検出することが可能になり、故障検出率を向上させるこ
とができる。

【００４９】このように、本実施例によると、従来のテ
スト容易化回路では検出が不可能であったような故障の
検出を可能にすることができるので、本実施例は、従来
のテスト容易化回路では検出の不可能であるような論理
回路が多数存在する場合に特に効果が大きい。

【００５０】

【発明の効果】請求項１の発明に係るマイクロコンピュ
ータのテスト容易化回路によると、複数の論理回路から
出力される各出力信号はエンコードされて組み合わせ信
号となって外部出力端子に出力されるため、外部出力端
子に出力される信号の数は低減するので、外部に出力さ
れない論理回路の出力信号数は低減する。このため、マ
イクロコンピュータの外部出力端子の数が制限されてい
ても、一の論理回路ブロックを構成する論理回路から出
力される出力信号の数の低減を抑制できるので、一の論
理回路ブロックを構成する論理回路に生成される故障を
外部出力端子から確実に観測することが可能になる。

【００５１】請求項２の発明に係るマイクロコンピュー
タのテスト容易化回路によると、選択器から一又は他の
出力信号群を構成する各出力信号が選択的に出力され、
選択器から出力された各出力信号は符号器によりエンコ
ードされて組み合わせ信号となって外部出力端子に出力
されるため、一及び他の論理ブロックを構成する論理回
路から出力される出力信号は選択器及び符号器によって
２段階に低減されるので、マイクロコンピュータの外部
出力端子の数が制限されていても、一及び他の論理回路
ブロックを構成する論理回路から出力される出力信号の
数の低減を一層抑制でき、これにより、一又は他の論理
回路ブロックを構成する論理回路に生成される故障を外
部出力端子から一層確実に観測することが可能になる。

【００５２】このため、請求項１又は２の発明による
と、短いテストパターンにより論理回路ブロックを構成
する論理回路に生成される故障を確実に検出できるの
で、前記論理回路の動作検証に大きな効果をもたらす。

【図面の簡単な説明】

【図１】本発明の一実施例に係るマイクロコンピュータ
のテスト容易化回路の平面図である。

【図２】従来のマイクロコンピュータのテスト容易化回
路の平面図である。

【符号の説明】

１ 第１の論理回路ブロック ３ 第２の論理回路ブロック ５ 第３の論理回路ブロック ７ 第４の論理回路ブロック ８ マイクロコンピュータ １０ 第１の外部入力端子 １１ 第２の外部入力端子 １２〜２７ 信号線 ３０ 第１の論理回路 ３１ 第２の論理回路 ３２ 第３の論理回路 ３３ 部分回路 ３４〜４５ 信号線 ５０ 第１の論理回路 ５１ 第２の論理回路 ５２ 第３の論理回路 ５３〜６２ 信号線 ６８ 第２の内部バス ７０ 第１の論理回路 ７１ 第２の論理回路 ７２ 第３の論理回路 ７７〜８１ 外部出力端子 ８２ 第１の内部バス ８３ 第３の内部バス ８４ 第３の外部入力端子 ９０ 第１の選択器（選択器） ９１ 選択制御器 ９２ 符号器 ９３ 第４の内部バス ９４ 第２の選択器

Claims (2)

【特許請求の範囲】
1. 【請求項１】 組合せ回路や順序回路等の複数の論理回
   路よりなる複数個の論理回路ブロックが直列に接続され
   てなるマイクロコンピュータの外部入力端子から動作検
   証用のテストパターンを入力し、前記マイクロコンピュ
   ータの外部出力端子から出力される信号値を故障生成時
   と正常時とで比較することにより前記複数の論理回路に
   生成される故障を観測するためのマイクロコンピュータ
   のテスト容易化回路であって、一の論理回路ブロックを
   構成する複数の論理回路から出力される各出力信号が入
   力され、該各出力信号に対応する組み合わせ信号を前記
   外部出力端子に出力する符号器を備えていることを特徴
   とするマイクロコンピュータのテスト容易化回路。
2. 【請求項２】 組合せ回路や順序回路等の複数の論理回
   路よりなる複数個の論理回路ブロックが直列に接続され
   てなるマイクロコンピュータの外部入力端子から動作検
   証用のテストパターンを入力し、前記マイクロコンピュ
   ータの外部出力端子から出力される信号値を故障生成時
   と正常時とで比較することにより前記複数の論理回路に
   生成される故障を観測するためのマイクロコンピュータ
   のテスト容易化回路であって、 一の論理ブロックを構成する複数の論理回路から出力さ
   れる各出力信号よりなる一の出力信号群と他の論理ブロ
   ックを構成する複数の論理回路から出力される各出力信
   号よりなる他の出力信号群とが入力され、前記一の出力
   信号群及び他の出力信号群のうちのいずれか一方の出力
   信号群を出力する選択器と、 前記選択器から出力される出力信号群を構成する各出力
   信号が入力され、該各出力信号に対応する組み合わせ信
   号を前記外部出力端子に出力する符号器とを備えている
   ことを特徴とするマイクロコンピュータのテスト容易化
   回路。