JPH0822420A - エラー自動修正機能付き記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 エラー自動修正機能付き主記憶装置の各部の
検査を容易にする。 【構成】 主記憶装置１０は、リードライト信号制御回
路２によりバッファ回路３、４を介してデータビット部
１１及びチェックビット部１２のいずれかを択一的に中
央制御装置２０に接続することができる。この結果、中
央制御装置では、データビット部１１及びチェックビッ
ト部１２のそれぞれの内容を検査することができる。ま
た、レジスタ回路６によりエラー自動修正がされない状
態のデータビット部１１の内容及びエラー自動修正回路
５により修正された後のデータを中央制御装置２０に送
ることができる。この結果、中央制御装置２０でエラー
自動修正の前後のデータを比較してエラー自動修正回路
５が正常に動作しているか否かを検査することができ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データの誤りを検出し
て自動的に修正するエラー自動修正機能付き記憶装置に
関するものである。

【０００２】

【従来の技術】従来、この種の装置は記憶したデータに
誤りがあった場合、その誤りを検出することができ、ま
た、その誤りが１ビットのみであるならば自動的にその
誤りを修正することができる。これにより、記憶装置の
記憶内容を常にチェックして修正することができ、信頼
性を向上させることができる。この種の装置では、１ビ
ットのみのエラーを修正するための１ビットエラー自動
修正回路が常時動作している。中央制御装置からデータ
を書き込む場合、チェックビットを生成する。そして、
中央制御装置のデータとチェックビットとを同時に書き
込む。一方、中央制御装置がデータを読み出す場合、デ
ータとチェックビットとを同時に読み出す。そして、主
記憶装置は１ビットのみのエラーがある場合、修正した
データを中央制御装置に送出し、エラーがない場合、読
み出したデータをそのまま中央制御装置に送出する。

【０００３】

【発明が解決しようとする課題】しかしながら、上述し
た従来の技術には、次のような課題があった。即ち、上
述した構成の装置では、主記憶装置に搭載されたメモリ
素子を検査する場合、データビット部のメモリ素子に書
き込むデータと、１ビットエラー自動修正回路で生成さ
れるチェックビットのデータによりメモリ素子の検査を
行なう。このため、メモリ素子に障害があり、１ビット
エラーが発生しても１ビットエラー自動修正回路が自動
的にデータを修復する。従って、１ビットエラーは検出
されるが、どのメモリ素子で障害が発生しているかを１
回の検査では判別できない。つまり、何通りものデータ
パターンで検査を実施しないと障害が発生したメモリ素
子を特定することができないという課題があった。ま
た、常時１ビットエラー自動修正回路が動作し、自動的
にチェックビットの生成と、読み出したデータのチェッ
クを行なっているため、中央制御装置はメモリ素子のデ
ータを直接リードライトできない。このため、１ビット
エラー自動修正回路が正しくチェックビットの生成及び
データのチェック修正する動作を正常に行なっているか
否かを確認することはできないという課題があった。

【０００４】

【課題を解決するための手段】本発明のエラー自動修正
機能付き記憶装置は、上述した課題を解決するため、以
下の点を特徴とするものである。 （１） データビット部及びチェックビット部から成るメモリ
素子部を備える。 当該メモリ素子部のデータビット部及びチェックビッ
ト部にそれぞれ個別のライト信号を出力することができ
るリードライト信号制御回路を備える。 メモリ素子部をアクセスする中央制御装置に対してメ
モリ素子部のデータビット部及びチェックビット部をそ
れぞれ直接接続することができるデータバッファ回路を
備える。

【０００５】（２） リードライト信号制御回路がデータビット部とチェッ
クビット部のいずれか一方又は双方に対してライト信号
を出力するか否かを制御するとともに、エラー自動修正
回路とバッファ回路のいずれを動作させるかを制御する
ことができるレジスタ回路を備える。 当該レジスタ回路の動作を防止するプロテクト回路を
備える。

【０００６】

【作用】

（１） 主記憶装置は、バッファ回路を介してデータビット部又
はチェックビット部のいずれかを択一的に中央制御装置
に接続することができる。この結果、中央制御装置で
は、データビット部及びチェックビット部のそれぞれの
内容を検査することができる。 （２） （１）において、レジスタ回路によりエラー自動修正が
されない状態のデータビット部の内容又はチェックビッ
ト部の内容あるいはエラー自動修正回路により修正され
た後のデータを中央制御装置に送ることができる。この
結果、中央制御装置でエラー自動修正の前後のデータを
比較してエラー自動修正回路が正常に動作しているか否
かを検査することができる。また、プロテクト回路によ
り、レジスタ回路の動作を防止し、誤動作によりエラー
自動修正がされないデータが中央制御装置に送出される
ことが防止される。

【０００７】

【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。図１は、本発明のエラー自動修正機能付き
記憶装置の一実施例のブロック図である。図示の装置
は、メモリ素子部１、リードライト信号制御回路２、バ
ッファ回路３、４を備えている。メモリ素子部１は、デ
ータビット部１１と、チェックビット部１２とから構成
されている。

【０００８】データビット部１１は、データを記憶する
ための部分である。データビット部１１は、メモリ素子
制御回路９と、リードライト信号制御回路２と、エラー
自動修正回路５と、バッファ回路３、４とにそれぞれ接
続されている。チェックビット部１２は、１ビットエラ
ーを自動修正するためのチェックビットを記憶するため
の部分である。チェックビット部１２は、メモリ素子制
御回路９と、リードライト信号制御回路２と、エラー自
動修正回路５と、バッファ回路３、４とにそれぞれ接続
されている。チェックビットには、例えば、周知のよう
に水平垂直パリティ等が用いられる。以下、パリティに
ついて説明する。

【０００９】パリティには、偶数パリティと奇数パリテ
ィがあるが、偶数パリティの場合について説明する。図
２に示すように、ビットｂ０〜ｂ７の８ビットにより１
バイトが構成され、そのうちのビットｂ７がチェックビ
ットとされる。このチェックビットは、１バイト内の値
“１”のビットの数が偶数となるように、“１”又は
“０”に設定する。従って、１バイト内の“１”のビッ
トの数が奇数になっているときは１ビットの誤りが発生
していると判定できる。尚、奇数パリティでは、“１”
のビットの数が奇数となるようにチェックビットを設定
し、“１”のビットの数が偶数になっているときを誤り
とする。

【００１０】また、８バイトごとに１ブロックが構成さ
れ、これに１バイト分のチェックビットが付加される。
これらの各チェックビットは、１ブロック内の各バイト
の対応する“１”のビットの数が偶数となるように、
“１”又は“０”に設定する。従って、１バイト内の
“１”のビットの数が奇数になっているときは誤りが発
生していると判定できる。

【００１１】図２（ａ）において、１ブロック内のチェ
ックビットを含む各ビットの“１”の数を水平パリティ
ＨＰ０〜ＨＰ６といい、各バイト内のチェックビットを
含む“１”の数を垂直パリティＶＰ０〜ＶＰ７というこ
とにする。１ブロック内のデータのうちの１ビットに誤
りが発生しているとすると、これに対応する水平パリテ
ィ及び垂直パリティがそれぞれ奇数となる。逆に、水平
パリティ及び垂直パリティがそれぞれ奇数となっている
場合には、それらの交差点のビットが誤りであると判定
できる。例えば、図２（ｂ）では、水平パリティＨＰ４
及び垂直パリティＶＰ４がそれぞれ奇数となっているの
で、それらの交差点のビット値“０”が誤りであり、
“１”が正しいと判定できる。従って、エラー自動修正
回路５では、水平パリティ及び垂直パリティによりこの
ような誤りを検出し、その部分を“０”から“１”に修
正する。

【００１２】一方、水平パリティの１つのみ又は垂直パ
リティの１つのみが奇数となっているときは、チェック
ビットの方が誤りであると判定される。例えば、図２
（ｃ）では、垂直パリティＶＰ４のみが奇数となってい
るので、垂直パリティＶＰ４内のチェックビット値
“１”が誤りであり、“０”が正しいと判定できる。従
って、この場合はデータビットの修正は行なわない。メ
モリ素子制御回路９は、メモリ素子部１と、リードライ
ト信号制御回路２と、エラー自動修正回路５と、バッフ
ァ回路３、４とに接続されており、これらの各部の動作
を制御する。

【００１３】次に、上述した装置の動作を説明する。図
１において、プロテクト回路７はデコーダ回路８を介し
て中央制御装置２０により直接制御される。レジスタ回
路６は、プロテクト回路７から出力されるＰＲＴ信号が
オンの場合、中央制御装置２０から直接制御できる。一
方、このＰＲＴ信号がオフの場合、中央制御装置２０か
ら制御することはできない。レジスタ回路６から出力さ
れる３つの出力信号ＤＢＭ、ＥＣＭ、ＣＢＭは常に１つ
がオンであり、他の２つはオフである。また、電源の投
入後、中央制御装置２０から送出されるリセット信号に
よりプロテクト回路７から出力されるＰＲＴ信号はオン
となり、レジスタ回路６から出力されるＥＣＭ信号はオ
ンとなり、ＤＢＭ信号とＣＢＭ信号はオフとなる。

【００１４】中央制御装置２０から主記憶装置１０に対
してアクセス要求があると、メモリ素子制御回路９はそ
のアクセス要求を検出する。そして、メモリ素子制御回
路９は、メモリ素子部１、リードライト信号制御回路２
及びデータバッファ部３０に対して、データの読み出し
又は書き込みを行なうための信号を送出する。この時、
データバッファ部３０は、レジスタ回路６から送出され
る３つの信号のうち、ＥＣＭ信号がオンの場合、エラー
自動修正回路５を介して中央制御装置２０とデータの送
受信を行なう。また、ＤＢＭ信号がオンの場合、バッフ
ァ回路３を介して中央制御装置２０とデータの送受信を
行なう。そして、ＣＢＭ信号がオンの場合、バッファ回
路４を介して中央制御装置２０とデータの送受信を行な
う。

【００１５】リードライト信号制御回路２は、リードア
クセスの場合、メモリ素子部１のデータビット部１１及
びチェックビット部１２の双方に対し、リード信号であ
るＭＲＤ信号をオンする。また、ライトアクセスの場
合、リードライト信号制御回路２は、レジスタ回路６か
ら送出される信号のうち、ＥＣＭ信号がオンならば、Ｃ
ＢＷＲ信号とＤＢＷＲ信号の双方をオンとし、ＤＢＭ信
号がオンならば、ＤＢＷＲ信号のみオンとし、ＣＢＭ信
号がオンならば、ＣＢＷＲ信号のみオンとする。

【００１６】従って、ＥＣＭ信号がオンの場合に中央制
御装置２０からリードアクセスがあると、主記憶装置１
０はメモリ素子部１から読み出されたデータビットとチ
ェックビットをエラー自動修正回路５によってチェック
し、修正した後、中央制御装置２０に送出する。また、
ライトアクセスがあると、エラー自動修正回路５によっ
て中央制御装置２０から送出されたデータのチェックビ
ットを生成した後、メモリ素子部１にデータと生成した
チェックビットを書き込む。一方、ＤＢＭ信号がオンの
場合に中央制御装置２０からリードアクセスがあると、
主記憶装置１０から送出されたデータをバッファ回路３
を介して中央制御装置２０に送出する。また、ライトア
クセスがあると、中央制御装置２０から送出されたデー
タをバッファ回路３を介してデータビット部１１に書き
込む。ＣＢＭ信号がオンの場合に中央制御装置２０から
リードアクセスがあると、主記憶装置１０はメモリ素子
部１から読み出されたチェックビットをバッファ回路４
を介して中央制御装置２０に送出する。また、ライトア
クセスがあると、中央制御装置２０から送出されたデー
タをバッファ回路４を介してチェックビット部１２に書
き込む。

【００１７】このようにして、レジスタ回路６から出力
されるＥＣＭ信号をオンとしておくと、主記憶装置１０
は記憶されているデータビット部１１とチェックビット
部１２を同時に読み出し又は書き込み、エラー自動修正
回路５を介してデータを記憶し修正することができる。
また、ＤＢＭ信号をオンとしておくと、主記憶装置１０
はデータビットのみ書き込み、バッファ回路３を介して
データビット部１１を直接中央制御装置２０と接続す
る。このため、中央制御装置２０からはデータビット部
１１を直接アクセスし、検査することができる。更に、
ＣＢＭ信号をオンとしておくと、主記憶装置１０はチェ
ックビットのみ書き込み、バッファ回路４を介してチェ
ックビット部１２を直接中央制御装置２０と接続する。
このため、中央制御装置２０はチェックビット部１２を
直接アクセスし、検査することができる。

【００１８】以上のようにして、メモリ素子部１のデー
タビット部１１とチェックビット部１２を各々個別にア
クセスすることにより、中央制御装置２０から直接メモ
リ素子部１全体を検査することができる。尚、上述した
実施例ににおいてはチェックビットの方式として水平垂
直パリティを用いた場合について説明したが、本発明は
これに限定されるものではなく、他の方式を用いても同
様であることはもちろんである。また、１ビットのエラ
ーを修正するものに限らず、２ビット以上のエラーを修
正するものでも差し支えない。

【００１９】

【発明の効果】以上説明したように、本発明のエラー自
動修正機能付き記憶装置によれば、データビット部及び
チェックビット部を別個にアクセスできるようにしたの
で、データビット部のメモリ素子に障害が発生している
のか、あるいはチェックビット部のメモリ素子に障害が
発生しているのかを特定することができるだけでなく、
どのビットに異常が発生しているかを検出することがで
きる。また、データビット部から直接読み出した内容
と、エラー自動修正回路により修正して読み出した内容
とを比較することにより、エラー自動修正回路が正しく
チェックビットの生成及びデータのチェック修正する動
作を行なっているか否かを確認することができる。

【図面の簡単な説明】

【図１】本発明のエラー自動修正機能付き記憶装置の一
実施例のブロック図である。

【図２】水平垂直パリティの説明図である。

【符号の説明】

１ メモリ素子部 ２ リードライト信号制御回路 ３、４ バッファ回路 ５ エラー自動修正回路 ６ レジスタ回路 ７ プロテクト回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 データビット部及びチェックビット部か
   ら成るメモリ素子部と、 当該メモリ素子部のデータビット部及びチェックビット
   部にそれぞれ個別のライト信号を出力することができる
   リードライト信号制御回路と、 前記メモリ素子部をアクセスする中央制御装置に対して
   前記メモリ素子部のデータビット部及びチェックビット
   部をそれぞれ直接接続することができるデータバッファ
   回路とを設けたことを特徴とするエラー自動修正機能付
   き記憶装置。
2. 【請求項２】 前記リードライト信号制御回路がデータ
   ビット部とチェックビット部のいずれか一方又は双方に
   対してライト信号を出力するか否かを制御するととも
   に、エラー自動修正回路と前記バッファ回路のいずれを
   動作させるかを制御することができるレジスタ回路と、 当該レジスタ回路の動作を防止するプロテクト回路とを
   備えたことを特徴とする請求項１記載のエラー自動修正
   機能付き記憶装置。