JPH08227384A - 数値制御装置 - Google Patents
数値制御装置Info
- Publication number
- JPH08227384A JPH08227384A JP7031061A JP3106195A JPH08227384A JP H08227384 A JPH08227384 A JP H08227384A JP 7031061 A JP7031061 A JP 7031061A JP 3106195 A JP3106195 A JP 3106195A JP H08227384 A JPH08227384 A JP H08227384A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- parity
- data
- address
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 claims abstract description 214
- 239000004065 semiconductor Substances 0.000 claims abstract description 37
- 238000010586 diagram Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 241000283973 Oryctolagus cuniculus Species 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】数値制御装置の改良にに関するものであり、デ
ータメモリを構成する半導体記憶装置と同一容量の半導
体記憶装置でパリティメモリを構成することができるよ
うにする改良である。 【構成】バーストアクセスを行う中央演算装置１と、デ
ータメモリ２と、データメモリ２のｎ個のアドレスにあ
るデータに対応するパリティのビット数は整数ｍ（ｍは
ｎ未満）で除した商と同一である半導体記憶装置で構成
され、データメモリ２の一つのアドレスにあるデータに
対応するパリティの全ては一つのアドレスに記憶するよ
うにされたパリティメモリ３と、中央演算装置１よりア
ドレス指令を受け、データメモリ２にアドレスを発し、
一回のバーストアクセス毎にデータメモリ２にアクセス
されるデータに対応するパリティが格納されているアド
レスをパリティメモリ３に発するメモリコントローラ４
と、パリティチェック回路５と、パリティ生成回路６と
を有する数値制御装置である。
ータメモリを構成する半導体記憶装置と同一容量の半導
体記憶装置でパリティメモリを構成することができるよ
うにする改良である。 【構成】バーストアクセスを行う中央演算装置１と、デ
ータメモリ２と、データメモリ２のｎ個のアドレスにあ
るデータに対応するパリティのビット数は整数ｍ（ｍは
ｎ未満）で除した商と同一である半導体記憶装置で構成
され、データメモリ２の一つのアドレスにあるデータに
対応するパリティの全ては一つのアドレスに記憶するよ
うにされたパリティメモリ３と、中央演算装置１よりア
ドレス指令を受け、データメモリ２にアドレスを発し、
一回のバーストアクセス毎にデータメモリ２にアクセス
されるデータに対応するパリティが格納されているアド
レスをパリティメモリ３に発するメモリコントローラ４
と、パリティチェック回路５と、パリティ生成回路６と
を有する数値制御装置である。
Description
【０００１】
【産業上の利用分野】本発明は、データの書込・読取時
にパリティチェックを行う数値制御装置に関する。特
に、データメモリを構成する半導体記憶装置と同一容量
の半導体記憶装置でパリティメモリを構成することがで
きるようにする改良に関する。
にパリティチェックを行う数値制御装置に関する。特
に、データメモリを構成する半導体記憶装置と同一容量
の半導体記憶装置でパリティメモリを構成することがで
きるようにする改良に関する。
【０００２】
【従来技術】数値制御装置において取り扱うデータのの
信頼性を高めるためにある一定量のデータ毎にパリティ
を付加し、パリティチェックをすることがよく行われて
いる。例えば、８ビットのデータ毎にパリティ１ビット
を付加する場合、従来は、８ビットのデータを記憶させ
る８ビット構成の半導体記憶装置と１ビットのパリティ
を記憶させる１ビット構成の半導体記憶装置とを組み合
わせ、例えば、データ幅が３２ビットのメモリの場合
は、この組み合わせを４組使用してメモリを構成してい
る。また、データとパリティを一緒にして記憶させる９
ビット構成の半導体記憶装置あるいは１８ビット構成の
半導体記憶装置を複数組使用して、メモリを構成するこ
ともある。
信頼性を高めるためにある一定量のデータ毎にパリティ
を付加し、パリティチェックをすることがよく行われて
いる。例えば、８ビットのデータ毎にパリティ１ビット
を付加する場合、従来は、８ビットのデータを記憶させ
る８ビット構成の半導体記憶装置と１ビットのパリティ
を記憶させる１ビット構成の半導体記憶装置とを組み合
わせ、例えば、データ幅が３２ビットのメモリの場合
は、この組み合わせを４組使用してメモリを構成してい
る。また、データとパリティを一緒にして記憶させる９
ビット構成の半導体記憶装置あるいは１８ビット構成の
半導体記憶装置を複数組使用して、メモリを構成するこ
ともある。
【０００３】従来技術に係る数値制御装置は一回の読取
・書込時に一つのアドレスのみにアクセスしていたの
で、パリティメモリを構成する半導体記憶装置のビット
構成を大きくするにしても、データメモリの一つのアド
レスにあるデータに対応するパリティのビット数で制限
されていた。
・書込時に一つのアドレスのみにアクセスしていたの
で、パリティメモリを構成する半導体記憶装置のビット
構成を大きくするにしても、データメモリの一つのアド
レスにあるデータに対応するパリティのビット数で制限
されていた。
【０００４】
【発明が解決しようとする課題】ところで、半導体記憶
装置の記憶容量は２５６ｋビット、１Ｍビット、４Ｍビ
ットと開発の世代が一代新しくなるにつれ４倍の容量と
なり、ビット当たりのコストも低減してきたが、この傾
向は今後も継続すると見られている。従来技術に係る数
値制御装置において、８ビット構成の半導体記憶装置と
１ビット構成の半導体記憶装置とでは開発された世代が
異なるため、組み合わせて使用する場合メモリメーカの
供給に不安がある。また、９ビット構成のメモリあるい
は１８ビット構成のメモリは、半導体記憶装置の次の世
代が開発されたとき供給されない可能性がある。
装置の記憶容量は２５６ｋビット、１Ｍビット、４Ｍビ
ットと開発の世代が一代新しくなるにつれ４倍の容量と
なり、ビット当たりのコストも低減してきたが、この傾
向は今後も継続すると見られている。従来技術に係る数
値制御装置において、８ビット構成の半導体記憶装置と
１ビット構成の半導体記憶装置とでは開発された世代が
異なるため、組み合わせて使用する場合メモリメーカの
供給に不安がある。また、９ビット構成のメモリあるい
は１８ビット構成のメモリは、半導体記憶装置の次の世
代が開発されたとき供給されない可能性がある。
【０００５】また、８ビットのデータ毎にパリティ１ビ
ットを付加する３２ビット幅のメモリにおいて、パリテ
ィメモリとして８ビット構成の半導体記憶装置を使用
し、一回のアクセスでパリティメモリから呼び出される
８ビットの内４ビットはパリティとして用い、残りの４
ビットは使用しないでおく方法は、余りにも非効率的な
使用方法であり馬鹿げている。
ットを付加する３２ビット幅のメモリにおいて、パリテ
ィメモリとして８ビット構成の半導体記憶装置を使用
し、一回のアクセスでパリティメモリから呼び出される
８ビットの内４ビットはパリティとして用い、残りの４
ビットは使用しないでおく方法は、余りにも非効率的な
使用方法であり馬鹿げている。
【０００６】本発明の目的はこれらの問題を解消するこ
とにあり、パリティメモリを構成する半導体記憶装置を
余すことなく使用でき、同一容量の半導体記憶装置のみ
を使用する数値制御装置を提供することにあり、その結
果、同一世代のメモリのみで記憶装置が構成できるよう
にすることにある。
とにあり、パリティメモリを構成する半導体記憶装置を
余すことなく使用でき、同一容量の半導体記憶装置のみ
を使用する数値制御装置を提供することにあり、その結
果、同一世代のメモリのみで記憶装置が構成できるよう
にすることにある。
【０００７】
【課題を解決するための手段】上記の目的は、データの
読取・書込時に複数の連続したｎ個のアドレス（ｎは２
以上の整数）を連続してアクセスするバーストアクセス
を行う中央演算装置（１）と、データメモリ（２）と、
このデータメモリ（２）のｎ個のアドレスにあるデータ
に対応するパリティのビット数は整数ｍ（ｍはｎ未満）
で除すことができ、一つのアドレスにあるビット数が整
数ｍで除した商と同一である半導体記憶装置で構成さ
れ、前記のデータメモリ（２）の一つのアドレスにある
データに対応するパリティの全ては一つのアドレスに記
憶するようにされたパリティメモリ（３）と、前記の中
央演算装置（１）よりアドレス指令を受け、前記のデー
タメモリ（２）にアドレスを発し、一回のバーストアク
セス毎に前記のデータメモリ（２）にアクセスされるデ
ータに対応するパリティが格納されているアドレスを前
記のパリティメモリ（３）に発するメモリコントローラ
（４）と、データ読取時に、前記のデータメモリ（２）
の発するデータと前記のパリティメモリ（３）の発する
パリティとを照合し、合否の判定結果を前記の中央演算
装置（１）に発するパリティチェック回路（５）と、デ
ータ書込時に、前記の中央演算装置（１）が前記のデー
タメモリ（２）に発するデータを受け、パリティを生成
・蓄積し、前記のパリティメモリ（３）に発するパリテ
ィ生成回路（６）とを有する数値制御装置によって達成
される。
読取・書込時に複数の連続したｎ個のアドレス（ｎは２
以上の整数）を連続してアクセスするバーストアクセス
を行う中央演算装置（１）と、データメモリ（２）と、
このデータメモリ（２）のｎ個のアドレスにあるデータ
に対応するパリティのビット数は整数ｍ（ｍはｎ未満）
で除すことができ、一つのアドレスにあるビット数が整
数ｍで除した商と同一である半導体記憶装置で構成さ
れ、前記のデータメモリ（２）の一つのアドレスにある
データに対応するパリティの全ては一つのアドレスに記
憶するようにされたパリティメモリ（３）と、前記の中
央演算装置（１）よりアドレス指令を受け、前記のデー
タメモリ（２）にアドレスを発し、一回のバーストアク
セス毎に前記のデータメモリ（２）にアクセスされるデ
ータに対応するパリティが格納されているアドレスを前
記のパリティメモリ（３）に発するメモリコントローラ
（４）と、データ読取時に、前記のデータメモリ（２）
の発するデータと前記のパリティメモリ（３）の発する
パリティとを照合し、合否の判定結果を前記の中央演算
装置（１）に発するパリティチェック回路（５）と、デ
ータ書込時に、前記の中央演算装置（１）が前記のデー
タメモリ（２）に発するデータを受け、パリティを生成
・蓄積し、前記のパリティメモリ（３）に発するパリテ
ィ生成回路（６）とを有する数値制御装置によって達成
される。
【０００８】そして、前記のパリティメモリ（３）の発
するパリティを一時保持し、保持しているパリティに対
応するデータの読取時に保持しているパリティを前記の
パリティチェック回路（５）に発するラッチ回路（７）
を有していると、メモリコントローラ（４）がデータメ
モリ（２）にアドレスを発する毎にパリティメモリ
（３）にアドレスを発する必要がないので都合がよい。
するパリティを一時保持し、保持しているパリティに対
応するデータの読取時に保持しているパリティを前記の
パリティチェック回路（５）に発するラッチ回路（７）
を有していると、メモリコントローラ（４）がデータメ
モリ（２）にアドレスを発する毎にパリティメモリ
（３）にアドレスを発する必要がないので都合がよい。
【０００９】
【作用】従来技術に係る数値制御装置は一回の読取・書
込時に一つのアドレスのみにアクセスしていたので、デ
ータメモリ２の一つのアドレスに対応するパリティのビ
ット数とパリティメモリ３の一つのアドレスのビット数
とを同一にしていた。
込時に一つのアドレスのみにアクセスしていたので、デ
ータメモリ２の一つのアドレスに対応するパリティのビ
ット数とパリティメモリ３の一つのアドレスのビット数
とを同一にしていた。
【００１０】本発明に係る数値制御装置は、中央演算装
置１が読取・書込時にｎ個（ｎは２以上の整数）の連続
したアドレスを連続してアクセスするバーストアクセス
を行うことを利用しており、データメモリ２のｎ個のア
ドレスにあるデータに対応するパリティのビット数と、
パリティメモリ３のｍ個（ｍはｎ未満）のアドレスにあ
る合計ビット数とが同一とされており、メモリコントロ
ーラ４は中央演算装置１よりアドレス指令を受けるとデ
ータメモリ２にアドレスを発し、一回のバーストアクセ
ス毎にデータメモリ２にアクセスされるデータに対応す
るパリティが格納されているアドレスをパリティメモリ
３に発するようにされている。
置１が読取・書込時にｎ個（ｎは２以上の整数）の連続
したアドレスを連続してアクセスするバーストアクセス
を行うことを利用しており、データメモリ２のｎ個のア
ドレスにあるデータに対応するパリティのビット数と、
パリティメモリ３のｍ個（ｍはｎ未満）のアドレスにあ
る合計ビット数とが同一とされており、メモリコントロ
ーラ４は中央演算装置１よりアドレス指令を受けるとデ
ータメモリ２にアドレスを発し、一回のバーストアクセ
ス毎にデータメモリ２にアクセスされるデータに対応す
るパリティが格納されているアドレスをパリティメモリ
３に発するようにされている。
【００１１】バーストアクセスを利用しているため、パ
リティメモリを構成する半導体記憶装置のビット構成は
データメモリ２の一つのアドレスにあるデータに対応す
るパリティのビット数で制限される必要はなく、一回の
バーストアクセスでアクセスされるアドレスの数に比例
して増大させうる。このため、データメモリ２を構成す
る半導体装置と同一容量の半導体装置を使用することが
できる。さらに、一回のバーストアクセスにおいて、パ
リティメモリより呼び出されるすべてのビットはパリテ
ィとして有効に使用され、パリティメモリの全記憶容量
に対しデータメモリの全記憶容量をパリティ１ビットに
対応するデータビット数倍にすれば、パリティメモリを
構成する半導体記憶装置を余すことなく使用できる。
リティメモリを構成する半導体記憶装置のビット構成は
データメモリ２の一つのアドレスにあるデータに対応す
るパリティのビット数で制限される必要はなく、一回の
バーストアクセスでアクセスされるアドレスの数に比例
して増大させうる。このため、データメモリ２を構成す
る半導体装置と同一容量の半導体装置を使用することが
できる。さらに、一回のバーストアクセスにおいて、パ
リティメモリより呼び出されるすべてのビットはパリテ
ィとして有効に使用され、パリティメモリの全記憶容量
に対しデータメモリの全記憶容量をパリティ１ビットに
対応するデータビット数倍にすれば、パリティメモリを
構成する半導体記憶装置を余すことなく使用できる。
【００１２】
【実施例】以下、図面を参照して、本発明の１実施例に
係る数値制御装置についてさらに詳細に説明する。
係る数値制御装置についてさらに詳細に説明する。
【００１３】図１参照 図１は本発明の１実施例に係る数値制御装置のブロック
図である。図１において、１は中央演算装置であり、デ
ータの読取・書込時に複数の連続したｎ個のアドレス
（ｎは２以上の整数）を連続してアクセスするバースト
アクセスを行うことができる。２はデータメモリであ
り、３はパリティメモリであり、４は中央演算装置１か
らのアドレス信号を受け、データメモリ２とパリティメ
モリ３とにアドレス信号を発するメモリコントローラで
ある。
図である。図１において、１は中央演算装置であり、デ
ータの読取・書込時に複数の連続したｎ個のアドレス
（ｎは２以上の整数）を連続してアクセスするバースト
アクセスを行うことができる。２はデータメモリであ
り、３はパリティメモリであり、４は中央演算装置１か
らのアドレス信号を受け、データメモリ２とパリティメ
モリ３とにアドレス信号を発するメモリコントローラで
ある。
【００１４】７はパリティメモリ３から読みだされたパ
リティを一時保持するラッチ回路である。５はパリティ
チェック回路であり、中央演算装置１がデータメモリ２
に記憶されているデータを読みだすとき、データメモリ
２に記憶されているデータと、パリティメモリ３に記憶
されラッチ回路を経由して入力されるパリティとをが一
致するか判定し、判定結果を中央演算装置１に伝える機
能を有している。
リティを一時保持するラッチ回路である。５はパリティ
チェック回路であり、中央演算装置１がデータメモリ２
に記憶されているデータを読みだすとき、データメモリ
２に記憶されているデータと、パリティメモリ３に記憶
されラッチ回路を経由して入力されるパリティとをが一
致するか判定し、判定結果を中央演算装置１に伝える機
能を有している。
【００１５】６はパリティ生成回路であり、中央演算装
置１がデータメモリ２にデータを書き込むとき、中央演
算装置１が出力するデータが入力され、このデータより
偶奇いずれかの予め決められている方のパリティを生成
しパリティメモリ３に書き込む機能を有している。
置１がデータメモリ２にデータを書き込むとき、中央演
算装置１が出力するデータが入力され、このデータより
偶奇いずれかの予め決められている方のパリティを生成
しパリティメモリ３に書き込む機能を有している。
【００１６】図２参照 図２は３２ビット幅のデータメモリ２と８ビットのデー
タ毎に１ビットのパリティを有するパリティメモリ３と
の構成の一例を示す図である。図２において、メモリUU
D 、メモリUMD 、メモリLMD とメモリLLD は、それぞ
れ、８ビット構成の半導体記憶装置である。パリティメ
モリ３はデータメモリ２を構成している半導体記憶装置
と同一容量の８ビット構成半導体記憶装置で構成してい
る。
タ毎に１ビットのパリティを有するパリティメモリ３と
の構成の一例を示す図である。図２において、メモリUU
D 、メモリUMD 、メモリLMD とメモリLLD は、それぞ
れ、８ビット構成の半導体記憶装置である。パリティメ
モリ３はデータメモリ２を構成している半導体記憶装置
と同一容量の８ビット構成半導体記憶装置で構成してい
る。
【００１７】データメモリ２のアドレス０Ｈにあるメモ
リUUD のデータに対するパリティはパリティメモリ３の
アドレス０Ｈのビット７に格納される。以下同様に、メ
モリUMD のデータに対するパリティはアドレス０Ｈのビ
ット６に、メモリLMD のデータに対するパリティはアド
レス０Ｈのビット５に、メモリLLD のデータに対するパ
リティはアドレス０Ｈのビット４に格納される。さら
に、データメモリ２のアドレス１ＨにあるメモリUUD 、
メモリUMD 、メモリLMD とメモリLLD とのデータに対す
るパリティはパリティメモリ３のアドレス０Ｈのビット
３乃至ビット０に格納される。同様にして、データメモ
リ２のアドレス２Ｈと３Ｈとのデータに対するパリティ
はパリティメモリ３のアドレス１Ｈのビット７乃至ビッ
ト０に格納される。
リUUD のデータに対するパリティはパリティメモリ３の
アドレス０Ｈのビット７に格納される。以下同様に、メ
モリUMD のデータに対するパリティはアドレス０Ｈのビ
ット６に、メモリLMD のデータに対するパリティはアド
レス０Ｈのビット５に、メモリLLD のデータに対するパ
リティはアドレス０Ｈのビット４に格納される。さら
に、データメモリ２のアドレス１ＨにあるメモリUUD 、
メモリUMD 、メモリLMD とメモリLLD とのデータに対す
るパリティはパリティメモリ３のアドレス０Ｈのビット
３乃至ビット０に格納される。同様にして、データメモ
リ２のアドレス２Ｈと３Ｈとのデータに対するパリティ
はパリティメモリ３のアドレス１Ｈのビット７乃至ビッ
ト０に格納される。
【００１８】４個の半導体記憶装置、メモリUUD 、メモ
リUMD 、メモリLMD とメモリLLD との全てのデータに対
応するパリティは、１個のパリティメモリ３の容量のち
ょうど半分になる。このため、実際にはさらに４個の同
一容量の８ビット構成半導体記憶装置を用意し、合計８
個の半導体記憶装置によりデータメモリ２を構成してい
る。
リUMD 、メモリLMD とメモリLLD との全てのデータに対
応するパリティは、１個のパリティメモリ３の容量のち
ょうど半分になる。このため、実際にはさらに４個の同
一容量の８ビット構成半導体記憶装置を用意し、合計８
個の半導体記憶装置によりデータメモリ２を構成してい
る。
【００１９】図３参照 図３は３２ビット幅のデータメモリ２と８ビットのデー
タ毎に１ビットのパリティを有するパリティメモリ３と
の構成の他の一例を示している。図３において、メモリ
UUUD、メモリUUMD、メモリUMUD、メモリUMMD、メモリLM
MD、メモリLMLD、メモリLLMDとメモリLLLDは、それぞ
れ、４ビット構成の半導体記憶装置である。パリティメ
モリ３はデータメモリ２を構成している半導体記憶装置
と同一容量の８ビット構成半導体記憶装置で構成してい
る。
タ毎に１ビットのパリティを有するパリティメモリ３と
の構成の他の一例を示している。図３において、メモリ
UUUD、メモリUUMD、メモリUMUD、メモリUMMD、メモリLM
MD、メモリLMLD、メモリLLMDとメモリLLLDは、それぞ
れ、４ビット構成の半導体記憶装置である。パリティメ
モリ３はデータメモリ２を構成している半導体記憶装置
と同一容量の８ビット構成半導体記憶装置で構成してい
る。
【００２０】データメモリ２のアドレス０Ｈにあるメモ
リUUUDとメモリUUMDとの計８ビットのデータに対するパ
リティはパリティメモリ３のアドレス０Ｈのビット７に
格納される。以下同様に、メモリUMUDとメモリUMMDとの
データに対するパリティはアドレス０Ｈのビット６に、
メモリLMMDとメモリLMLDとのデータに対するパリティは
アドレス０Ｈのビット５に、メモリLLMDとメモリLLLDと
のデータに対するパリティはアドレス０Ｈのビット４に
格納される。さらに、データメモリ２のアドレス１Ｈに
あるメモリUUUD、メモリUUMD、メモリUMUD、メモリUMM
D、メモリLMMD、メモリLMLD、メモリLLMDとメモリLLLD
とのデータに対するパリティはパリティメモリ３のアド
レス０Ｈのビット３乃至ビット０に格納される。同様に
して、データメモリ２のアドレス２Ｈと３Ｈとのデータ
に対するパリティはパリティメモリ３のアドレス１Ｈの
ビット７乃至ビット０に格納される。
リUUUDとメモリUUMDとの計８ビットのデータに対するパ
リティはパリティメモリ３のアドレス０Ｈのビット７に
格納される。以下同様に、メモリUMUDとメモリUMMDとの
データに対するパリティはアドレス０Ｈのビット６に、
メモリLMMDとメモリLMLDとのデータに対するパリティは
アドレス０Ｈのビット５に、メモリLLMDとメモリLLLDと
のデータに対するパリティはアドレス０Ｈのビット４に
格納される。さらに、データメモリ２のアドレス１Ｈに
あるメモリUUUD、メモリUUMD、メモリUMUD、メモリUMM
D、メモリLMMD、メモリLMLD、メモリLLMDとメモリLLLD
とのデータに対するパリティはパリティメモリ３のアド
レス０Ｈのビット３乃至ビット０に格納される。同様に
して、データメモリ２のアドレス２Ｈと３Ｈとのデータ
に対するパリティはパリティメモリ３のアドレス１Ｈの
ビット７乃至ビット０に格納される。
【００２１】図３に示す構成においては、データメモリ
を構成する８個の４ビット構成の半導体記憶装置のデー
タに対応するパリティの数は、パリティメモリ３を構成
する１個の８ビット構成半導体記憶装置のビット数と合
致し、パリティメモリ３の容量に過不足はない。
を構成する８個の４ビット構成の半導体記憶装置のデー
タに対応するパリティの数は、パリティメモリ３を構成
する１個の８ビット構成半導体記憶装置のビット数と合
致し、パリティメモリ３の容量に過不足はない。
【００２２】次に、中央演算装置１がバーストアクセス
を行って一回に４個の連続したアドレスをメモリコント
ローラ４に発し、図２または図３に示す構成のデータメ
モリ２およびパリティメモリ３よりデータを読取り、書
込むときのタイムチャートを示す。
を行って一回に４個の連続したアドレスをメモリコント
ローラ４に発し、図２または図３に示す構成のデータメ
モリ２およびパリティメモリ３よりデータを読取り、書
込むときのタイムチャートを示す。
【００２３】図４参照 図４はデータを読取るときのタイムチャートの一例であ
る。図４において、ａとｃとは、それぞれ、は中央演算
装置１からのアドレス信号を受けたメモリコントローラ
４がデータメモリ２とパリティメモリ３とに発するアド
レス信号であり、図中に示されているアドレスが順次ア
クセスされる。ｂとｄとは、それぞれ、データメモリ２
とパリティメモリ３へのリード信号であり、リード信号
の立ち上がり時にアクセスされているアドレスのデータ
メモリ２からデータが、パリティメモリ３からパリティ
が読取られる。ｅはラッチ回路７が読取ったパリティを
ラッチするタイミングを示している。
る。図４において、ａとｃとは、それぞれ、は中央演算
装置１からのアドレス信号を受けたメモリコントローラ
４がデータメモリ２とパリティメモリ３とに発するアド
レス信号であり、図中に示されているアドレスが順次ア
クセスされる。ｂとｄとは、それぞれ、データメモリ２
とパリティメモリ３へのリード信号であり、リード信号
の立ち上がり時にアクセスされているアドレスのデータ
メモリ２からデータが、パリティメモリ３からパリティ
が読取られる。ｅはラッチ回路７が読取ったパリティを
ラッチするタイミングを示している。
【００２４】データメモリ２のアドレス０Ｈにある３２
ビットのデータが読み取られると、このデータとパリテ
ィメモリ３のアドレス０Ｈから読取られたパリティの内
ビット７からビット４までのパリティとがパリティチェ
ック回路に送られる（図には示していない）。そして、
パリティメモリ３のアドレス０Ｈから読取られたパリテ
ィの内ビット３からビット０までのパリティはラッチ回
路７に一旦保持されている。次に、データメモリ２のア
ドレス１Ｈにある３２ビットのデータが読み取られる
と、このデータとラッチ回路７に保持されていたパリテ
ィメモリ３のアドレス０Ｈのビット３からビット０まで
のパリティとがパリティチェック回路に送られる（図に
は示していない）。そして、パリティメモリ３のアドレ
ス１Ｈから読取られたビット７からビット０までのパリ
ティはラッチ回路７に一旦保持されている。引き続い
て、データメモリ２のアドレス２Ｈにある３２ビットの
データが読み取られると、このデータとラッチ回路７に
保持されていたパリティメモリ３のアドレス１Ｈのビッ
ト７からビット４までのパリティとがパリティチェック
回路に送られる（図には示していない）。最後に、デー
タメモリ２のアドレス３Ｈにある３２ビットのデータが
読み取られると、このデータとラッチ回路７に保持され
ていたパリティメモリ３のアドレス１Ｈのビット３から
ビット０までのパリティとがパリティチェック回路に送
られる（図には示していない）。以上により、一回のバ
ーストリードアクセスを終了する。
ビットのデータが読み取られると、このデータとパリテ
ィメモリ３のアドレス０Ｈから読取られたパリティの内
ビット７からビット４までのパリティとがパリティチェ
ック回路に送られる（図には示していない）。そして、
パリティメモリ３のアドレス０Ｈから読取られたパリテ
ィの内ビット３からビット０までのパリティはラッチ回
路７に一旦保持されている。次に、データメモリ２のア
ドレス１Ｈにある３２ビットのデータが読み取られる
と、このデータとラッチ回路７に保持されていたパリテ
ィメモリ３のアドレス０Ｈのビット３からビット０まで
のパリティとがパリティチェック回路に送られる（図に
は示していない）。そして、パリティメモリ３のアドレ
ス１Ｈから読取られたビット７からビット０までのパリ
ティはラッチ回路７に一旦保持されている。引き続い
て、データメモリ２のアドレス２Ｈにある３２ビットの
データが読み取られると、このデータとラッチ回路７に
保持されていたパリティメモリ３のアドレス１Ｈのビッ
ト７からビット４までのパリティとがパリティチェック
回路に送られる（図には示していない）。最後に、デー
タメモリ２のアドレス３Ｈにある３２ビットのデータが
読み取られると、このデータとラッチ回路７に保持され
ていたパリティメモリ３のアドレス１Ｈのビット３から
ビット０までのパリティとがパリティチェック回路に送
られる（図には示していない）。以上により、一回のバ
ーストリードアクセスを終了する。
【００２５】なお、バーストリードアクセスがデータメ
モリのアドレス１Ｈより始まる場合は、データメモリの
連続したアドレスであるアドレス２Ｈ、アドレス３Ｈ、
アドレス０Ｈを順次アクセスして、一回のバーストリー
ドアクセスを終了する。この時、パリティメモリ３への
アクセスはアドレス０Ｈとアドレス１Ｈとし、ラッチ回
路７は読取ったパリティの内そのタイミングで必要なパ
リティはパリティチェック回路５に送り、他は一旦保持
したのち、必要なタイミングにパリティチェック回路５
に送ればよい。
モリのアドレス１Ｈより始まる場合は、データメモリの
連続したアドレスであるアドレス２Ｈ、アドレス３Ｈ、
アドレス０Ｈを順次アクセスして、一回のバーストリー
ドアクセスを終了する。この時、パリティメモリ３への
アクセスはアドレス０Ｈとアドレス１Ｈとし、ラッチ回
路７は読取ったパリティの内そのタイミングで必要なパ
リティはパリティチェック回路５に送り、他は一旦保持
したのち、必要なタイミングにパリティチェック回路５
に送ればよい。
【００２６】本例のように、メモリコントローラ４は、
データメモリ２へアクセスする毎にパリティメモリへア
クセスする必要はなく、一回のバーストアクセス毎にデ
ータメモリ２にアクセスされるデータに対応するパリテ
ィが格納されているアドレスをパリティメモリ３に発す
るようにすればよい。例えば、パリティメモリのアドレ
ス１Ｈへのアクセスのタイミングを、データメモリのア
ドレス１Ｈへのアクセスのタイミングでなく、データメ
モリのアドレス２Ｈへのアクセスのタイミングにしても
よい。
データメモリ２へアクセスする毎にパリティメモリへア
クセスする必要はなく、一回のバーストアクセス毎にデ
ータメモリ２にアクセスされるデータに対応するパリテ
ィが格納されているアドレスをパリティメモリ３に発す
るようにすればよい。例えば、パリティメモリのアドレ
ス１Ｈへのアクセスのタイミングを、データメモリのア
ドレス１Ｈへのアクセスのタイミングでなく、データメ
モリのアドレス２Ｈへのアクセスのタイミングにしても
よい。
【００２７】図５参照 図５はデータを読取るときのタイムチャートの他の一例
である。図５において、ａ、ｂ、ｃとｄとは図４と同一
信号である。図５の例では、パリティメモリ３へのアク
セスは、データメモリ２へアクセスする毎に、データメ
モリ２にあるデータに対応するパリティが格納されてい
るアドレスにアクセスしている。このため、本例の場合
には、図１のラッチ回路７は不要となる。すなわち、デ
ータメモリ２のアドレス０Ｈにある３２ビットのデータ
とパリティメモリ３のアドレス０Ｈにあるビット７から
ビット４までのパリティとがパリティチェック回路に送
られる（図には示していない）。次に、データメモリ２
のアドレス１Ｈにある３２ビットのデータとパリティメ
モリ３のアドレス０Ｈにあるビット３からビット０まで
のパリティとがパリティチェック回路に送られる（図に
は示していない）。引き続いて、データメモリ２のアド
レス２Ｈにある３２ビットのデータとパリティメモリ３
のアドレス１Ｈにあるビット７からビット４までのパリ
ティとがパリティチェック回路に送られる（図には示し
ていない）。最後に、データメモリ２のアドレス３Ｈに
ある３２ビットのデータとパリティメモリ３のアドレス
１Ｈにあるビット３からビット０までのパリティとがパ
リティチェック回路に送られて（図には示していな
い）、一回のバーストリードアクセスを終了する。
である。図５において、ａ、ｂ、ｃとｄとは図４と同一
信号である。図５の例では、パリティメモリ３へのアク
セスは、データメモリ２へアクセスする毎に、データメ
モリ２にあるデータに対応するパリティが格納されてい
るアドレスにアクセスしている。このため、本例の場合
には、図１のラッチ回路７は不要となる。すなわち、デ
ータメモリ２のアドレス０Ｈにある３２ビットのデータ
とパリティメモリ３のアドレス０Ｈにあるビット７から
ビット４までのパリティとがパリティチェック回路に送
られる（図には示していない）。次に、データメモリ２
のアドレス１Ｈにある３２ビットのデータとパリティメ
モリ３のアドレス０Ｈにあるビット３からビット０まで
のパリティとがパリティチェック回路に送られる（図に
は示していない）。引き続いて、データメモリ２のアド
レス２Ｈにある３２ビットのデータとパリティメモリ３
のアドレス１Ｈにあるビット７からビット４までのパリ
ティとがパリティチェック回路に送られる（図には示し
ていない）。最後に、データメモリ２のアドレス３Ｈに
ある３２ビットのデータとパリティメモリ３のアドレス
１Ｈにあるビット３からビット０までのパリティとがパ
リティチェック回路に送られて（図には示していな
い）、一回のバーストリードアクセスを終了する。
【００２８】図６参照 図６はデータを書込むときのタイムチャートの一例であ
る。図６において、ａとｃとは、図４と同一であり、デ
ータメモリ２とパリティメモリ３とに発するアドレス信
号であり、図中に示されているアドレスが順次アクセス
される。ｆとｇとは、それぞれ、データメモリ２とパリ
ティメモリ３へのライト信号であり、ライト信号の立ち
上がり時にアクセスされているアドレスのデータメモリ
２へデータが、パリティメモリ３へパリティが書込まれ
る。
る。図６において、ａとｃとは、図４と同一であり、デ
ータメモリ２とパリティメモリ３とに発するアドレス信
号であり、図中に示されているアドレスが順次アクセス
される。ｆとｇとは、それぞれ、データメモリ２とパリ
ティメモリ３へのライト信号であり、ライト信号の立ち
上がり時にアクセスされているアドレスのデータメモリ
２へデータが、パリティメモリ３へパリティが書込まれ
る。
【００２９】データメモリ２はアドレス０Ｈ、１Ｈ、２
Ｈ、３Ｈと順次アクセスされて、一回のバーストライト
アクセスが終了する。データメモリ２のアドレス０Ｈ、
１Ｈがアクセスされている間、パリティメモリ３はアド
レス０Ｈがアクセスされる。パリティ生成回路６では、
データメモリ２のアドレス０Ｈがアクセスされている間
に、パリティメモリ３のアドレス０Ｈのビット７かラビ
ット４までのパリティを生成し、一旦保持し、データメ
モリ２のアドレス１Ｈがアクセスされている間に、パリ
ティメモリ３のアドレス０Ｈのビット３かラビット０ま
でのパリティを生成し、保持していたビット７からビッ
ト４までと一体にして、パリティメモリ３のアドレス０
Ｈに書込む（図には示していない）。同様にして、アド
レス１Ｈのパリティを生成し、パリティメモリ３のアド
レス１Ｈがアクセスされている時、アドレス１Ｈに書込
む（図には示していない）。
Ｈ、３Ｈと順次アクセスされて、一回のバーストライト
アクセスが終了する。データメモリ２のアドレス０Ｈ、
１Ｈがアクセスされている間、パリティメモリ３はアド
レス０Ｈがアクセスされる。パリティ生成回路６では、
データメモリ２のアドレス０Ｈがアクセスされている間
に、パリティメモリ３のアドレス０Ｈのビット７かラビ
ット４までのパリティを生成し、一旦保持し、データメ
モリ２のアドレス１Ｈがアクセスされている間に、パリ
ティメモリ３のアドレス０Ｈのビット３かラビット０ま
でのパリティを生成し、保持していたビット７からビッ
ト４までと一体にして、パリティメモリ３のアドレス０
Ｈに書込む（図には示していない）。同様にして、アド
レス１Ｈのパリティを生成し、パリティメモリ３のアド
レス１Ｈがアクセスされている時、アドレス１Ｈに書込
む（図には示していない）。
【００３０】以上実施例を説明したが、データメモリの
１アドレスのデータ幅が３２ビットに限ることも、パリ
ティを付加するデータビットが８ビットに限ることもな
い。さらに、データメモリ２やパリティメモリ３を構成
する半導体記憶装置のビット構成、あるいは、読取・書
込のタイミングも実施例に限るものではない。
１アドレスのデータ幅が３２ビットに限ることも、パリ
ティを付加するデータビットが８ビットに限ることもな
い。さらに、データメモリ２やパリティメモリ３を構成
する半導体記憶装置のビット構成、あるいは、読取・書
込のタイミングも実施例に限るものではない。
【００３１】
【発明の効果】以上説明したように、本発明に係る数値
制御装置によれば、バーストアクセスできる中央演算装
置と、一回のバーストアクセスでアクセスされるデータ
に必要なパリティがデータメモリへのアクセス回数より
少ない数のアドレスに格納されているパリティメモリの
総ビット数と合致しており、一回のバーストアクセスで
アクセスされるデータに対応するパリティがアクセスさ
れるように構成されている。このため、パリティメモリ
にもデータメモリと同一容量・同一世代の半導体記憶装
置を効率よく使用することができ、半導体記憶装置の供
給に不安はない。
制御装置によれば、バーストアクセスできる中央演算装
置と、一回のバーストアクセスでアクセスされるデータ
に必要なパリティがデータメモリへのアクセス回数より
少ない数のアドレスに格納されているパリティメモリの
総ビット数と合致しており、一回のバーストアクセスで
アクセスされるデータに対応するパリティがアクセスさ
れるように構成されている。このため、パリティメモリ
にもデータメモリと同一容量・同一世代の半導体記憶装
置を効率よく使用することができ、半導体記憶装置の供
給に不安はない。
【図１】本発明の１実施例に係る数値制御装置のブロッ
ク図である。
ク図である。
【図２】本発明に係るデータメモリとパリティメモリと
の構成図の１例である。
の構成図の１例である。
【図３】本発明に係るデータメモリとパリティメモリと
の構成図の他の１例である。
の構成図の他の１例である。
【図４】本発明に係る数値制御装置のリード時のタイム
チャートの１例である。
チャートの１例である。
【図５】本発明に係る数値制御装置のリード時のタイム
チャートの他の１例である。
チャートの他の１例である。
【図６】本発明に係る数値制御装置のライト時のタイム
チャートの他の１例である。
チャートの他の１例である。
１ 中央演算装置 ２ データメモリ ３ パリティメモリ ４ メモリコントローラ ５ パリティチェック回路 ６ パリティ生成回路 ７ ラッチ回路
Claims (2)
- 【請求項１】 データの読取・書込時に複数の連続した
ｎ個のアドレス（ｎは２以上の整数）を連続してアクセ
スするバーストアクセスを行う中央演算装置（１）と、 データメモリ（２）と、 該データメモリ（２）のｎ個のアドレスにあるデータに
対応するパリティのビット数は整数ｍ（ｍはｎ未満）で
除すことができ、一つのアドレスにあるビット数が整数
ｍで除した商と同一である半導体記憶装置で構成され、
前記データメモリ（２）の一つのアドレスにあるデータ
に対応するパリティの全ては一つのアドレスに記憶する
ようにされたパリティメモリ（３）と、 前記中央演算装置（１）よりアドレス指令を受け、前記
データメモリ（２）にアドレスを発し、一回のバースト
アクセス毎に前記データメモリ（２）にアクセスされる
データに対応するパリティが格納されているアドレスを
前記パリティメモリ（３）に発するメモリコントローラ
（４）と、 データ読取時に、前記データメモリ（２）の発するデー
タと前記パリティメモリ（３）の発するパリティとを照
合し、合否の判定結果を前記中央演算装置（１）に発す
るパリティチェック回路（５）と、 データ書込時に、前記中央演算装置（１）が前記データ
メモリ（２）に発するデータを受け、パリティを生成・
蓄積し、前記パリティメモリ（３）に発するパリティ生
成回路（６）とを有することを特徴とする数値制御装
置。 - 【請求項２】 前記パリティメモリ（３）の発するパリ
ティを一時保持し、保持しているパリティに対応するデ
ータの読取時に保持しているパリティを前記パリティチ
ェック回路（５）に発するラッチ回路（７）を有するこ
とを特徴とする請求項１記載の数値制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03106195A JP3655658B2 (ja) | 1995-02-20 | 1995-02-20 | 数値制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03106195A JP3655658B2 (ja) | 1995-02-20 | 1995-02-20 | 数値制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08227384A true JPH08227384A (ja) | 1996-09-03 |
| JP3655658B2 JP3655658B2 (ja) | 2005-06-02 |
Family
ID=12320967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03106195A Expired - Fee Related JP3655658B2 (ja) | 1995-02-20 | 1995-02-20 | 数値制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3655658B2 (ja) |
-
1995
- 1995-02-20 JP JP03106195A patent/JP3655658B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3655658B2 (ja) | 2005-06-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0384620B1 (en) | High performance memory system | |
| US6662264B2 (en) | File memory device and information processing apparatus using the same | |
| US5040153A (en) | Addressing multiple types of memory devices | |
| US20090103364A1 (en) | Serial interface nand | |
| JPH0887876A (ja) | Ｎａｎｄ形フラッシュメモリｉｃカード | |
| US6523755B2 (en) | Semiconductor memory device | |
| JP2004536417A (ja) | 読出及び書込動作でバースト順序が異なるアドレッシングを行うメモリデバイス | |
| JP4569182B2 (ja) | 半導体装置 | |
| US6035381A (en) | Memory device including main memory storage and distinct key storage accessed using only a row address | |
| JPH08227384A (ja) | 数値制御装置 | |
| JPH0562380B2 (ja) | ||
| JPS58142459A (ja) | 主記憶装置 | |
| JPS63282870A (ja) | メモリユニットのアドレス指定方式 | |
| JP2671629B2 (ja) | メモリチェックシステム | |
| JPH0249520B2 (ja) | ||
| JPH03100751A (ja) | 入出力処理装置 | |
| JPH05120211A (ja) | データバス幅制御装置 | |
| JPH01223541A (ja) | インタリーブメモリ装置 | |
| JPS6218696A (ja) | メモリ書込方式 | |
| JP2754692B2 (ja) | データ処理装置 | |
| JPS6031040B2 (ja) | メモリ用集積回路装置 | |
| JPH10320975A (ja) | 半導体型記憶装置 | |
| JPH04274083A (ja) | データ書き込み方式 | |
| JPH0672910B2 (ja) | テストパタ−ンメモリ回路 | |
| JPH02108295A (ja) | メモリ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040511 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040708 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041006 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20041015 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050201 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050202 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050222 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050304 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080311 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090311 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100311 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |