JPH02108295A - メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ 本発明はＩ　Ｃ（Ｉｎｔｅｇｒａｔｅｄ　Ｃ１ｒｃｕｉ
ｔ）化された記憶素子の回路に関し、特にダイナミック
メモリ（以下メモリと言う）と呼ばれる記憶素子の高速
読出し回路及び高遠書き込み回路の改良に関する。

［従来技術］ 従来のメモリの動作を読み出し動作を例にとって説明す
ると、まず行アドレスをメモリに人力してメモリセルア
レイのワード線の一つを選択し、そのワード線に接続さ
れた全てのメモリセルのデータを読み出す０次に列アド
レスをメモリに入力し、列アドレスによって選択された
一つのデータがメモリの出力端子に出力される。

従来の高速読み出しは行アドレスを人力した後、列アド
レスのみを次々に人力し、同一の行アドレス中の複数の
列アドレスのデータを連続して読み出すというものであ
った。

〔発明が解決しようとする問題点コ 従来の高速読み出し方法では行アドレスを固定して読み
出すので単一の行アドレス中のデータしか読み出すこと
ができなかった。このため高速に読み出すデータのアド
レスは限定されていた。

本発明は複数の行アドレスのデータをメモリ中に蓄え、
複数の行アドレスのデータのうちの一つを選択指示する
信号を列アドレスの人力とともに入力し、指定された行
アドレスのデータ中の列アドレスによって指定されるデ
ータを高速に読み出すものである。

［問題点を解決するための手段］ （１）　　Ｉｒｌの発明のＩｆ１題点を解決する手段は
、行アドレスと列アドレスを人力して行アドレスでメモ
リセルアレイの一つのデータ群を選択し、列アドレスて
データ群中のアドレスを指定してデータを読み出し又は
書き込みを行なうメモリにおいて、複数の行アドレスに
よって選択された複数のデータ群を記憶する複数のデー
タ群記憶部を持ち、複数のデータ群記憶部のうちの一つ
を選択する第１の手段を持ち、第１の手段によって選択
されたデータ群記憶部の中の列アドレスで指定されたア
ドレスのデータの読み出しを行ない、又は第１の手段に
よって選択されたデータ群記憶部の中の列アドレスで指
定されたアドレスにデータの書き込みを行なうメモリで
ある。

（２）　第２の発明の問題点を解決する手段は、行アド
レスと列アドレスを人力して行アドレスでメモリセルア
レイの一つのデータ群を選択し、列アドレスてデータ群
中のアドレスを指定してデータを読み出し又は書き込み
を行なうメモリにおいて、複数の行アドレスによって選
択された複数のデータ群を記憶する複数のデータ群記憶
部を持ち、複数のデータ群記憶部の各々について列アド
レスによって指定されるアドレスからデータを読み出す
第１の手段を持ち、第１の手段によって読み出された複
数のデータの内から、指定された特定のデータ群記憶部
から読み出されたデータのみを選択する第２の手段を持
つメモリである。

［第１の発明の実施例］ 次に第１の発明の実施例を第１図１と従って説明する。

第１図で行アドレスと列アドレスは時分割で人カバソフ
ァ４に人力され、行アドレスは１１〜１４の行アドレス
保持器に供給され、列アドレスは選択接続器３１へ供給
される。

データ群選択信号はデコーダ５に入力され、デコーダ信
号によって１１〜１４の行アドレス保持器のいずれか一
つと、２１〜２４のデータ群記憶部のいずれか一つが選
択され動作する。

データの入出力はバッファ６とバッファ７を通して行な
われ、メモリからデータを読み出す時はバッファ６を通
してデータが出力され、メモリへデータを書き込む時は
バッファ７を通してデータを取り込む、データの書き込
みはＷ信号によって行なわれる。

以下順を追って動作を説明する。まず高速アクセスでな
い通常の書き込み動作は、書き込む信号をデータ入出力
端子に供給し、Ｗ信号を論理レベル１にし、データ群選
択信号を書き込みたいデータ群記憶部を選択するようセ
ットしておく。

第１図の例ではデータ群記憶部は４個まて選択でき、デ
ータ群選択信号は論理レベルで０Ｏ１０１，１０，１１
の値のいずれかにセットされる。

この伏態で行アドレスを入力した後、ＣＡＳ信号を論理
レベルＩＪこする。すると行アドレスは１１−１４の行
アドレス保持器の内のデータ群選択信号で選択されるい
ずれか一つに記憶されるとともに、行アドレス保持器を
通してデコーダ２に供給される。

デコーダ２の出力はメモリセルアレイ１のワーＦ線のい
ずれか一つを選択し、このワード線に接続されたメモリ
セルの全てが選択接続器３１と、２１〜２４のデータ群
記憶部に接続される。

これらのメモリセルのデータはデータ群選択信号で選択
される２１〜２４のデータ群記憶部のいずれか一つに書
き込まれる。

次に列アドレスを人力してＲＡＳ信号を論理レベル１に
すると選択接続器３１は列アドレスで指定されるメモリ
セルとバッファ７の出力が接続されるよう切り替えを行
ない、バッファ７の出力は選択接続器３１を通してメモ
リセルアレイ１の中の行アドレスと列アドレスで脅定さ
れる一つのメモリセルへ書き込まれるとともに、データ
群選択信号で選択されるデータ群記憶部の中の列アドレ
スで選択されたメモリセルに該当するビットに書き込ま
れる。

これで１ビツトの書込は完了する。

次に高速アクセスでない通常の読み出し動作を説明する
。

通常の読み出しはＷ信号を論理レベルＯにしたまま、デ
ータ群選択信号を任意の値にセットし、行アドレスを人
力した後ＣＡＳ信号を論理レベル１にする。

行アドレスはデータ群選択信号で選択される１１〜１４
の行アドレス保持器の一つに記憶されるとともに、行ア
ドレス保持器を通してデコーダ２に供給される。デコー
ダ２の出力はメモリセルアレイ１のワード線のいずれか
一つを選択し、このワード線に接続された全てのメモリ
セルが選択接続器３１と２１〜２４のデータ群記憶部に
接続される。

これらのメモリセルのデータはデータ群選択信号で選択
される２１〜２４のデータ群記憶部のいずれか一つに書
き込まれる。

次に列アドレスを入力してＲＡＳ信号を論理レベル１に
する。すると選択接続器３１は列アドレスで指定される
メモリセルを選択してこのメモリセルとバッファ６の入
力を接続する。メモリセルのデータはバッファ６の出力
から出力される。

次に高速読み出しについて説明する。

前記のように通常のメモリの書き込みと読み出しにおい
て行アドレスとその行アドレスのメモリセルのデータは
各々行アドレス保持器と該当するデータ群記憶部に記憶
される。

高速アクセスは行アドレス保持器に記憶された行アドレ
スについて行なうことができる。高速に読み出す場合は
データ群選択信号で読み出したい行アドレスのデータが
記憶されたデータ群記憶部を指定し、列アドレスを人力
してＲＡＳ信号を論理レベルｌにする。

する、！−２１〜２４のデータ群記憶部の内のデータ群
選択信号で選択された一つの出力が選択接続器３１に供
給され、選択接続器３１は列アドレスで指定されたビッ
トを選択して、バッファ６の人力と接続する。

選択されたデータはバッファ６の出力から出力される。

本発明では通常の読み出しのように行アドレスによって
メモリセルアレイからデータを読み出すのでなく直接デ
ータ群記憶部からデータを読み出すので、メモリセルを
ワード線によって選択する時間は省略でき高速に読み出
すことができる。

又、データ群選択信号を変えて異なるデータ群記憶部を
選択すれば、行アドレスの異なるデータを読み出すこと
ができ、従来のメモリのように単一の行アドレスについ
てしか高速読み出しできないということはない。

次に高速書き込みについて説明する。

高速書きこみはＷ信号を論理レベル１にして、データ群
選択信号で書き込みたい行アドレスのデータが記憶され
たデータ群記憶部を指定し、列アドレスを入力してＲＡ
Ｓ信号を論理レベル１にする。すると選択接続器３１は
列アドレスで指定されるビットの信号線とバッファ７の
出力を接続する。バッファ７の出力は選択接続器３１を
通してデータ群選択信号で選択されるデータ群記憶部の
列アドレスで指定されるビットへ書き込まれる。

同時にデータ群選択信号で選択される行アドレス保持、
器に記憶された行アドレスが、デコーダ２へ供給され、
デコーダ２の出力によってメモリセルアレイ１の一つの
ワード線に接続されたメモリセルが選択接続器３１と２
１〜２４のデータ群記憶部に接続される。

そして列アドレスで指定されるメモリセルにバッファ７
の出力が書き込まれる。

本発明では通常の書き込みのように行アドレスを人力し
てから列アドレスを人力するのでなく、列アドレスと同
時に行アドレス保持器から行アドレスをデコーダ２に供
給する。従って、列アドレスによる選択接続器３１の切
り替えとデコーダ２によるメモリセルの選択が並行して
行なわれ、高速書き込みが可能となる。

又、データ群選択信号を変えて異なる行アドレス保持器
とデータ群記憶部を選択すれば、行アドレスの異なるア
ドレスに書き込むことができ、従来のメモリのように単
一の行アドレスについてしか高速書き込みできないとい
うことはない。

［第２の発明の実施例コ 第２の発明は第１の発明の変形であり、第１の発明で一
つしかなかった選択接続器をデータ群記憶部と同じ数だ
（す備え、各々の選択接続器とデータ群記憶部を一対一
に接続したものである。

第２の発明の実施例を第２図に従って説明する。

第２図て行アドレスと列アドレスは時分割で人力バッフ
ァ４に人力され、行アドレスは１１〜１４の行アドレス
保持器に供給され、列アドレスは５１〜５４の選択接続
器へ供給される。

データ群選択信号はデコーダ５と選択接続器６１に入力
され、デコーダ信号によって１１〜１４の行７ｙレス保
持器のいずれか一つが選択され動作する。又、５１〜５
４の選択接続器の内、いずれか一つの信号線が選択され
選択接続器６１を通してバッファ６又はバッファ７と接
続される。

以下順を追って動作を説明する。

宏ず高速アクセスでない通常の書き込み動作は、書き込
む信号をデータ入出力端子に供給し、Ｗ信号を論理レベ
ル１にし、データ群選択信号を書き込みたいデータ群記
憶部を選択するようセットしておく。

この状態で行アドレスを人力したｍ、ｃｈｓ信号を論理
レベル１にする。すると行アドレスは１１〜１４の行ア
ドレス保持器の内のデータ群選択信号で選択されるいず
れか一つに記憶されるとともに、行アドレス保持器を通
してデコーダ２に供給される。

デコーダ２の出力はメモリセルアレイ１のワード線のい
ずれか一つを選択し、このワード線に接続されたメモリ
セルの全てが４１〜４４のデータ群記憶部に接続される
。

モして５１〜５４の選択接続器の内のデータ群選択信号
によって選択される一つと一対一で接続されたデータ群
記憶部に記憶される。

次に列アドレスを入力してＲＡＳ信号を論理レベル！に
すると５１〜５４の選択接続器は各々４１〜４４のデー
タ詳記（１１１部の列アドレスで指定されるビットを選
択し、選択接続器６１の端子と接続する０選択接続器６
１は５１〜５４の選択接続器の信号線の内、データ群選
択信号上とよって選択される一つとバッファ７の出力が
接続されるよう切り替えを行なう、メモリに書き込む信
号はバッファ７の出力から出力され、選択接続器６１と
５１〜５４の選択接続器の内のデータ群選択信号によっ
て選択される一つと４１〜４４のデータ群記憶部の一つ
を通してメモリセルアレイ１の中の一つのメモリセルへ
書き込まれるとともに、５１〜５４の選択接続器の内の
データ群選択信号で選択される一つと一対一で接続され
るデータ群記憶部の中の、列アドレスで選択されたメモ
リセルに該当するビットに書き込まれる。

これで１ビツトの書込は完了する。

次に高速アクセスでない通常の読み出し動作を説明、す
る。

通常の読み出しはＷ信号を論理レベル０にしたま鵞、デ
ータ群選択信号を任意の値にセットし、行アドレスを入
力したＩＣＡＳ信号を論理レベル１にする。

行アドレスはデータ群選択信号で選択される１１〜１４
の行アドレス保持器の内の一つに記憶されるとともに、
行アドレス保持器を通してデコーダ２に供給される。デ
コーダ２の出力はメモリセルアレイ１のワード線のいず
れか一つを選択し、このワード線に接続されたメモリセ
ルの全てが４１〜４４のデータ群記憶部に接続される。

モして５１〜５４の選択接続器の内のデータ群選択信号
によって選択される一つと一対一で接続されたデータ群
記憶部に記憶される。

次に列アドレスを人力してＲＡＳ信号を論理レベルｌに
すると５１〜５４の選択接続器は各々４１〜４４のデー
タ群記憶部の列アドレスで指定されるビットを選択し、
選択接続器６１の端子と接続する０選択接続器６１は５
１〜５４の選択接続器の信号線の内、データ群選択信号
によって選択される一つとバッファ６の入力が接続され
るよう切り替えを行なう。メモリから読み出す信号はメ
モリセルアレイ１から出力され、４１〜４４のデータ群
記憶部の一つと、５１〜５４の選択接続器の一つと、選
択接続器６１と、バッファ６を通して出力される。

次に高速読み出しについて説明する。

前記のように通常のメモリの書き込みと読み出しにおい
て行アドレスとその行アドレスのメモリセルのデータは
各々行アドレス保持器と該当するデータ群記憶部に記憶
される。

高速アクセスは行アドレス保持器に記憶された行アドレ
スについて行なうことができる。高速に読み出す場合は
データ群選択信号で読み出したい行アドレスのデータが
記憶されたデータ群記憶部を指定し、列アドレスを人力
してＲＡＳ信号を論理レベル１にする。

すると５１〜５４の選択接続器は各々対応するデータ群
記憶部の列アドレスで指定されたビットを選択して、選
択接続器６１の端子と接続する。

選択接続器６１は５１〜５４の選択接続器の信号線の内
のデータ群選択信号で指定された一つを選択し、バッフ
ァ６の人力と接続する。

選択されたデータはバッファ６の出力から出力される。

本発明では通常の読み出しのようにメモリセルアレイか
ら行アドレスによってデータを読み出すのでなくｗｔ接
データ群記憶部からデータを読み出すので、高速に読み
出すことができる。

又、データ群選択信号を変えて異なるデータ群記憶部を
選択すれば、行アドレスの異なるデータを読み出すこと
ができ、従来のメモリのように単一の行アドレスについ
てしか読み出しできないということはない。

次に高速書き込みについて説明する。

高速書きこみはＷ信号を論理レベル１にして、データ群
選択信号で書き込みたい行アドレスのデータが記憶され
たデータ群記憶部に対応する選択接続器を指定し、列ア
ドレスを人力してＲＡＳ信号を論理レベル１にする。す
ると５１〜５４の選択接続器は列アドレスで指定される
ビットの信号線と選択接続器６１の端子を接続する０選
択接続器６１は５１〜５４の選択接続器の内、データ群
選択信号で指定される一つを選択し、バッファ７の出力
と接続する。バッファ７の出力は選択接続器６１と、デ
ータ群選択信号で選択される５１〜５４の選択接続器の
一つを通して、４１〜４４のデータ群記憶部の一つの列
アドレスで指定されるビットへ書き込まれる。

同時にデータ群選択信号で選択される行アドレス保持器
に記憶された行アドレスが、デコーダ２へ供給され、デ
コーダ２の出力によってメモリセルアレイ１の一つのワ
ード線に接続されたメモリセルの全てが４１〜４４のデ
ータ群記憶部と接続される。

そしてデータ群選択信号で指定されたデータ群記憶部を
通して、列アドレスで指定されるメモリセルにバッフ７
７の出力が書き込まれる。

本発明では通常の書き込みのように行アドレスを入力し
てから列アドレスを入力するのでなく、列アドレスと同
時に行アドレス保持器から行アドレスをデコーダ２に供
給する。従って、列アドレスによる５１〜５４の選択接
続器の切り替えとデコーダ２によるメモリセルの選択が
並行して行なわれ、高速書き込みが可能となる。

又、データ群選択信号を変えて異なる行アドレス保持器
とデータ群記憶部を選択すれば、行アドレスの異なるア
ドレスに書き込むことができ、従米のメモリのように単
一の行アドレスについてしか書き込みできないというこ
とはない。

データ群選択信号を発生するには本発明のメモリの外部
に制御回路を設ける。制御回路では本発明の行アドレス
保持器に記憶された行アドレスと同じデータを記憶する
複数の行アドレス記憶レジスタと、複数の比較器により
、本発明の行アドレス保持器に記憶された行アドレスと
メモリをアクセスする行アドレスを比較し、一致すれば
データ群選択信号を出力する。

［発明の効果コ 本発明の効果は、メモリへの高速書き込みと高速読み出
しができ、しかも従来の回路のように単一の行アドレス
のみでなく複数の行アドレスについて高速アクセスが可
能なメモリである。

従ってメモリに対して高速なデータの人出力を必要とす
る場合に有益である。

【図面の簡単な説明】

第１図は第１の発明の実施例の回路のブロック図、第２
図は第２の発明の実施例の回路のブロック図である。 １−一メモリセルアレイ　　２．５−−デコーダ１１〜
１４−一一行アドレス保持器

Claims (2)

【特許請求の範囲】
1. （１）行アドレスと列アドレスを入力して行アドレスで
   メモリセルアレイの一つのデータ群を選択し、列アドレ
   スでデータ群中のアドレスを指定してデータを読み出し
   又は書き込みを行なうダイナミックメモリにおいて、複
   数の行アドレスによって選択された複数のデータ群を記
   憶する複数のデータ群記憶部を持ち、複数のデータ群記
   憶部のうちの一つを選択する第１の手段を持ち、第１の
   手段によって選択されたデータ群記憶部の中の列アドレ
   スで指定されたアドレスのデータの読み出しを行ない、
   又は第１の手段によって選択されたデータ群記憶部の中
   の列アドレスで指定されたアドレスにデータの書き込み
   を行なうダイナミックメモリ。
2. （２）行アドレスと列アドレスを入力して行アドレスで
   メモリセルアレイの一つのデータ群を選択し、列アドレ
   スでデータ群中のアドレスを指定してデータを読み出し
   又は書き込みを行なうダイナミックメモリにおいて、複
   数の行アドレスによって選択された複数のデータ群を記
   憶する複数のデータ群記憶部を持ち、複数のデータ群記
   憶部の各々について列アドレスによって指定されるアド
   レスからデータを読み出す第１の手段を持ち、第１の手
   段によって読み出された複数のデータの内から、指定さ
   れた特定のデータ群記憶部から読み出されたデータのみ
   を選択する第２の手段を持つダイナミックメモリ。