JPH06282993A - 卓越したシグナルソースを有するプログラム可能なメモリ用センス増幅器 - Google Patents
卓越したシグナルソースを有するプログラム可能なメモリ用センス増幅器Info
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- JPH06282993A JPH06282993A JP21857892A JP21857892A JPH06282993A JP H06282993 A JPH06282993 A JP H06282993A JP 21857892 A JP21857892 A JP 21857892A JP 21857892 A JP21857892 A JP 21857892A JP H06282993 A JPH06282993 A JP H06282993A
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
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Abstract
(57)【要約】
【目的】 マトリクスラインとビットライン間のシグナ
ルのアンバランスを識別し、読出サイクルの識別フェー
ズ間の入力差動シグナルのレベルを増加させて高感度を
与えることのできるセンス回路と、該回路を使用する識
別方法、更に必要に応じて反オーバーシュート回路を提
供する。 【構成】 第１のコントロールシグナル（φＥＮ）によ
り駆動され、コントロール回路のそれぞれの出力ノード
（ＣＭ及びＣＲ）と回路のグラウンドレール間に接続さ
れ、前記シグナルのスタンバイ状態へ戻る遷移後に前記
出力ノードをグラウンドポテンシャルにすることのでき
るトランジスタ（ＴBM及びＴBR）と、前記コントロール
回路の出力ノードを通して存在する差動シグナルのレプ
リカを合計して差動増幅器の入力を通して存在する差動
シグナルとするための前記出力ノードと、前記センス差
動増幅器の入力トランジスタ対の一方及び他方のソース
ノード間の接続を含むセンス増幅器回路。
ルのアンバランスを識別し、読出サイクルの識別フェー
ズ間の入力差動シグナルのレベルを増加させて高感度を
与えることのできるセンス回路と、該回路を使用する識
別方法、更に必要に応じて反オーバーシュート回路を提
供する。 【構成】 第１のコントロールシグナル（φＥＮ）によ
り駆動され、コントロール回路のそれぞれの出力ノード
（ＣＭ及びＣＲ）と回路のグラウンドレール間に接続さ
れ、前記シグナルのスタンバイ状態へ戻る遷移後に前記
出力ノードをグラウンドポテンシャルにすることのでき
るトランジスタ（ＴBM及びＴBR）と、前記コントロール
回路の出力ノードを通して存在する差動シグナルのレプ
リカを合計して差動増幅器の入力を通して存在する差動
シグナルとするための前記出力ノードと、前記センス差
動増幅器の入力トランジスタ対の一方及び他方のソース
ノード間の接続を含むセンス増幅器回路。
Description
【０００１】
【産業上の利用分野】本発明は、センス増幅器を使用す
る差動センスシステムに従って、例えばＲＯＭ又はＥＰ
ＲＯＭタイプメモリのようなプログラムできるスタチッ
クメモリのセルに記憶された情報を読み出すための回路
に関する。
る差動センスシステムに従って、例えばＲＯＭ又はＥＰ
ＲＯＭタイプメモリのようなプログラムできるスタチッ
クメモリのセルに記憶された情報を読み出すための回路
に関する。
【０００２】
【従来技術】集積半導体デバイスの充填密度が増加する
につれ、スタチックメモリアレイの単一セルのサイズの
減少、それに伴う動作電流レベルの減少及び集積構造の
パラシチックな電気的因子の結果的な大きな影響が、高
速を確保したまま卓越した正確性と信頼性を有する読出
回路の使用を課している。差動センス増幅器の使用は、
コモンモードの寄与として「プロセスの広がり」、温度
及びサプライ電圧の変動に起因する効果を補償する。更
に変調電流オフセット型及び電流アンバランス型センス
増幅器はサプライ電圧が達することのある最大電圧から
センス挙動を自由にすることを許容し、更に択一的な負
荷アンバランスシステムに対してセンス増幅器を形成す
るトランジスタのディメンジョンの決定を簡略にする。
につれ、スタチックメモリアレイの単一セルのサイズの
減少、それに伴う動作電流レベルの減少及び集積構造の
パラシチックな電気的因子の結果的な大きな影響が、高
速を確保したまま卓越した正確性と信頼性を有する読出
回路の使用を課している。差動センス増幅器の使用は、
コモンモードの寄与として「プロセスの広がり」、温度
及びサプライ電圧の変動に起因する効果を補償する。更
に変調電流オフセット型及び電流アンバランス型センス
増幅器はサプライ電圧が達することのある最大電圧から
センス挙動を自由にすることを許容し、更に択一的な負
荷アンバランスシステムに対してセンス増幅器を形成す
るトランジスタのディメンジョンの決定を簡略にする。
【０００３】一般に高利得差動センス増幅器の出力コモ
ンモードの必要なコントロールは抽出された（読出され
又は感知された）データが記憶された出力ラッチを使用
して都合良く実行される。更に出力ラッチの抽出された
データの増幅ステップ及び記憶ステップがすぐに続く第
１の識別ステップを通して記憶されるデータを評価する
前に、読出サイクルの第１の予備フェーズの間に回路の
サプライレール間の種々の電流経路を遮断することによ
りかつセンス回路の正確なバイアス条件を再設定するこ
とにより、スタンバイの間の電力消費を防止することが
通常の手法である。選択されたメモリ中に記憶されたデ
ータ用の完全な読出サイクルの固有のフェーズは複数の
タイミングシグナルによりコントロールされる。これら
の特性を有するセンス増幅器は比較的複雑でノイズの影
響を受けやすい。本出願人の出願に係わる平成４年５月
11日出願の特願平４−144910号には、改良されたセンス
増幅器が開示され、抽出されたデータを記憶するための
出力ラッチ回路も形成するために、センス差動増幅器の
入力ネットワークの２本のラインの負荷が差動増幅器の
入力トランジスタ対にクロスカップルされている。該先
行出願の対象であるセンス増幅器では基本的に、センス
差動増幅器の入力ネットワークの入力ブランチ又はライ
ンの同じ負荷エレメントは同一で差動増幅器の入力トラ
ンジスタ対の負荷も構成し、かつ差動増幅器の同じ入力
トランジスタ対とともに抽出データを記憶するための出
力ラッチ回路を構成するためにそこにクロスカップルさ
れている。
ンモードの必要なコントロールは抽出された（読出され
又は感知された）データが記憶された出力ラッチを使用
して都合良く実行される。更に出力ラッチの抽出された
データの増幅ステップ及び記憶ステップがすぐに続く第
１の識別ステップを通して記憶されるデータを評価する
前に、読出サイクルの第１の予備フェーズの間に回路の
サプライレール間の種々の電流経路を遮断することによ
りかつセンス回路の正確なバイアス条件を再設定するこ
とにより、スタンバイの間の電力消費を防止することが
通常の手法である。選択されたメモリ中に記憶されたデ
ータ用の完全な読出サイクルの固有のフェーズは複数の
タイミングシグナルによりコントロールされる。これら
の特性を有するセンス増幅器は比較的複雑でノイズの影
響を受けやすい。本出願人の出願に係わる平成４年５月
11日出願の特願平４−144910号には、改良されたセンス
増幅器が開示され、抽出されたデータを記憶するための
出力ラッチ回路も形成するために、センス差動増幅器の
入力ネットワークの２本のラインの負荷が差動増幅器の
入力トランジスタ対にクロスカップルされている。該先
行出願の対象であるセンス増幅器では基本的に、センス
差動増幅器の入力ネットワークの入力ブランチ又はライ
ンの同じ負荷エレメントは同一で差動増幅器の入力トラ
ンジスタ対の負荷も構成し、かつ差動増幅器の同じ入力
トランジスタ対とともに抽出データを記憶するための出
力ラッチ回路を構成するためにそこにクロスカップルさ
れている。
【０００４】該回路は３種のタイミングシグナルでコン
トロールされ、それぞれが２種の入力と１種の出力を有
し好ましくはカスコード回路の形態である２種のコント
ロール回路（ＮＯＲゲート）を利用する。差動増幅器の
入力ネットワークのそれぞれのライン上に存在するシグ
ナルはこれらのカスコードタイプのコントロール回路の
入力に供給され、一方他の入力には前記コントロールシ
グナルの第１のシグナルが供給されて前記カスコード回
路を使用可能にし前記第１の入力に存在するシグナルの
増幅されたレプリカを出力ノード上に発生させる。該カ
スコード回路の出力シグナルは前記入力ネットワークの
それぞれのラインを通して電流経路を予備チャージ及び
／又はチャージして使用可能及び／又は不能にするため
に利用される。任意のセンス増幅器は限定された感度を
有し、従ってその値未満ではセンス増幅器が消去された
セルとプログラムされたセル間の識別を行えない差動シ
グナルの下限がある。望ましいのは、センス増幅器（差
動増幅器又はコンパレータとも呼ばれる）が、レベルの
識別を高信頼性で行いその後に出力を通して抽出された
情報の生成するために差動シグナルを増幅することを許
容する十分に高増幅度の差動入力シグナルである。
トロールされ、それぞれが２種の入力と１種の出力を有
し好ましくはカスコード回路の形態である２種のコント
ロール回路（ＮＯＲゲート）を利用する。差動増幅器の
入力ネットワークのそれぞれのライン上に存在するシグ
ナルはこれらのカスコードタイプのコントロール回路の
入力に供給され、一方他の入力には前記コントロールシ
グナルの第１のシグナルが供給されて前記カスコード回
路を使用可能にし前記第１の入力に存在するシグナルの
増幅されたレプリカを出力ノード上に発生させる。該カ
スコード回路の出力シグナルは前記入力ネットワークの
それぞれのラインを通して電流経路を予備チャージ及び
／又はチャージして使用可能及び／又は不能にするため
に利用される。任意のセンス増幅器は限定された感度を
有し、従ってその値未満ではセンス増幅器が消去された
セルとプログラムされたセル間の識別を行えない差動シ
グナルの下限がある。望ましいのは、センス増幅器（差
動増幅器又はコンパレータとも呼ばれる）が、レベルの
識別を高信頼性で行いその後に出力を通して抽出された
情報の生成するために差動シグナルを増幅することを許
容する十分に高増幅度の差動入力シグナルである。
【０００５】従来技術の他の問題点はオーバーシュート
である。任意のキャパシタンスチャージプログラムの場
合のように、信頼できる比較ステップを実行するために
適した条件はトランジェント現象が減退した後にのみ到
達される。例えば迅速な予備チャージフェーズは回復時
間が続き、この間に電流経路をコントロールするカスコ
ード回路の出力ノードで発生するポテンシャルだけでな
く、例えば選択されたビットラインと対応する負荷の間
の接続ノード上のコンパレーターの入力ノード上のポテ
ンシャルの最終的な発振のオーバーシュート又は減衰の
減退が起こる。例えば予備チャージフェーズの初期トラ
ンジェント間のグラウンドポテンシャルに向かうカスコ
ード回路の出力ノード上のポテンシャルの過度の降下で
あるこれらのオーバーシュートは負荷トランジスタのカ
ットオフを生じさせることがあり、引き続く回復時間が
十分に短くないとコンパレーターによるデータの誤った
評価が起こることがある。このような参照システムの安
定な条件の達成のためのトランジェント回復フェーズは
可能なかぎり短くして読出サイクルを完了するために必
要な時間を減少させなければならない。
である。任意のキャパシタンスチャージプログラムの場
合のように、信頼できる比較ステップを実行するために
適した条件はトランジェント現象が減退した後にのみ到
達される。例えば迅速な予備チャージフェーズは回復時
間が続き、この間に電流経路をコントロールするカスコ
ード回路の出力ノードで発生するポテンシャルだけでな
く、例えば選択されたビットラインと対応する負荷の間
の接続ノード上のコンパレーターの入力ノード上のポテ
ンシャルの最終的な発振のオーバーシュート又は減衰の
減退が起こる。例えば予備チャージフェーズの初期トラ
ンジェント間のグラウンドポテンシャルに向かうカスコ
ード回路の出力ノード上のポテンシャルの過度の降下で
あるこれらのオーバーシュートは負荷トランジスタのカ
ットオフを生じさせることがあり、引き続く回復時間が
十分に短くないとコンパレーターによるデータの誤った
評価が起こることがある。このような参照システムの安
定な条件の達成のためのトランジェント回復フェーズは
可能なかぎり短くして読出サイクルを完了するために必
要な時間を減少させなければならない。
【０００６】
【発明の目的及び概要】センス増幅器の入力ネットワー
クの予備チャージ及びチャージ電流経路を使用可能／使
用不能にするために専用に使用される２個のコントロー
ル回路の出力ノード間にポテンシャル差の存在を利用す
ることにより、読出サイクルの臨界的識別フェーズ間の
差動増幅器の入力ノードを横切って利用できる入力差動
出力のレベルを事実上増加できることが可能であり、ポ
テンシャル差は幾分かはセンス増幅器の入力ノード、従
って回路の第２の入力に供給されるコントロールシグナ
ルにより使用可能又は使用不能にされる２個の経路のコ
ントロール回路の第１の入力ノードをを横切って存在す
る実際のポテンシャルのレプリカであることが見出され
た。これは、２個のコントロール回路の出力ノードを差
動増幅器の入力トランジスタ対を形成する２個のトラン
ジスタのそれぞれのソースに機能的に接続することによ
り達成される。
クの予備チャージ及びチャージ電流経路を使用可能／使
用不能にするために専用に使用される２個のコントロー
ル回路の出力ノード間にポテンシャル差の存在を利用す
ることにより、読出サイクルの臨界的識別フェーズ間の
差動増幅器の入力ノードを横切って利用できる入力差動
出力のレベルを事実上増加できることが可能であり、ポ
テンシャル差は幾分かはセンス増幅器の入力ノード、従
って回路の第２の入力に供給されるコントロールシグナ
ルにより使用可能又は使用不能にされる２個の経路のコ
ントロール回路の第１の入力ノードをを横切って存在す
る実際のポテンシャルのレプリカであることが見出され
た。これは、２個のコントロール回路の出力ノードを差
動増幅器の入力トランジスタ対を形成する２個のトラン
ジスタのそれぞれのソースに機能的に接続することによ
り達成される。
【０００７】これにより、センス差動増幅器の入力ノー
ドに一般に印加される差動シグナルの事実上の「ダブル
ソース」として定義されるものが、臨界的比較フェーズ
及び結果としての出力シグナル発生の間にセンス差動増
幅器の２個の入力ブランチに異なった事実上のグラウン
ド参照ポテンシャルを与えることにより実行される。そ
の後センス増幅器回路の模範的に正確な参照グラウンド
ポテンシャルがスタンバイピリオドの間に、前記コント
ロールシグナルにより駆動されるパス−トランジスタに
より前記２個のコントロール回路の出力ノードを回路の
真のグラウンドポテンシャルとすることにより再設定さ
れる。該センス増幅器の感度及び速度が、該センス差動
増幅器により最終的に増幅される差動シグナルの事実上
の第２のソースを意図するこの回路配置により顕著に増
加する。
ドに一般に印加される差動シグナルの事実上の「ダブル
ソース」として定義されるものが、臨界的比較フェーズ
及び結果としての出力シグナル発生の間にセンス差動増
幅器の２個の入力ブランチに異なった事実上のグラウン
ド参照ポテンシャルを与えることにより実行される。そ
の後センス増幅器回路の模範的に正確な参照グラウンド
ポテンシャルがスタンバイピリオドの間に、前記コント
ロールシグナルにより駆動されるパス−トランジスタに
より前記２個のコントロール回路の出力ノードを回路の
真のグラウンドポテンシャルとすることにより再設定さ
れる。該センス増幅器の感度及び速度が、該センス差動
増幅器により最終的に増幅される差動シグナルの事実上
の第２のソースを意図するこの回路配置により顕著に増
加する。
【０００８】図示の全ての実施例において、センス増幅
器の構造は、差動センス増幅器の入力ネットワークの２
本のライン用でありかつ抽出データを記憶するための出
力ラッチ回路の形成用に機能的に使用されるために「ク
ロス−カップリング」されている同一負荷の利用により
特徴付けられ、これらの同じエレメントは入力ネットワ
ークのセルの２本のラインの負荷としてだけでなく、セ
ンス増幅器の入力差動段のトランジスタ対用負荷として
も動作する。上記利点は前記特願平４−144910号の先行
出願により詳細に述べられ、その適切な説明の内容をこ
こで参照して本明細書中に組み入れる。勿論これは本発
明の範囲を限定するものでなく、当業者に明らかである
ように、引用した先行出願の日前に部分的に知られてい
る多くの異なったセンス増幅器回路の文脈中で有用に利
用される。
器の構造は、差動センス増幅器の入力ネットワークの２
本のライン用でありかつ抽出データを記憶するための出
力ラッチ回路の形成用に機能的に使用されるために「ク
ロス−カップリング」されている同一負荷の利用により
特徴付けられ、これらの同じエレメントは入力ネットワ
ークのセルの２本のラインの負荷としてだけでなく、セ
ンス増幅器の入力差動段のトランジスタ対用負荷として
も動作する。上記利点は前記特願平４−144910号の先行
出願により詳細に述べられ、その適切な説明の内容をこ
こで参照して本明細書中に組み入れる。勿論これは本発
明の範囲を限定するものでなく、当業者に明らかである
ように、引用した先行出願の日前に部分的に知られてい
る多くの異なったセンス増幅器回路の文脈中で有用に利
用される。
【０００９】本発明の代替実施例はオーバーシュート回
路エレメントを含む。ある実施例によると、読出サイク
ルのキャパシタンスの迅速な予備チャージフェーズ間に
トランジェントに伴うオーバーシュート現象を減少でき
る簡単で効果的な回路が見出された。基本的には本発明
の代替実施例の回路は、それぞれの選択されたビットラ
インに向かう電流経路の各コントロール回路の出力ノー
ドとセンスネットワークのそれぞれの出力ノード間に接
続された比較的高いインピーダンス（実質的に無限のイ
ンピーダンス）又は比較的低いインピーダンスの状態の
そのコントロールターミナルに供給される駆動出力によ
り駆動される付加的な可変インピーダンスエレメントか
ら成っている。好ましくは該可変インピーダンスエレメ
ントは、深いカットオフ条件（非常に高いインピーダン
ス）に通常は維持される好適な電気特性を有するトラン
ジスタから成る。このトランジスタは、コントロール回
路のゲインを従ってセンスシステムの迅速な予備チャー
ジフェーズに伴うトランジェント間のオーバーシュート
現象を減少させるために前記出力ノード間に無限でない
インピーダンスを有する電気経路を実現するための導電
状態に、コントロールシグナルにより駆動される。勿論
実際の識別（読出）フェーズ間のこの付加トランジスタ
のＯＦＦ状態は臨界的識別ステップ間のセンス増幅器の
適切な機能を確保する。本発明の異なった特徴オーバー
シュート利点が添付図面を参照して行う引き続くいくつ
かの実施例の詳細な説明により更に明らかになるであろ
う。
路エレメントを含む。ある実施例によると、読出サイク
ルのキャパシタンスの迅速な予備チャージフェーズ間に
トランジェントに伴うオーバーシュート現象を減少でき
る簡単で効果的な回路が見出された。基本的には本発明
の代替実施例の回路は、それぞれの選択されたビットラ
インに向かう電流経路の各コントロール回路の出力ノー
ドとセンスネットワークのそれぞれの出力ノード間に接
続された比較的高いインピーダンス（実質的に無限のイ
ンピーダンス）又は比較的低いインピーダンスの状態の
そのコントロールターミナルに供給される駆動出力によ
り駆動される付加的な可変インピーダンスエレメントか
ら成っている。好ましくは該可変インピーダンスエレメ
ントは、深いカットオフ条件（非常に高いインピーダン
ス）に通常は維持される好適な電気特性を有するトラン
ジスタから成る。このトランジスタは、コントロール回
路のゲインを従ってセンスシステムの迅速な予備チャー
ジフェーズに伴うトランジェント間のオーバーシュート
現象を減少させるために前記出力ノード間に無限でない
インピーダンスを有する電気経路を実現するための導電
状態に、コントロールシグナルにより駆動される。勿論
実際の識別（読出）フェーズ間のこの付加トランジスタ
のＯＦＦ状態は臨界的識別ステップ間のセンス増幅器の
適切な機能を確保する。本発明の異なった特徴オーバー
シュート利点が添付図面を参照して行う引き続くいくつ
かの実施例の詳細な説明により更に明らかになるであろ
う。
【００１０】図１は、本発明の第１実施例によるセンス
増幅器回路の機能的回路ダイアグラムである。図２は、
図１のセンス回路の異なったシグナルと臨界的ノードの
ポテンシャルが読出サイクルの間にどのように経時変化
をするかを示すダイアグラムである。図３は、本発明の
他の実施例のセンス増幅器の回路ダイアグラムである。
図４は、図３の回路の例である。図５は、図４を更に修
正した例である。図６は、センス差動増幅器の入力ネッ
トワークの２本のラインの負荷の同一性を維持しながら
電流オフセットタイプの参照システムを形成するために
修正された、図１に示された回路に類似する本発明の他
の実施例のセンス増幅器の回路ダイアグラムである。図
７は、本発明の代替例の反オーバーシュートデバイスを
有するセンス回路の部分図である。図８は、本発明の代
替例の反オーバーシュートデバイスを有する差動タイプ
のセンス増幅器回路のより完全な構造を示す。図９は、
本発明の代替例のデバイスが存在しあるいは存在しない
場合の時間の関数としてセンス増幅器の回路の臨界的ノ
ードのポテンシャルの代替例を示す比較ダイアグラムで
ある。
増幅器回路の機能的回路ダイアグラムである。図２は、
図１のセンス回路の異なったシグナルと臨界的ノードの
ポテンシャルが読出サイクルの間にどのように経時変化
をするかを示すダイアグラムである。図３は、本発明の
他の実施例のセンス増幅器の回路ダイアグラムである。
図４は、図３の回路の例である。図５は、図４を更に修
正した例である。図６は、センス差動増幅器の入力ネッ
トワークの２本のラインの負荷の同一性を維持しながら
電流オフセットタイプの参照システムを形成するために
修正された、図１に示された回路に類似する本発明の他
の実施例のセンス増幅器の回路ダイアグラムである。図
７は、本発明の代替例の反オーバーシュートデバイスを
有するセンス回路の部分図である。図８は、本発明の代
替例の反オーバーシュートデバイスを有する差動タイプ
のセンス増幅器回路のより完全な構造を示す。図９は、
本発明の代替例のデバイスが存在しあるいは存在しない
場合の時間の関数としてセンス増幅器の回路の臨界的ノ
ードのポテンシャルの代替例を示す比較ダイアグラムで
ある。
【００１１】
【詳細な説明】本発明の第１実施例は、いわゆる変調電
流オフセットタイプのセンス増幅器を示す図１の回路で
ある。該センス増幅器は、周知であるため図示を省略し
たメモリマトリクス中のメモリセルに選択的に結合され
ている。メモリマトリクスの個々に選択できるセルの行
（ワードライン）及び列（ビットライン）のセルの周知
の組織の例も同様に省略する。マトリクスサイドからは
異なった列（ビットライン）は列選択用母線又は他の既
知技術を使用して駆動されるマルチプレクサにより個々
に選択することができる。
流オフセットタイプのセンス増幅器を示す図１の回路で
ある。該センス増幅器は、周知であるため図示を省略し
たメモリマトリクス中のメモリセルに選択的に結合され
ている。メモリマトリクスの個々に選択できるセルの行
（ワードライン）及び列（ビットライン）のセルの周知
の組織の例も同様に省略する。マトリクスサイドからは
異なった列（ビットライン）は列選択用母線又は他の既
知技術を使用して駆動されるマルチプレクサにより個々
に選択することができる。
【００１２】図１に概略的に示すように、第１の参照ビ
ットラインＲＢＬは、メモリマトリクスの他のビットラ
インの選択されたメモリセルの状態を読み出すための比
較エレメントとして機能するバージンメモリセルを含ん
でいる。読出用に選択されたマトリクスのビットライン
は図中でＭＢＬとして示されている。センス増幅器のシ
ステムの全体の構造は、スイッチＴBM及びＴBRにより使
用可能及び使用不能にされる入力トランジスタ対ＴDR及
びＴDMにより形成される単一段のセンス差動増幅器の利
用を示している。図示の例ではｐ−チャンネルトランジ
スタＴLR及びＴLMであるそれぞれの負荷エレメントはク
ロスカップルして差動増幅器の入力トランジスタＴDR及
びＴDMとともに、センス増幅器の回路の出力ノードＯＵ
ＴＲ及びＯＵＴＭを横切って存在するシグナルにより代
表される抽出された情報を記憶するための出力ラッチ回
路を構成する。重要なことに、出力ラッチ回路の同じ負
荷エレメントＴLR及びＴLMも、読出用に選択されたセル
を含む、差動増幅器の入力ネットワークの参照ブランチ
又はライン（参照ビットライン）及びマトリクスサイド
のブランチ又はライン（マトリクスのビットライン）の
それぞれの負荷エレメントを構成する。
ットラインＲＢＬは、メモリマトリクスの他のビットラ
インの選択されたメモリセルの状態を読み出すための比
較エレメントとして機能するバージンメモリセルを含ん
でいる。読出用に選択されたマトリクスのビットライン
は図中でＭＢＬとして示されている。センス増幅器のシ
ステムの全体の構造は、スイッチＴBM及びＴBRにより使
用可能及び使用不能にされる入力トランジスタ対ＴDR及
びＴDMにより形成される単一段のセンス差動増幅器の利
用を示している。図示の例ではｐ−チャンネルトランジ
スタＴLR及びＴLMであるそれぞれの負荷エレメントはク
ロスカップルして差動増幅器の入力トランジスタＴDR及
びＴDMとともに、センス増幅器の回路の出力ノードＯＵ
ＴＲ及びＯＵＴＭを横切って存在するシグナルにより代
表される抽出された情報を記憶するための出力ラッチ回
路を構成する。重要なことに、出力ラッチ回路の同じ負
荷エレメントＴLR及びＴLMも、読出用に選択されたセル
を含む、差動増幅器の入力ネットワークの参照ブランチ
又はライン（参照ビットライン）及びマトリクスサイド
のブランチ又はライン（マトリクスのビットライン）の
それぞれの負荷エレメントを構成する。
【００１３】それぞれがカスコード回路により構成され
かつそれぞれマトリクスサイド用のトランジスタ対ＴPM
及びＴNM及び参照サイドの回路用のトランジスタ対ＴPR
及びＴNRにより形成される２個の同一のＮＯＲゲート
は、コントロールシグナルφＰＣにより使用可能にされ
るトランジスタＴPCによりトランジスタＴRM及びＴRRを
通しての入力ネットワークの２本のラインの迅速な予備
チャージ、パストランジスタＴCM及びＴCRを通して負荷
ＴLR及びＴLMをそれぞれのラインに電気的に接続するこ
との確立、及び同じパストランジスタＴCR及びＴCMの分
離機能によりそれぞれの入力ラインからの出力ノードＯ
ＵＴＭ及びＯＵＴＲの静電デカップリング、を統轄する
ことによりセンス増幅器のノードの正確なバイアス条件
の達成をコントロールする。
かつそれぞれマトリクスサイド用のトランジスタ対ＴPM
及びＴNM及び参照サイドの回路用のトランジスタ対ＴPR
及びＴNRにより形成される２個の同一のＮＯＲゲート
は、コントロールシグナルφＰＣにより使用可能にされ
るトランジスタＴPCによりトランジスタＴRM及びＴRRを
通しての入力ネットワークの２本のラインの迅速な予備
チャージ、パストランジスタＴCM及びＴCRを通して負荷
ＴLR及びＴLMをそれぞれのラインに電気的に接続するこ
との確立、及び同じパストランジスタＴCR及びＴCMの分
離機能によりそれぞれの入力ラインからの出力ノードＯ
ＵＴＭ及びＯＵＴＲの静電デカップリング、を統轄する
ことによりセンス増幅器のノードの正確なバイアス条件
の達成をコントロールする。
【００１４】第１のタイミングシグナルφＥＮは前記２
種のそれぞれのカスコードタイプのコントロール回路
（ＮＯＲゲート）の一方の入力に印加される。２種の回
路の第２の入力ノードは、それぞれ負荷ＴLM及びＴLR及
び２本のラインＭＢＬ及びＲＢＬ間の接続ノードである
センス差動増幅器の入力ノードＩＮＭ及びＩＮＲにそれ
ぞれ一致している。評価ビットラインである１個のＴES
を横切って機能的に接続された等化トランジスタ、２個
のカスコード回路の出力ノードＣＭ及びＣＲを横切る第
２の１個のＴEC及び出力ノードを横切る第３の１個のＴ
ELが図１のセンス増幅器の回路を完結させる。
種のそれぞれのカスコードタイプのコントロール回路
（ＮＯＲゲート）の一方の入力に印加される。２種の回
路の第２の入力ノードは、それぞれ負荷ＴLM及びＴLR及
び２本のラインＭＢＬ及びＲＢＬ間の接続ノードである
センス差動増幅器の入力ノードＩＮＭ及びＩＮＲにそれ
ぞれ一致している。評価ビットラインである１個のＴES
を横切って機能的に接続された等化トランジスタ、２個
のカスコード回路の出力ノードＣＭ及びＣＲを横切る第
２の１個のＴEC及び出力ノードを横切る第３の１個のＴ
ELが図１のセンス増幅器の回路を完結させる。
【００１５】コントロールシグナル：Ｃ１の回路を動作
するために３種類のタイミングシグナル、つまりφＥ
Ｎ、φＰＣ及びφＥＱが使用される。 φＥＮ（使用可能）：この第１のタイミングシグナルは
トランジスタＴBM、ＴBR及びＴBPを通して２個のカスコ
ードカスコードの出力ノードＣＭ及びＣＲ上に存在する
参照ポテンシャルにより決定され、これは３種類の基礎
的な機能を有している。 ａ）レベル「０」では識別用の適切なバイアス条件の達
成を許容する。 ｂ）「０−１」の遷移状態では、サプライ電圧レベルＶ
ＣＣ−ＧＮＤで抽出されたデータのデジタル化を行う。 ｃ）レベル「１」では電力消費なしにスタンバイ状態に
センス増幅器を自動的にセットする。
するために３種類のタイミングシグナル、つまりφＥ
Ｎ、φＰＣ及びφＥＱが使用される。 φＥＮ（使用可能）：この第１のタイミングシグナルは
トランジスタＴBM、ＴBR及びＴBPを通して２個のカスコ
ードカスコードの出力ノードＣＭ及びＣＲ上に存在する
参照ポテンシャルにより決定され、これは３種類の基礎
的な機能を有している。 ａ）レベル「０」では識別用の適切なバイアス条件の達
成を許容する。 ｂ）「０−１」の遷移状態では、サプライ電圧レベルＶ
ＣＣ−ＧＮＤで抽出されたデータのデジタル化を行う。 ｃ）レベル「１」では電力消費なしにスタンバイ状態に
センス増幅器を自動的にセットする。
【００１６】φＰＣ（予備チャージ）：この第２のタイ
ミングシグナルは、 ａ）レベル「１」でトランジスタＴESにより評価ライン
ノードでポテンシャルの等化を行う。 ｂ）レベル「１」ではトランジスタＴPCを通して予備チ
ャージ電流経路をアクチベートする。 ｃ）「１−０」遷移状態で前記予備チャージ電流経路を
遮断することにより識別プロセスを開始する、ことによ
り統轄される。 φＥＱ（等化）：この第３のタイミングシグナルは、 ａ）レベル「０」でトランジスタＴELを通る負荷におい
てポテンシャルを等化する。 ｂ）レベル「０」でトランジスタＴECにより２個のコン
トロールカスコードの出力ノードを等化する。 ｃ）「１−０」遷移状態で前記等化経路を遮断すること
により前記差動増幅器の増幅機能をアクチベートする。
ミングシグナルは、 ａ）レベル「１」でトランジスタＴESにより評価ライン
ノードでポテンシャルの等化を行う。 ｂ）レベル「１」ではトランジスタＴPCを通して予備チ
ャージ電流経路をアクチベートする。 ｃ）「１−０」遷移状態で前記予備チャージ電流経路を
遮断することにより識別プロセスを開始する、ことによ
り統轄される。 φＥＱ（等化）：この第３のタイミングシグナルは、 ａ）レベル「０」でトランジスタＴELを通る負荷におい
てポテンシャルを等化する。 ｂ）レベル「０」でトランジスタＴECにより２個のコン
トロールカスコードの出力ノードを等化する。 ｃ）「１−０」遷移状態で前記等化経路を遮断すること
により前記差動増幅器の増幅機能をアクチベートする。
【００１７】回路の動作：電力消費がないことが特徴で
あるスタンバイ条件は、前記３種類の全てのコントロー
ルシグナルφＥＮ、φＰＣ及びφＥＱが高い論理レベル
（「１」）であるときに決定される。これはそれから新
しい読出サイクルが開始し記憶されたデータを抽出した
後にシステムを展開される自然な状態である。このスタ
ンバイフェーズでは、２種のカスコードの出力ノードＣ
Ｍ及びＣＲは、導電状態に維持されているトランジスタ
ＴBM及びＴBRに作用する第１のコントロールシグナルφ
ＥＮによりグラウンドポテンシャルにされる。出力ノー
ドＯＵＴＭ及びＯＵＴＲは、センス増幅器により抽出さ
れたデータの論理値に応じて、それぞれ「１」及び
「０」、又はその逆の反対の論理状態にある。カスコー
ドの出力ノードＣＭ及びＣＲをグラウンドポテンシャル
に維持することによりφＥＮそしてφＥＱがサプライレ
ールＶＣＣ−ＧＮＤ間の可能な電流経路の遮断を決定す
るため、スタンバイフェーズでは電力消費は起こらな
い。
あるスタンバイ条件は、前記３種類の全てのコントロー
ルシグナルφＥＮ、φＰＣ及びφＥＱが高い論理レベル
（「１」）であるときに決定される。これはそれから新
しい読出サイクルが開始し記憶されたデータを抽出した
後にシステムを展開される自然な状態である。このスタ
ンバイフェーズでは、２種のカスコードの出力ノードＣ
Ｍ及びＣＲは、導電状態に維持されているトランジスタ
ＴBM及びＴBRに作用する第１のコントロールシグナルφ
ＥＮによりグラウンドポテンシャルにされる。出力ノー
ドＯＵＴＭ及びＯＵＴＲは、センス増幅器により抽出さ
れたデータの論理値に応じて、それぞれ「１」及び
「０」、又はその逆の反対の論理状態にある。カスコー
ドの出力ノードＣＭ及びＣＲをグラウンドポテンシャル
に維持することによりφＥＮそしてφＥＱがサプライレ
ールＶＣＣ−ＧＮＤ間の可能な電流経路の遮断を決定す
るため、スタンバイフェーズでは電力消費は起こらな
い。
【００１８】読出サイクルはコントロールシグナルφＥ
Ｎ及びφＥＱが遷移状態「１−０」のときに開始する。
これらのことは、センス増幅器カスコードの設計作動点
までカスコードがビットラインＭＢＬ及びＲＢＬに接続
されたキャパシタンスの全てをじゆうすに迅速に予備チ
ャージすることを可能にし、かつ同時にコントロールカ
スコードの出力ノード（ＣＭ及びＣＲ）の及びビットラ
イン（ＭＢＬ−ＲＢＬ）の負荷（ノードＯＵＴＭ及びＯ
ＵＴＲ）の「レベル」でシステムを等化する。このよう
な予備チャージフェーズの終了時には、良好に等化され
たノードＯＵＴＭ及びＯＵＴＲは、図２の適切なダイア
グラムに見られるように、マトリクスサイド及び参照サ
イドの選択されたセルにより引かれる電流の合計を負荷
ＴLM及びＴLRを通して機能的に供給するために適したポ
テンシャルを取る。このフェーズでは、ＯＦＦ条件に維
持されているトランジスタＴDM及びＴDRはセンスネット
ワークの電流経路に影響を与えない。
Ｎ及びφＥＱが遷移状態「１−０」のときに開始する。
これらのことは、センス増幅器カスコードの設計作動点
までカスコードがビットラインＭＢＬ及びＲＢＬに接続
されたキャパシタンスの全てをじゆうすに迅速に予備チ
ャージすることを可能にし、かつ同時にコントロールカ
スコードの出力ノード（ＣＭ及びＣＲ）の及びビットラ
イン（ＭＢＬ−ＲＢＬ）の負荷（ノードＯＵＴＭ及びＯ
ＵＴＲ）の「レベル」でシステムを等化する。このよう
な予備チャージフェーズの終了時には、良好に等化され
たノードＯＵＴＭ及びＯＵＴＲは、図２の適切なダイア
グラムに見られるように、マトリクスサイド及び参照サ
イドの選択されたセルにより引かれる電流の合計を負荷
ＴLM及びＴLRを通して機能的に供給するために適したポ
テンシャルを取る。このフェーズでは、ＯＦＦ条件に維
持されているトランジスタＴDM及びＴDRはセンスネット
ワークの電流経路に影響を与えない。
【００１９】システムを通るシグナルの伝達が完全かつ
安全に完了したと思われるとすぐに、コントロールシグ
ナルφＰＣのスイッチング「１−０」により第１の予備
チャージフェーズが終了し、選択されたセルの状態の予
備評価又は識別フェーズが開始され、図２のダイアグラ
ム中で見られるように、ビットライン（ＭＢＬ及びＲＢ
Ｌ）でのポテンシャル変化効果を最小にするために、こ
の特殊なセンス増幅器回路により許容されるセンス回路
の素子のサイズ決定の顕著な設計の自由度により、極度
に短い時間の間にノードＣＭ及びＣＲだけでなくノード
ＯＵＴＭ及びＯＵＴＲにも僅かなポテンシャル変化のみ
を生成する。読出フェーズは、コントロールシグナルφ
ＰＣの前記遷移状態後にすぐに起こるコントロールシグ
ナルφＥＱの「０−１」遷移を通して完了する。これが
起こると、ＯＵＴＭ及びＯＵＴＲノードで発生した僅か
なポテンシャルの差異が第１に漸近腺ＶＣＣ−（ＶＢＬ
−ＶＢＲ）に向かって迅速に増加し、次いでＶＣＣ−Ｇ
ＮＤに向かって増加し、第１のコントロールシグナルφ
ＥＮの「スイッチングバック」が続きこれはフェーズφ
ＥＱの前記「０−１」スイッチングのすぐ後におこりか
つ出力ラッチ中の抽出データをデジタル化し記憶するこ
とに加えて図２のダイアグラムの最後の部分に見られる
ように、これは消費のないスタンバイ条件へシステムを
自動的にリセットする。
安全に完了したと思われるとすぐに、コントロールシグ
ナルφＰＣのスイッチング「１−０」により第１の予備
チャージフェーズが終了し、選択されたセルの状態の予
備評価又は識別フェーズが開始され、図２のダイアグラ
ム中で見られるように、ビットライン（ＭＢＬ及びＲＢ
Ｌ）でのポテンシャル変化効果を最小にするために、こ
の特殊なセンス増幅器回路により許容されるセンス回路
の素子のサイズ決定の顕著な設計の自由度により、極度
に短い時間の間にノードＣＭ及びＣＲだけでなくノード
ＯＵＴＭ及びＯＵＴＲにも僅かなポテンシャル変化のみ
を生成する。読出フェーズは、コントロールシグナルφ
ＰＣの前記遷移状態後にすぐに起こるコントロールシグ
ナルφＥＱの「０−１」遷移を通して完了する。これが
起こると、ＯＵＴＭ及びＯＵＴＲノードで発生した僅か
なポテンシャルの差異が第１に漸近腺ＶＣＣ−（ＶＢＬ
−ＶＢＲ）に向かって迅速に増加し、次いでＶＣＣ−Ｇ
ＮＤに向かって増加し、第１のコントロールシグナルφ
ＥＮの「スイッチングバック」が続きこれはフェーズφ
ＥＱの前記「０−１」スイッチングのすぐ後におこりか
つ出力ラッチ中の抽出データをデジタル化し記憶するこ
とに加えて図２のダイアグラムの最後の部分に見られる
ように、これは消費のないスタンバイ条件へシステムを
自動的にリセットする。
【００２０】これらの全ては極度に迅速な順序で起こり
極めて短い読出時間を決定する。予備チャージフェーズ
の最後にシステムで引かれる電流は負荷ＴLM及びＴLRを
通して全体的に供給され、これによりシステムの全電流
シグナルが負荷を通して効果的に集中する。特に好まし
い図示の例では、引用した先行出願の特徴である負荷の
クロスカップリングは、他のカスケードの増幅段を必要
とすることなく単一段差動増幅器の増幅性能を高める正
のフィードバックを提供する。更に負荷ＴLM及びＴLRは
差動増幅器のトランジスタＴDM及びＴDRとの組み合わせ
で、出力データ記憶機能を提供しシステムの反ノイズ特
性を高めるラッチ回路を構成する。
極めて短い読出時間を決定する。予備チャージフェーズ
の最後にシステムで引かれる電流は負荷ＴLM及びＴLRを
通して全体的に供給され、これによりシステムの全電流
シグナルが負荷を通して効果的に集中する。特に好まし
い図示の例では、引用した先行出願の特徴である負荷の
クロスカップリングは、他のカスケードの増幅段を必要
とすることなく単一段差動増幅器の増幅性能を高める正
のフィードバックを提供する。更に負荷ＴLM及びＴLRは
差動増幅器のトランジスタＴDM及びＴDRとの組み合わせ
で、出力データ記憶機能を提供しシステムの反ノイズ特
性を高めるラッチ回路を構成する。
【００２１】図２の適切なダイアグラムに見られるよう
に、２個のコントロールカスコード回路の出力ノードＣ
Ｍ及びＣＲ間に存在するポテンシャル差は、出力ノード
ＯＵＴＭ及びＯＵＴＲで最終的に生成されるポテンシャ
ルのアンバランスと同じになり、本発明によりこれはセ
ンス差動増幅器の感度を改良するために有用に利用され
る。実際に臨界的識別フェーズ間に、センス差動増幅器
の入力トランジスタ対ＴDR及びＴDMは共通ソースノード
ポテンシャル（従来の回路で一般的であったように）を
共有しないが、それらのソースノードに類似しない事実
上の参照ポテンシャルが個々に提供され、そしてこの事
実上の参照ポテンシャルの差は、図２のノードＣＭ及び
ＣＲの電圧ポテンシャル及びＴDR及びＴDMのソースポテ
ンシャルをそれぞれ見ることにより判るように、増幅器
の入力ノード存在する差動シグナルに差動的寄与を積極
的に加える。実際２個のカスコードの２個の出力ノード
ＣＭ及びＣＲをグラウンドポテンシャルにに戻すコント
ロールシグナルφＥＮの「０−１」スイッチングにより
抽出データの記憶用に使用される出力ラッチ構造用の参
照グラウンドポテンシャルを再設定した後に、出力ノー
ドＣＭ及びＣＲのそれぞれのポテンシャルは、グラウン
ドポテンシャルに向かう互いに異なった「軌跡(traject
ory)を実際に伴い、センス差動増幅器の入力ノードに存
在する差動シグナルに同じサインの前記事実上の差動シ
グナル寄与を与える。この事実は出力ノードＯＵＴＭ及
びＯＵＴＲに移動している情報の質の向上に有利に反映
される。
に、２個のコントロールカスコード回路の出力ノードＣ
Ｍ及びＣＲ間に存在するポテンシャル差は、出力ノード
ＯＵＴＭ及びＯＵＴＲで最終的に生成されるポテンシャ
ルのアンバランスと同じになり、本発明によりこれはセ
ンス差動増幅器の感度を改良するために有用に利用され
る。実際に臨界的識別フェーズ間に、センス差動増幅器
の入力トランジスタ対ＴDR及びＴDMは共通ソースノード
ポテンシャル（従来の回路で一般的であったように）を
共有しないが、それらのソースノードに類似しない事実
上の参照ポテンシャルが個々に提供され、そしてこの事
実上の参照ポテンシャルの差は、図２のノードＣＭ及び
ＣＲの電圧ポテンシャル及びＴDR及びＴDMのソースポテ
ンシャルをそれぞれ見ることにより判るように、増幅器
の入力ノード存在する差動シグナルに差動的寄与を積極
的に加える。実際２個のカスコードの２個の出力ノード
ＣＭ及びＣＲをグラウンドポテンシャルにに戻すコント
ロールシグナルφＥＮの「０−１」スイッチングにより
抽出データの記憶用に使用される出力ラッチ構造用の参
照グラウンドポテンシャルを再設定した後に、出力ノー
ドＣＭ及びＣＲのそれぞれのポテンシャルは、グラウン
ドポテンシャルに向かう互いに異なった「軌跡(traject
ory)を実際に伴い、センス差動増幅器の入力ノードに存
在する差動シグナルに同じサインの前記事実上の差動シ
グナル寄与を与える。この事実は出力ノードＯＵＴＭ及
びＯＵＴＲに移動している情報の質の向上に有利に反映
される。
【００２２】ノードＯＵＴＭ及びＯＵＴＲにより取られ
る論理状態は評価ラインを流れる電流の機能である。そ
れぞれラインＭＢＬ及びＲＢＬ上に存在する一般に異な
った電流はパストランジスタＴCM及びＴCRを通してそれ
ぞれの負荷ＴLM及びＴLRにそれぞれ向かい、出力ノード
ＯＵＴＭ及びＯＵＴＲの異なった動的な挙動を決定す
る。特にＩＭ＝マトリクスサイドのセンシングラインＭ
ＢＬ中の電流、及びＩＲ＝参照ラインＲＢＬ中の電流と
すると、条件ＩＭ＞ＩＲはＯＵＴＭ＝０及びＯＵＴＲ＝
１という増幅器のコンフィギュレーションに相当し、そ
して条件ＩＲ＞ＩＭはＯＵＴＭ＝１及びＯＵＴＲ＝０と
いう増幅器のコンフィギュレーションに相当する。
る論理状態は評価ラインを流れる電流の機能である。そ
れぞれラインＭＢＬ及びＲＢＬ上に存在する一般に異な
った電流はパストランジスタＴCM及びＴCRを通してそれ
ぞれの負荷ＴLM及びＴLRにそれぞれ向かい、出力ノード
ＯＵＴＭ及びＯＵＴＲの異なった動的な挙動を決定す
る。特にＩＭ＝マトリクスサイドのセンシングラインＭ
ＢＬ中の電流、及びＩＲ＝参照ラインＲＢＬ中の電流と
すると、条件ＩＭ＞ＩＲはＯＵＴＭ＝０及びＯＵＴＲ＝
１という増幅器のコンフィギュレーションに相当し、そ
して条件ＩＲ＞ＩＭはＯＵＴＭ＝１及びＯＵＴＲ＝０と
いう増幅器のコンフィギュレーションに相当する。
【００２３】図１に示された本発明の実施例のセンス増
幅器回路の利点の中で、次のことを述べることができ
る。 ａ）選択されたラインの負荷を通って生成しかつセンス
増幅器に意図的に印加される事実上の参照ポテンシャル
により提供される差動シグナルの事実上の二重のソース
のために達成される顕著な感度と速度特性。 ｂ）回路が２個の電力消費構造、つまり読出サイクルの
臨界的識別ステップで使用不能にされる２個のカスコー
ド回路のみを使用する。 ｃ）負荷が評価構造及び出力ラッチ構造の両者の重要な
部分であり、従ってノイズに対する卓越した不感性を与
える。そして読出インターバルの後は、 ｄ）臨界的識別ステップでビットライン及びマルチプレ
クサ（セルへのアドレス経路を選択する機能を有する構
造）の大きなキャパシタンスからセンス増幅器を迅速に
デカップリングする。 ｅ）望ましくない飽和現象を防止することにより、電流
レベルの比較的大きな変化を特徴とするシステム中で動
作できる回路のデザインを比較的簡単にすることができ
る。 ｆ）評価ライン中の比較的高いバイアスレベルを要求す
るシステムでも機能できる良好な適合性がある。 ｇ）抽出データの記憶機能も行うことができるにもかか
わらず、最小数の素子及び段のみしか必要としない。
幅器回路の利点の中で、次のことを述べることができ
る。 ａ）選択されたラインの負荷を通って生成しかつセンス
増幅器に意図的に印加される事実上の参照ポテンシャル
により提供される差動シグナルの事実上の二重のソース
のために達成される顕著な感度と速度特性。 ｂ）回路が２個の電力消費構造、つまり読出サイクルの
臨界的識別ステップで使用不能にされる２個のカスコー
ド回路のみを使用する。 ｃ）負荷が評価構造及び出力ラッチ構造の両者の重要な
部分であり、従ってノイズに対する卓越した不感性を与
える。そして読出インターバルの後は、 ｄ）臨界的識別ステップでビットライン及びマルチプレ
クサ（セルへのアドレス経路を選択する機能を有する構
造）の大きなキャパシタンスからセンス増幅器を迅速に
デカップリングする。 ｅ）望ましくない飽和現象を防止することにより、電流
レベルの比較的大きな変化を特徴とするシステム中で動
作できる回路のデザインを比較的簡単にすることができ
る。 ｆ）評価ライン中の比較的高いバイアスレベルを要求す
るシステムでも機能できる良好な適合性がある。 ｇ）抽出データの記憶機能も行うことができるにもかか
わらず、最小数の素子及び段のみしか必要としない。
【００２４】本発明の回路の他の実施例が図３に示され
ている。該回路は実質的に図１の回路のコンフィギュレ
ーションと類でのコンフィギュレーションを有してい
る。この第２の実施例では２個の付加的なトランジスタ
ＴAM及びＴARが存在し前記回路に反オーバーシュート特
性を与えている。実際に、２個のカスコード回路のゲイ
ンを減少させることにより、前記２個の付加的トランジ
スタは予備チャージのトランジェント間に評価ラインＭ
ＢＬ及びＲＢＬが正確なバイアスポテンシャルを越え、
負荷ＴLM及びＴLRがそれぞれの評価ラインから「遮断」
されてしまうことを防止する。これは読出サイクルの初
期に正確なバイアス条件をより迅速に達成することを許
容し、負荷が選択されたメモリセルに向けてそれぞれの
電流経路中に常に接続されることを確保する。修正され
た迅速な予備チャージ電流経路（トランジスタＴRM及び
ＴRRを通る）を有する本発明の他の実施例が図４に示さ
れている。この実施例は予備チャージトランジェントに
対する更に改良されたコントロールを与え、以前の望ま
しくないオーバーシュートの効果を更に効果的に防止す
るよう作用する。２個のトランジスタＴRM及びＴRRは正
確なバイアス条件の達成前には自己排除（カットオフ）
され、従って実際の動作バイアス条件は最終的には負荷
ＴLM及びＴLRの単独の作用を通して達成され、これによ
りオーバーシュートのない「平らになった」指数関数曲
線が得られる。図３及び図４の反オーバーシュート配置
を意図する本発明の回路の更に他の実施例が図５に示さ
れている。
ている。該回路は実質的に図１の回路のコンフィギュレ
ーションと類でのコンフィギュレーションを有してい
る。この第２の実施例では２個の付加的なトランジスタ
ＴAM及びＴARが存在し前記回路に反オーバーシュート特
性を与えている。実際に、２個のカスコード回路のゲイ
ンを減少させることにより、前記２個の付加的トランジ
スタは予備チャージのトランジェント間に評価ラインＭ
ＢＬ及びＲＢＬが正確なバイアスポテンシャルを越え、
負荷ＴLM及びＴLRがそれぞれの評価ラインから「遮断」
されてしまうことを防止する。これは読出サイクルの初
期に正確なバイアス条件をより迅速に達成することを許
容し、負荷が選択されたメモリセルに向けてそれぞれの
電流経路中に常に接続されることを確保する。修正され
た迅速な予備チャージ電流経路（トランジスタＴRM及び
ＴRRを通る）を有する本発明の他の実施例が図４に示さ
れている。この実施例は予備チャージトランジェントに
対する更に改良されたコントロールを与え、以前の望ま
しくないオーバーシュートの効果を更に効果的に防止す
るよう作用する。２個のトランジスタＴRM及びＴRRは正
確なバイアス条件の達成前には自己排除（カットオフ）
され、従って実際の動作バイアス条件は最終的には負荷
ＴLM及びＴLRの単独の作用を通して達成され、これによ
りオーバーシュートのない「平らになった」指数関数曲
線が得られる。図３及び図４の反オーバーシュート配置
を意図する本発明の回路の更に他の実施例が図５に示さ
れている。
【００２５】本発明のセンス増幅器の他の実施例が図６
に示されている。この実施例では、２本のブランチＴＰ
Ｃ−ＴＣＭ’及びＴＣＲ’を付け加えることにより、電
気的及び幾何的に異なった負荷（ＴLM及びＴLR' ）を利
用することなくいわゆる電流オフセットタイプの参照シ
ステムを生成でき、前記異なった負荷は前述の特願平４
−144910号以前に知られていた技術に従って電流オフセ
ット参照システムを実行するために通常行われ、かつ出
力ラッチ構造を実行するためのセンス差動増幅器の入力
トランジスタ対の負荷エレメントと同じ負荷エレメント
を利用する可能性と矛盾していた。図６の回路の動作も
当業者には容易に理解できるであろう。予備チャージフ
ェーズの終期つまりコントロールシグナルφＰＣがグラ
ウンドポテンシャル「０」とされたときに、ＴＰＣ−Ｔ
ＣＭ’を通る電流経路は遮断される。臨界的識別段の間
のこの条件では、マトリクスサイドから選択されたライ
ンＭＢＬにより引かれた電流が負荷ＴLM単独で供給さ
れ、一方参照サイドからは負荷トランジスタＴLR及びト
ランジスタＴCR' に並列に供給され、これによりそれを
通して情報の評価及び記憶が行われる回路素子の完全な
同一性（対称性）の望ましい条件を放棄することなくデ
ータの識別用の電流オフセット参照システムを生成する
ことを許容する。都合の良いことに特に負荷ＴLM及びＴ
LRはトランジスタＴCM及びＴCRと同じように厳格な同一
性を維持する。
に示されている。この実施例では、２本のブランチＴＰ
Ｃ−ＴＣＭ’及びＴＣＲ’を付け加えることにより、電
気的及び幾何的に異なった負荷（ＴLM及びＴLR' ）を利
用することなくいわゆる電流オフセットタイプの参照シ
ステムを生成でき、前記異なった負荷は前述の特願平４
−144910号以前に知られていた技術に従って電流オフセ
ット参照システムを実行するために通常行われ、かつ出
力ラッチ構造を実行するためのセンス差動増幅器の入力
トランジスタ対の負荷エレメントと同じ負荷エレメント
を利用する可能性と矛盾していた。図６の回路の動作も
当業者には容易に理解できるであろう。予備チャージフ
ェーズの終期つまりコントロールシグナルφＰＣがグラ
ウンドポテンシャル「０」とされたときに、ＴＰＣ−Ｔ
ＣＭ’を通る電流経路は遮断される。臨界的識別段の間
のこの条件では、マトリクスサイドから選択されたライ
ンＭＢＬにより引かれた電流が負荷ＴLM単独で供給さ
れ、一方参照サイドからは負荷トランジスタＴLR及びト
ランジスタＴCR' に並列に供給され、これによりそれを
通して情報の評価及び記憶が行われる回路素子の完全な
同一性（対称性）の望ましい条件を放棄することなくデ
ータの識別用の電流オフセット参照システムを生成する
ことを許容する。都合の良いことに特に負荷ＴLM及びＴ
LRはトランジスタＴCM及びＴCRと同じように厳格な同一
性を維持する。
【００２６】一般にトランジスタＴCM、ＴCM' 、ＴCR及
びＴCR' は互いに等しく従って評価段の間はＩＬＲはＩ
ＣＲ’に等しい。勿論その２個のブランチ間の完全な対
称性により特徴付けられるセンス増幅器回路を非対称性
に基づく識別参照システム中で動作するよう適合させる
ことを許容するこれらの２個の付加的なブランチを、必
要に応じて図３、４及び５で述べた他の回路に導入して
も良い。図７を参照すると、読出用に選択されたプログ
ラムできるメモリセルのマトリクスのライン（ビットラ
イン）がＢＬで示され、概略的に示したように通常の構
造を有している（このビットラインＢＬは図１〜６のマ
トリクスビットラインＭＢＬに対応している）。ｐ−チ
ャンネルトランジスタＴＬは、選択されたラインＢＬを
通して電流シグナルをセンシングネットワークの出力ノ
ードＯＵＴ上の電圧シグナルに変換できる負荷エレメン
トを示している。次いでこの電圧シグナルはプログラム
できるメモリ用のセンス増幅器の回路の典型的なコンフ
ィギュレーションに従って非対称又は差動増幅器（コン
パレーター、図８のＳＡ）の入力に供給される。好まし
い態様では、このセンス増幅器ＳＡは図１又は図３〜６
の他のＳＡで示したセンス増幅器である。それぞれの正
確なバイアス条件にある回路のノードの予備配置はライ
ンＢＬの選択されたセル中に記憶されたデータを高信頼
性で迅速に認識するために執拗な条件である。正確なバ
イアス条件のこの予備配置は、選択されたラインに伴う
キャパシタンスをチャージするための予備チャージ／チ
ャージ電流経路を使用可能／使用不能にすることのでき
る回路により通常コントロールされる。図示の回路はト
ランジスタ対ＴCP及びＴCNにより形成されるカスコード
回路から成っている。このカスコード回路の出力ノード
はＣで示され、選択されたビットラインＢＬに向かうサ
プライレールからそれぞれの電流経路をコントロールす
る２個のパストランジスタＴPC及びＴC のコントロール
ターミナルに接続されている。
びＴCR' は互いに等しく従って評価段の間はＩＬＲはＩ
ＣＲ’に等しい。勿論その２個のブランチ間の完全な対
称性により特徴付けられるセンス増幅器回路を非対称性
に基づく識別参照システム中で動作するよう適合させる
ことを許容するこれらの２個の付加的なブランチを、必
要に応じて図３、４及び５で述べた他の回路に導入して
も良い。図７を参照すると、読出用に選択されたプログ
ラムできるメモリセルのマトリクスのライン（ビットラ
イン）がＢＬで示され、概略的に示したように通常の構
造を有している（このビットラインＢＬは図１〜６のマ
トリクスビットラインＭＢＬに対応している）。ｐ−チ
ャンネルトランジスタＴＬは、選択されたラインＢＬを
通して電流シグナルをセンシングネットワークの出力ノ
ードＯＵＴ上の電圧シグナルに変換できる負荷エレメン
トを示している。次いでこの電圧シグナルはプログラム
できるメモリ用のセンス増幅器の回路の典型的なコンフ
ィギュレーションに従って非対称又は差動増幅器（コン
パレーター、図８のＳＡ）の入力に供給される。好まし
い態様では、このセンス増幅器ＳＡは図１又は図３〜６
の他のＳＡで示したセンス増幅器である。それぞれの正
確なバイアス条件にある回路のノードの予備配置はライ
ンＢＬの選択されたセル中に記憶されたデータを高信頼
性で迅速に認識するために執拗な条件である。正確なバ
イアス条件のこの予備配置は、選択されたラインに伴う
キャパシタンスをチャージするための予備チャージ／チ
ャージ電流経路を使用可能／使用不能にすることのでき
る回路により通常コントロールされる。図示の回路はト
ランジスタ対ＴCP及びＴCNにより形成されるカスコード
回路から成っている。このカスコード回路の出力ノード
はＣで示され、選択されたビットラインＢＬに向かうサ
プライレールからそれぞれの電流経路をコントロールす
る２個のパストランジスタＴPC及びＴC のコントロール
ターミナルに接続されている。
【００２７】差動センス増幅器システムの場合、図１に
例示されたセンス回路は他のブランチ用として例えば図
３に示したようにコピーすることができ、識別用の比較
は、選択されたビットラインＢＬと一般に選択されたバ
ージンセルを含む参照ラインＢＬｒのそれぞれの導電性
間で行われる。図７〜９のこのビットラインＢＬは図１
〜６のマトリクスビットラインＭＢＬに類似し、一方Ｂ
Ｌｒは参照ビットラインＲＢＬに類似し、ＯＵＴ及びＯ
ＵＴ’シグナルはそれぞれセンス増幅器ＭＢＬ及びＲＢ
Ｌへの入力に相当する。
例示されたセンス回路は他のブランチ用として例えば図
３に示したようにコピーすることができ、識別用の比較
は、選択されたビットラインＢＬと一般に選択されたバ
ージンセルを含む参照ラインＢＬｒのそれぞれの導電性
間で行われる。図７〜９のこのビットラインＢＬは図１
〜６のマトリクスビットラインＭＢＬに類似し、一方Ｂ
Ｌｒは参照ビットラインＲＢＬに類似し、ＯＵＴ及びＯ
ＵＴ’シグナルはそれぞれセンス増幅器ＭＢＬ及びＲＢ
Ｌへの入力に相当する。
【００２８】反オーバーシュート回路は、付加トランジ
スタＴA （図７）及び２個の付加トランジスタＴA 及び
ＴA'（図８）により図７及び図８に示された回路中に形
成される。基本的に付加トランジスタは、チャージ電流
の使用可能−使用不能をコントロールするカスコード回
路の出力ノードＣ（図８の場合はＣ及びＣ’）とセンス
回路の出力ノードＯＵＴ間に機能的に接続される。該付
加トランジスタＴA （又はＴA 及びＴA'）はセンス回路
の予備チャージ及び／又はチャージフェーズ間の比較的
低いインピーダンスの状態で一時的に駆動されることの
ある可変インピーダンスエレメントを構成する機能を有
し、カスコード回路のゲインを実質的に減少させ、これ
によりセンス回路ノードの正確なバイアスを達成しかつ
記憶されたデータの信頼できる評価を確保するための選
択されたラインを伴うキャパシタンスの予備チャージ及
び／又はチャージフェーズのトランジェントにともゅて
うオーバーシュートを防止しあるいは実質的に減少させ
る。従って付加トランジェントＴA （又はＴA 及び
ＴA'）は深いカットオフ状態つまり高い又は実質的に無
限のインピーダンスの状態に通常維持され、そして予備
チャージフェーズの間のみにこのトランジスタは図中に
φで示されたコントロールシグナルにより導電性に導か
れる。勿論可変インピーダンストランジスタＴ
A （ＴA'）は、トランジスタのコントロールターミナル
に印加されるコントロールシグナルφのある電圧レベル
用に、オーバーシュートの効果的な減少を決定するため
にデザインされたインピーダンスが得られるようにデザ
インされ、これにより可能な限り短い時間で回路のノー
ドの正確なバイアス電圧が達成され（トランジェントレ
カバリフェーズの終期に）、読出サイクルを完了するた
めに必要な時間が減少する。
スタＴA （図７）及び２個の付加トランジスタＴA 及び
ＴA'（図８）により図７及び図８に示された回路中に形
成される。基本的に付加トランジスタは、チャージ電流
の使用可能−使用不能をコントロールするカスコード回
路の出力ノードＣ（図８の場合はＣ及びＣ’）とセンス
回路の出力ノードＯＵＴ間に機能的に接続される。該付
加トランジスタＴA （又はＴA 及びＴA'）はセンス回路
の予備チャージ及び／又はチャージフェーズ間の比較的
低いインピーダンスの状態で一時的に駆動されることの
ある可変インピーダンスエレメントを構成する機能を有
し、カスコード回路のゲインを実質的に減少させ、これ
によりセンス回路ノードの正確なバイアスを達成しかつ
記憶されたデータの信頼できる評価を確保するための選
択されたラインを伴うキャパシタンスの予備チャージ及
び／又はチャージフェーズのトランジェントにともゅて
うオーバーシュートを防止しあるいは実質的に減少させ
る。従って付加トランジェントＴA （又はＴA 及び
ＴA'）は深いカットオフ状態つまり高い又は実質的に無
限のインピーダンスの状態に通常維持され、そして予備
チャージフェーズの間のみにこのトランジスタは図中に
φで示されたコントロールシグナルにより導電性に導か
れる。勿論可変インピーダンストランジスタＴ
A （ＴA'）は、トランジスタのコントロールターミナル
に印加されるコントロールシグナルφのある電圧レベル
用に、オーバーシュートの効果的な減少を決定するため
にデザインされたインピーダンスが得られるようにデザ
インされ、これにより可能な限り短い時間で回路のノー
ドの正確なバイアス電圧が達成され（トランジェントレ
カバリフェーズの終期に）、読出サイクルを完了するた
めに必要な時間が減少する。
【００２９】図９のダイアグラムに示された２組の曲線
は、センス回路の代表的なノードつまりメモリの選択さ
れたビットライン（ＶＢＬ）への接続ノード、カスコー
ド回路の出力ノード（ＶＣ）及びセンシングネットワー
クの出力ノードつまり負荷ＴＬ（ＶＯＵＴ）への接続ノ
ードの動的な電圧スイング間の迅速な比較を、付加トラ
ンジスタＴA （図８に示された回路の場合はＴA 及びＴ
A'）から成る本発明の反オーバーシュートデバイスを使
用してあるいは使用せずに、可能にする。図９では、図
７及び図８の本発明の反オーバーシュートデバイスのな
い回路のセンシングネットワークのノードＶＢＬ、ＶＣ
及びＶＯＵＴの動的特性が点線で示され、一方本発明の
反オーバーシュートデバイスが装着された同じ回路の同
じ特性が実線で示されている。容易に判るように本発明
の回路のない従来の回路の場合は、グラウンドポテンシ
ャルに向かう過度に大きなポテンシャルＶＣの降下が予
備チャージフェーズ間に起こる。リカバリー時間が逆に
増加することに加えて、それぞれの負荷トランジスタＴ
Ｌの「カットオフ」が生じ、データの誤った評価を決定
する。逆にこのことは、全ての環境下で電気的負荷／セ
ル接続の連続性を確保する本発明の回路により積極的に
防止される。
は、センス回路の代表的なノードつまりメモリの選択さ
れたビットライン（ＶＢＬ）への接続ノード、カスコー
ド回路の出力ノード（ＶＣ）及びセンシングネットワー
クの出力ノードつまり負荷ＴＬ（ＶＯＵＴ）への接続ノ
ードの動的な電圧スイング間の迅速な比較を、付加トラ
ンジスタＴA （図８に示された回路の場合はＴA 及びＴ
A'）から成る本発明の反オーバーシュートデバイスを使
用してあるいは使用せずに、可能にする。図９では、図
７及び図８の本発明の反オーバーシュートデバイスのな
い回路のセンシングネットワークのノードＶＢＬ、ＶＣ
及びＶＯＵＴの動的特性が点線で示され、一方本発明の
反オーバーシュートデバイスが装着された同じ回路の同
じ特性が実線で示されている。容易に判るように本発明
の回路のない従来の回路の場合は、グラウンドポテンシ
ャルに向かう過度に大きなポテンシャルＶＣの降下が予
備チャージフェーズ間に起こる。リカバリー時間が逆に
増加することに加えて、それぞれの負荷トランジスタＴ
Ｌの「カットオフ」が生じ、データの誤った評価を決定
する。逆にこのことは、全ての環境下で電気的負荷／セ
ル接続の連続性を確保する本発明の回路により積極的に
防止される。
【００３０】電流経路をコントロールするために使用さ
れるカスコード段のゲインの減少は実質的に正確なバイ
アス条件を達成するために必要な時間を短縮し、従って
完全な読出サイクルに必要な時間を短縮する。更に、そ
れぞれのＣ及びＯＵＴノード間に存在する電圧差に依存
する負荷（ＴA ）及び対応予備チャージパストランジス
タ（ＴCP）間の可能な電流交換を通して、読出用に選択
されたセルの実際の電気導電性に関係なく、互いに関連
しているバイアス条件が、選択されたビットライン、経
路コントロール回路及び負荷から成る複雑なセンス構造
によりどんな場合にも達成されることを確保され、前記
回路は絶対値の異なることもあるバイアス条件に達す
る。図７〜９の他の実施例の特性が図１のセンス増幅器
に組み込まれた１個の回路が図３の他の実施例に示され
ている。図３のトランジスタＴAM及びＴARが参照でき
る。図７〜９の機能的な説明は図３にも適用でき、この
特性を組み入れた他の回路もオーバーシュートを防止す
ることができる。本発明の図７〜９の他の実施例のデバ
イスをセンス回路の意図的に示した本質的な構造を例示
したが、本発明の回路は、既知の技術に従って迅速な予
備チャージ、チャージ及びデータ昇華及び記憶電流経路
を使用可能／使用不能にするための多数のコントロール
シグナルを使用して、異なったそして更に比較的複雑な
構造を有するセンス回路中で有利に利用できることも明
らかである。
れるカスコード段のゲインの減少は実質的に正確なバイ
アス条件を達成するために必要な時間を短縮し、従って
完全な読出サイクルに必要な時間を短縮する。更に、そ
れぞれのＣ及びＯＵＴノード間に存在する電圧差に依存
する負荷（ＴA ）及び対応予備チャージパストランジス
タ（ＴCP）間の可能な電流交換を通して、読出用に選択
されたセルの実際の電気導電性に関係なく、互いに関連
しているバイアス条件が、選択されたビットライン、経
路コントロール回路及び負荷から成る複雑なセンス構造
によりどんな場合にも達成されることを確保され、前記
回路は絶対値の異なることもあるバイアス条件に達す
る。図７〜９の他の実施例の特性が図１のセンス増幅器
に組み込まれた１個の回路が図３の他の実施例に示され
ている。図３のトランジスタＴAM及びＴARが参照でき
る。図７〜９の機能的な説明は図３にも適用でき、この
特性を組み入れた他の回路もオーバーシュートを防止す
ることができる。本発明の図７〜９の他の実施例のデバ
イスをセンス回路の意図的に示した本質的な構造を例示
したが、本発明の回路は、既知の技術に従って迅速な予
備チャージ、チャージ及びデータ昇華及び記憶電流経路
を使用可能／使用不能にするための多数のコントロール
シグナルを使用して、異なったそして更に比較的複雑な
構造を有するセンス回路中で有利に利用できることも明
らかである。
【図１】本発明の第１実施例によるセンス増幅器回路の
機能的回路ダイアグラム。
機能的回路ダイアグラム。
【図２】図１のセンス回路の異なったシグナルと臨界的
ノードのポテンシャルが読出サイクルの間にどのように
経時変化をするかを示すダイアグラム。
ノードのポテンシャルが読出サイクルの間にどのように
経時変化をするかを示すダイアグラム。
【図３】本発明の他の実施例のセンス増幅器の回路ダイ
アグラム。
アグラム。
【図４】図３の回路の例。
【図５】図４を更に修正した例。
【図６】センス差動増幅器の入力ネットワークの２本の
ラインの負荷の同一性を維持しながら電流オフセットタ
イプの参照システムを形成するために修正された、図１
に示された回路に類似する本発明の他の実施例のセンス
増幅器の回路ダイアグラム。
ラインの負荷の同一性を維持しながら電流オフセットタ
イプの参照システムを形成するために修正された、図１
に示された回路に類似する本発明の他の実施例のセンス
増幅器の回路ダイアグラム。
【図７】本発明の代替例の反オーバーシュートデバイス
を有するセンス回路の部分図。
を有するセンス回路の部分図。
【図８】本発明の代替例の反オーバーシュートデバイス
を有する差動タイプのセンス増幅器回路のより完全な構
造。
を有する差動タイプのセンス増幅器回路のより完全な構
造。
【図９】本発明の代替例のデバイスが存在しあるいは存
在しない場合の時間の関数としてセンス増幅器の回路の
臨界的ノードのポテンシャルの代替例を示す比較ダイア
グラム。
在しない場合の時間の関数としてセンス増幅器の回路の
臨界的ノードのポテンシャルの代替例を示す比較ダイア
グラム。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マルコ・オリヴォ イタリア国 ベルガモ 24100 ビィア・ トレマナ13／ディ
Claims (12)
- 【請求項１】 選択できる参照セルを含むラインを通っ
て流れる電流と２個の入力ノードを有するセンス差動増
幅器の入力ネットワークの読出用に選択されたメモリセ
ルを含む他のラインを通って流れる電流間のアンバラン
スの識別用であって、前記入力ノードのそれぞれが、前
記入力ノードの一方に接続された第１の入力、このコン
トロール回路を使用可能／使用不能にするための第１の
コントロールシグナルが供給される第２の入力及びこの
コントロール回路が使用可能にされたときにそれを通し
て前記第１の入力に存在するシグナルの増幅されたシグ
ナルレプリカが生成される出力ノードを有する前記コン
トロール回路によりコントロールされるパストランジス
タを通してそれぞれのラインに機能的に接続された負荷
に接続されているセンス増幅器回路において、 前記第１のコントロールシグナルにより駆動されかつ前
記それぞれのコントロール回路の出力ノードと回路のグ
ラウンドレール間に機能的に接続され、前記第１のコン
トロールシグナルのスタンバイ状態へ戻る遷移後に前記
出力ノードをグラウンドポテンシャルにすることのでき
るトランジスタと、 臨界的識別フェーズ間に前記コントロール回路の出力ノ
ードを通して存在する同じ差動シグナルのレプリカを事
実上合計して差動増幅器の入力を横切って存在する差動
シグナルとするために、前記それぞれのコントロール回
路出力ノードと、前記センス差動増幅器の入力トランジ
スタ対の一方及び他方のソースノード間の接続を、 含んで成ることを特徴とするセンス増幅器回路。 - 【請求項２】 前記２種のコントロール回路のそれぞれ
がカスコード段である請求項１に記載の回路。 - 【請求項３】 第２のコントロールシグナルによりコン
トロールされ、トランジェントオーバーシュートを減少
させるために読出サイクルの第１の予備チャージフェー
ズ間の前記コントロール回路のゲインを減少させること
のできる手段を含んで成る請求項１に記載の回路。 - 【請求項４】 ゲインを減少させる手段が、それぞれが
出力ノードと前記コントロール回路の前記第１の入力間
に機能的に接続されている２個のトランジスタから成っ
ている請求項３に記載の回路。 - 【請求項５】 ラインキャパシタンス予備チャージ電流
経路が、入力ネットワークの正確なバイアス条件達成前
に遮断され、実際の正確なバイアス条件が前記負荷飲み
を通る他の電流を通して達成される請求項１に記載のセ
ンス増幅器回路。 - 【請求項６】 前記負荷が同一で、前記差動増幅器の前
記入力トランジスタ対の付加としてだけでなく、前記２
本のラインの付加としても機能しかつ前記トランジスタ
対とともに抽出データの記憶用の出力ラッチ回路を構成
する前記入力トランジスタ対とクロスカップリングして
いる請求項１に記載のセンス増幅器回路。 - 【請求項７】 前記入力ノードとサプライレール間の２
本の付加的接続経路を更に含んで成り、該２本の付加的
経路のそれぞれが前記コントロール回路の１個の出力ノ
ード上に存在する出力により駆動されるスイッチを含ん
で成り、読出用に選択された前記メモリセルを含むライ
ンに接続された入力ノードをサプライレールに接続する
付加的経路に前記第２のコントロールシグナルにより駆
動される他のスイッチが装着され、前記負荷を互いに同
一に維持しながら電流オフセットタイプの参照システム
を形成するようにした請求項６に記載のセンス増幅器回
路。 - 【請求項８】 更に、前記コントロール回路の前記出力
ノードと前記センス回路の前記出力ノード間に機能的に
接続された可変インピーダンス手段を含み、 前記可変インピーダンス手段が高インピーダンス条件で
かつ比較的低いインピーダンス状態で、前記可変インピ
ーダンス手段のコントロールターミナルに供給されるシ
グナルにより駆動され、 前記可変インピーダンス手段が、センス回路の予備チャ
ージフェーズ間に比較的低いインピーダンスの状態で駆
動され、前記予備チャージフェーズのトランジェントの
間に前記コントロール回路のゲインとオーバーシュート
現象を減少させるようにした請求項１に記載の回路。 - 【請求項９】 前記可変インピーダンス手段がトランジ
スタである請求項１に記載の回路。 - 【請求項10】 選択できる参照セルを含む第１のライン
を通って流れる電流と２個の入力ノードを有するセンス
差動増幅器の入力ネットワークの読出用に選択されたメ
モリセルを含む第２のラインを通って流れる電流間のア
ンバランスの識別用であって、前記入力ノードが、前記
それぞれの負荷に接続された入力、コントロール回路を
使用可能／使用不能にするための第１のコントロールシ
グナルが供給される第２の入力及びこのコントロール回
路が使用可能にされたときにそれを通して入力ネットワ
ークのそれそれのライン負荷に存在するシグナルの増幅
されたシグナルレプリカが生成される出力ノードを有す
る前記コントロール回路によりコントロールされるパス
トランジスタを通してそれぞれの負荷及びそれぞれのラ
インに機能的に接続された負荷に接続されている方法に
おいて、 前記センス差動増幅器の入力ノードとクロスカップリン
グする前記入力ネットワークの前記ラインの負荷上に存
在するシグナルの前記増幅シグナルレプリカを、読出サ
イクルの識別フェーズ間の前記差動増幅の入力トランジ
スタ対のソースノード用の事実上の参照ポテンシャルと
して利用し、同じ入力差動シグナルの予備増幅されたレ
プリカを縦に合計して前記差動増幅器に供給される利用
可能な入力差動シグナルとし、 完全な読出サイクルの他のフェーズ間及び読出サイクル
間のスタンバイインターバル間の差動増幅器回路の独自
の参照ポテンシャルとして回路の実際のグラウンドポテ
ンシャルを再設定することを特徴とする識別方法。 - 【請求項11】 選択できる参照セルを含むラインを通っ
て流れる電流と２個の入力ノードを有するセンス差動増
幅器の読出用に選択されたメモリセルを含む他のライン
を通って流れる電流間のアンバランスの識別用であっ
て、前記入力ノードのそれぞれが、前記入力ノードの一
方に接続された第１の入力、このコントロール回路を使
用可能／使用不能にするための第１のコントロールシグ
ナルが供給される第２の入力及びこのコントロール回路
が使用可能にされたときにそれを通して前記第１の入力
に存在するシグナルの増幅されたシグナルレプリカが生
成される出力ノードを有する該コントロール回路により
コントロールされるパストランジスタを通してそれぞれ
のラインに機能的に接続された負荷に接続されているセ
ンス増幅器回路の識別方法において、 そのコントロールターミナルが前記対の他の入力トラン
ジスタの及び他のコントロール回路の入力ノードに接続
されあるいはその逆に接続された前記差動増幅器の入力
トランジスタのソースノードに前記コントロール回路の
一方出力ノードを接続し、前記第１のコントロールシグ
ナルがスタンバイ論理状態へ戻るスイッチングを伴うト
ランジェントの間に前記入力ノード上に存在する予備増
幅されたシグナルを別個に縦に合計し、 前記第１のコントロールシグナルにより駆動されるスイ
ッチにより前記コントロール回路の前記出力ノードをグ
ラウンドに接続し、読出サイクル間のスタンバイインタ
ーバル間の差動増幅器の入力トランジスタ対を参照して
正確なグラウンドポテンシャルを再設定することを特徴
とする方法。 - 【請求項12】 出力ノード上にコントロールシグナルを
発生させることのできるその導電性の状態を決定するこ
とにより読出される選択できるセル及び前記発生したコ
ントロールシグナルにより駆動される少なくとも１個の
スイッチにより前記選択されたラインに機能的に接続で
きる負荷を含む前記メモリの選択されたラインに伴うキ
ャパシタンス用の予備チャージ及び／又はチャージ電流
経路を使用可能／使用不能にするための少なくとも１個
の回路を含んで成り、前記負荷の前記ラインへの接続ノ
ードがセンス回路の出力ノードを構成するプログラムで
きるメモリ用のセンス回路において、 前記コントロール回路の前記出力ノードと前記センス回
路の前記出力ノード間に機能的に接続された可変インピ
ーダンス手段を含んで成り、 前記可変インピーダンス手段が高インピーダンス条件で
かつ比較的低いインピーダンス状態で、前記可変インピ
ーダンス手段のコントロールターミナルに供給されるシ
グナルにより駆動され、 前記可変インピーダンス手段が、センス回路の予備チャ
ージフェーズ間に比較的低いインピーダンスの状態で駆
動され、前記予備チャージフェーズのトランジェントの
間に前記コントロール回路のゲインとオーバーシュート
現象を減少させるようにしたことを特徴とするセンス回
路。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT91VA21 IT1253677B (it) | 1991-07-25 | 1991-07-25 | Circuito di lettura per celle di memoria programmabile con dispositivoanti- sovraelongazioni attivabile durante una fase di precarica e/o di carica |
| IT91/A/0021 | 1991-07-25 | ||
| IT000020 IT1253676B (it) | 1991-07-25 | 1991-07-25 | Circuito di lettura a doppia sorgente di segnale per memorie programmabili. |
| IT91/A/0020 | 1991-07-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06282993A true JPH06282993A (ja) | 1994-10-07 |
Family
ID=26332554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21857892A Pending JPH06282993A (ja) | 1991-07-25 | 1992-07-25 | 卓越したシグナルソースを有するプログラム可能なメモリ用センス増幅器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5408148A (ja) |
| EP (1) | EP0526427B1 (ja) |
| JP (1) | JPH06282993A (ja) |
| DE (1) | DE69222712T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08227586A (ja) * | 1994-11-15 | 1996-09-03 | Sgs Thomson Microelectron Ltd | 集積回路メモリ装置 |
Families Citing this family (9)
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|---|---|---|---|---|
| FR2752324B1 (fr) * | 1996-08-08 | 1998-09-18 | Sgs Thomson Microelectronics | Memoire non volatile en circuit-integre a lecture rapide |
| US6219278B1 (en) * | 1999-05-19 | 2001-04-17 | Lucent Technologies Inc. | Sense amplifier for memory |
| FR2809526B1 (fr) * | 2000-05-24 | 2003-07-25 | St Microelectronics Sa | Memoire rom de taille reduite |
| US6538922B1 (en) | 2000-09-27 | 2003-03-25 | Sandisk Corporation | Writable tracking cells |
| KR100406555B1 (ko) | 2001-06-29 | 2003-11-20 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그 테스트 방법 |
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-
1992
- 1992-07-21 DE DE69222712T patent/DE69222712T2/de not_active Expired - Fee Related
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- 1992-07-25 JP JP21857892A patent/JPH06282993A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08227586A (ja) * | 1994-11-15 | 1996-09-03 | Sgs Thomson Microelectron Ltd | 集積回路メモリ装置 |
| US5764572A (en) * | 1994-11-15 | 1998-06-09 | Sgs-Thomson Microelectronics Limited | Integrated circuit memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0526427B1 (en) | 1997-10-15 |
| EP0526427A3 (ja) | 1994-03-23 |
| US5408148A (en) | 1995-04-18 |
| EP0526427A2 (en) | 1993-02-03 |
| DE69222712T2 (de) | 1998-02-12 |
| DE69222712D1 (de) | 1997-11-20 |
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