JPH08228128A - サンプリング周波数変換装置 - Google Patents

Abstract

(57)【要約】 【目的】ＰＬＬ回路を必要としない、さらに、入出力の
クロック周波数の同期、非同期にかかわらず、比較的簡
易な構成で信号の劣化の少ない高精度な、時変係数フィ
ルタを使用したサンプリング周波数変換装置を提供す
る。 【構成】入力データクロック発生器６と、スイッチ回路
２と、時変係数フィルタ基準クロック発生器１２と、分
周回路１１と、カウンタ回路８と、第一のラッチ回路１
０と、時変係数フィルタ回路３と、スイッチ回路４とを
有するサンプリング周波数変換装置において、入力デー
タクロック発生器６からの入力データクロック信号と時
変係数フィルタ基準クロック発生器１２からの基準クロ
ック信号とを入力とし、サンプリングクロック信号を出
力する第二のラッチ回路７と、サンプリングクロック信
号を出力する手段からのサンプリングクロック信号と、
カウンタ回路からのカウント値とを入力とし、リセツト
値を出力する第三のラッチ回路９とを有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル信号処理を
行なう通信機器、放送機器、伝送機器等の広範囲な機器
に使用できる高精度なサンプリング周波数変換装置およ
び該サンプリング周波数変換装置を使用した通信装置に
関するものである。

【０００２】

【従来の技術】従来のディジタルフィルタを使用してデ
ィジタル信号のサンプリング周波数の変換を行なうもの
の１つとして、図２に示す時変係数フィルタを使用した
サンプリング周波数変換装置がある。なお、時変係数フ
ィルタに関する技術については特開平４−３３２２１４
号公報に開示されている。図２において、１はデータ入
力端子、６は入力データクロック発生器、２は、入力デ
ータクロック発生器６からのクロック信号により入力デ
ータをサンプリングするスイッチ回路、１３は時変係数
フィルタ基準クロック発生器（電圧制御発振器）、１４
は、時変係数フィルタ基準クロック発生器１３の同期制
御を行ない位相同期ループ回路（ＰＬＬ回路）を構成す
る位相ループ制御回路、８は、時変係数フィルタ基準ク
ロック発生器１３からのクロック信号をカウントするカ
ウンタ回路、１１は、時変係数フィルタ基準クロック発
生器１３からのクロック信号をＮ分周するＮ分周回路、
１０はラッチ回路、１５は、スイッチ回路２からのサン
プリングされたデータとラッチ回路からのカウンタ値と
を入力とする時変係数フィルタ回路、４は、Ｎ分周回路
１１からのクロック信号により時変係数フィルタ回路１
５からの出力をサンプリングするスイッチ回路、５はデ
ータ出力端子を示す。

【０００３】図２は、入力データクロック発生器６と、
ＰＬＬ回路の電圧制御発振器である時変係数フィルタ基
準クロック発生器１３とを同期させて使用する場合の時
変係数フィルタ回路を使用したサンプリング周波数変換
装置の構成を示している。データ入力端子１から入力さ
れた例えばサンプリングされたディジタルオーディオ信
号のような入力データは、入力データクロック発生器６
で発生しているクロック信号の周期でサンプリング動作
を行なうスイッチ回路２に入力されてサンプリングさ
れ、時変係数フィルタ回路１５へ出力し、時変係数フィ
ルタ回路１５は入力したサンプリングされたデータで内
部のデータを更新する。

【０００４】時変係数フィルタ回路１５は、Ｎ分周回路
１１からの出力データサンプリングレート、すなわち、
時変係数フィルタ基準クロック発生器１３が発生した基
準クロック信号をＮ分周回路１１で分周した１／Ｎの周
期のクロック信号が入力されるまでデータを保持する。
一方、時変係数フィルタ基準クロック発生器１３が発生
した基準クロック信号は、カウンタ回路８へも出力され
ており、カウンタ回路８は、入力した基準クロック信号
によりカウンタ値を更新しているが、入力データクロッ
ク発生器６からのクロック信号が入力されるとリセット
され、リセットされた後、直ちにまたカウントを開始す
る。

【０００５】また、ラッチ回路１０は、Ｎ分周回路１１
からの出力データサンプリングレート、すなわち、時変
係数フィルタ基準クロック発生器１３が発生した基準ク
ロック信号をＮ分周回路１１で分周した１／Ｎの周期の
クロック信号が入力された時点のカウンタ回路８からの
カウンタ値を保持し、時変係数フィルタ回路１５内部の
補間係数が記憶されているメモリへ、保持したカウンタ
値をアドレスとして出力する。このカウンタ回路８から
時変係数フィルタ回路１５内部の補間係数が記憶されて
いるメモリへアドレスとして出力されるカウンタ値は、
時変係数フィルタ回路１５にデータが入力されてから最
初の出力までの時間に対応しており、データ出力時点で
の適応した補間係数をメモリから読み出し、読み出され
た補間係数を用いてフィルタ演算を行なった後、演算結
果をスイッチ回路４を介してデータ出力端子５よりサン
プリング周波数を変換したデータを出力するものであ
る。

【０００６】この場合、入力データクロック発生器６が
出力するクロック信号のクロック周波数と時変係数フィ
ルタ基準クロック発生器１３が出力する基準クロック信
号のクロック周波数とが非同期であると、入力データク
ロック発生器６が出力するクロック信号と時変係数フィ
ルタ基準クロック発生器１３が出力する基準クロック信
号とが入力されているカウンタ回路８は、一定間隔でリ
セット動作をすることができない。このようにカウンタ
回路８のリセットが不定であるとカウンタ値も不定とな
り、ラッチ回路１０で保持されたカウンタ値で補間係数
を決めてしまうと演算誤差が生じてしまうため、入力デ
ータクロック発生器６のクロックを基準として、位相ル
ープ制御回路１４と時変係数フィルタ基準クロック発生
器１３とで構成するＰＬＬ回路に同期をかけ、カウンタ
回路８が一定間隔でリセットされるようにして正しい補
間係数が求められるようにしている。

【０００７】

【発明が解決しようとする課題】従来技術によるサンプ
リング周波数変換装置においては、カウンタ回路を一定
間隔でリセットし、正しい補間係数を得るため、独立の
クロック発生器である入力データクロック発生器と時変
係数フィルタ基準クロック発生器との同期をとる必要が
あり、２つのクロック発生器の同期をとるために時変係
数フィルタ基準クロック発生器をＰＬＬ回路の電圧制御
発振器としたが、ＰＬＬ回路は高精度、高安定なＶＣＯ
（電圧制御発振器）が必要であるため、回路が複雑とな
り、高価なものとなってしまうという問題があった。本
発明は、前記問題点を解決し、ＰＬＬ回路を必要としな
い、さらに、入出力のクロック周波数の同期、非同期に
かかわらず、比較的簡易な構成で信号の劣化の少ない高
精度な、時変係数フィルタを使用したサンプリング周波
数変換装置および本発明によるサンプリング周波数変換
装置を使用したステレオＦＭ放送機を提供することを目
的とする。

【０００８】

【課題を解決するための手段】前記目的を達成するため
に、本発明のサンプリング周波数変換装置は、入力デー
タクロック信号を発生する入力データクロック発生器
と、入力データをサンプリングするスイッチ回路と、基
準クロック信号を発生する時変係数フィルタ基準クロッ
ク発生器と、基準クロック信号を分周する分周回路と、
サンプリングクロック信号によりリセットされ基準クロ
ック信号をカウントしカウント値を出力するカウンタ回
路と、分周した基準クロック信号と前記カウンタ回路か
らの前記カウント値とを入力し補間時刻を出力する第一
のラッチ回路と、入力されるカウント値により決定され
るフィルタ係数を持つ時変係数フィルタ回路と、該時変
係数フィルタ回路の出力をサンプリングするスイッチ回
路とを有するサンプリング周波数変換装置において、前
記入力データクロック発生器からの前記入力データクロ
ック信号と前記時変係数フィルタ基準クロック発生器か
らの前記基準クロック信号とを入力してサンプリングク
ロック信号を出力する手段と、該サンプリングクロック
信号を出力する手段からの前記サンプリングクロック信
号と、前記カウンタ回路からの前記カウント値とを入力
としてリセツト値を出力する手段と、前記分周回路から
の分周した基準クロック信号と、前記カウンタ回路から
の前記カウント値とを入力して補間時刻を出力する手段
とを有するものである。

【０００９】さらに詳しくは、本発明のサンプリング周
波数変換装置は、時変係数フィルタ回路が、リセット値
を入力とする第一のｋ段のシフトレジスタと、該第一の
ｋ段のシフトレジスタの出力に接続したスイッチ回路
と、補間時刻と前記スイッチ回路の出力とを入力とする
加算器と、該加算器の出力を入力とする係数メモリと、
サンプリングデータを入力とする第二のｋ段のシフトレ
ジスタと、該第二のｋ段のシフトレジスタの入出力に接
続し、前記係数メモリが出力する係数を各段の入力とす
るｋ＋１段の乗算器と、該ｋ＋１段の乗算器の出力を加
算する加算器とを有するものである。

【００１０】また、本発明のステレオＦＭ放送機は、デ
ィジタルオーディオ信号源と、該ディジタルオーディオ
信号源からのディジタルオーディオ信号をサンプリング
周波数変換する本発明のサンプリング周波数変換装置
と、該サンプリング周波数変換装置からのサンプリング
周波数変換を行なったディジタルオーディオ信号をステ
レオ変調するディジタルステレオ変調部と、該ディジタ
ルステレオ変調部からのステレオ変調信号をＦＭ変調す
るディジタルＦＭ変調部と、該ディジタルＦＭ変調部の
ＦＭ変調信号をアナログに変換するＤＡ変換器とを有す
るステレオＦＭ放送用変調部と、該ステレオＦＭ放送用
変調部から出力される被変調波出力信号を入力とするス
テレオＦＭ放送用送信部と具備するものである。

【００１１】

【作用】本発明のサンプリング周波数変換装置は、入力
データクロック信号を発生する入力データクロック発生
器と、入力データをサンプリングするスイッチ回路と、
基準クロック信号を発生する時変係数フィルタ基準クロ
ック発生器と、基準クロック信号を分周する分周回路
と、サンプリングクロック信号によりリセットされ基準
クロック信号をカウントしカウント値を出力するカウン
タ回路と、分周した基準クロック信号と前記カウンタ回
路からの前記カウント値とを入力し補間時刻を出力する
第一のラッチ回路と、入力されるカウント値により決定
されるフィルタ係数を持つ時変係数フィルタ回路と、該
時変係数フィルタ回路の出力をサンプリングするスイッ
チ回路とを有するサンプリング周波数変換装置であっ
て、前記入力データクロック発生器からの前記入力デー
タクロック信号と前記時変係数フィルタ基準クロック発
生器からの前記基準クロック信号とを入力する第二のラ
ッチ回路でサンプリングクロック信号を出力し、サンプ
リングクロック信号を出力する第一のラッチ回路からの
前記サンプリングクロック信号と、前記カウンタ回路か
らの前記カウント値とを入力する第三のラッチ回路でリ
セツト値を出力する。

【００１２】また、本発明のステレオＦＭ放送機は、ス
テレオＦＭ放送用変調部を構成するディジタルオーディ
オ信号源からサンプリングされたディジタルオーディオ
信号を出力し、ディジタルオーディオ信号源からのディ
ジタルオーディオ信号を本発明のサンプリング周波数変
換装置でサンプリング周波数変換し、サンプリング周波
数変換装置からのサンプリング周波数変換を行なったデ
ィジタルオーディオ信号をディジタルステレオ変調部で
ステレオ変調し、ディジタルステレオ変調部からのステ
レオ変調信号をディジタルＦＭ変調部でＦＭ変調し、デ
ィジタルＦＭ変調部のＦＭ変調信号をＤＡ変換器でアナ
ログ信号に変換して被変調波出力信号としてステレオＦ
Ｍ放送用送信部へ出力し、ステレオ放送波を送出する。

【００１３】

【実施例】本発明の一実施例を図１、図３を使用して説
明する。図１は、本発明による時変係数フィルタを使用
したサンプリング周波数変換装置の回路ブロック図、図
３は、サンプリング周波数変換装置に使用している改良
された時変係数フィルタの回路ブロック図である。図１
において、１はデータ入力端子、６は入力データクロッ
ク発生器、７は、入力データクロック発生器６からのク
ロック信号をラッチするラッチ回路、２は、ラッチ回路
７を介して出力される入力データクロック発生器６から
のクロック信号により入力データをサンプリングするス
イッチ回路、１２は時変係数フィルタ基準クロック発生
器、８は、時変係数フィルタ基準クロック発生器１２か
らのクロック信号をカウントするカウンタ回路、１１
は、時変係数フィルタ基準クロック発生器１２からのク
ロック信号をＮ分周するＮ分周回路、９、１０は、カウ
ンタ回路８からのカウンタ値をラッチするラッチ回路、
３は、スイッチ回路２からのサンプリングデータとラッ
チ回路９、１０からのカウンタ値とを入力とする時変係
数フィルタ回路、４は、Ｎ分周回路１１からのクロック
信号により時変係数フィルタ回路３からの出力をサンプ
リングするスイッチ回路、５はデータ出力端子を示す。

【００１４】つぎに、図３を使用して、改良した時変係
数フィルタ３の内部構成を説明する。図３において、３
１は、ラッチ回路９（図１参照）からのカウンタ８をリ
セットする直前のカウンタの値（以下、リセット値と記
す。）が入力される入力端子、３２−ａはｋ段のシフト
レジスタ、３４は、ｋ段のシフトレジスタ３２−ａの各
段のシフトレジスタの出力側に接続されているスイッチ
回路、３３は、ラッチ回路１０（図１参照）からのデー
タ出力時点のカウンタの値で示される補間時刻τが入力
される入力端子、３５は、入力端子３３からの補間時刻
τとスイッチ回路３４からのシフトレジスタの出力とを
加算する加算器、３６は、加算器３５からの出力を係数
として記憶する係数メモリ、４０は、スイッチ回路２
（図１参照）からのデータ入力端子、３２−ｂはｋ段の
シフトレジスタ、３７は、ｋ段のシフトレジスタ３２−
ｂの入出力と係数メモリ３６の出力とに接続された（ｋ
＋１）個の乗算器、３８は、（ｋ＋１）個の乗算器の各
出力と接続された加算器、３９は補間データ出力端子を
示す。

【００１５】以下、動作について説明する。なお、図１
に示す実施例において、入力データクロック発生器６と
時変係数フィルタ基準クロック発生器１２とは、それぞ
れ独立したクロック発生器であり、時変係数フィルタ基
準クロック発生器１２のクロック周波数は、入力データ
クロック発生器６のクロック周波数より十分高いものと
する。入力データクロック発生器６より出力されたクロ
ック信号ｆｉｎは、ラッチ回路７のラッチ入力に入力さ
れ、時変係数フィルタ基準クロック発生器１２より出力
された基準クロック信号ｆｂは、ラッチ回路７のクロッ
ク入力とカウンタ回路８とＮ分周回路１１とに入力され
る。ラッチ回路７では、クロック信号ｆｉｎが基準クロ
ック信号ｆｂによりラッチされ、ラッチされたクロック
信号はカウンタ回路８のリセット入力とラッチ回路９の
クロック入力とスイッチ回路２とへ出力される。カウン
タ回路８は、ラッチ回路７から出力されたクロック信号
によりリセットされ、時変係数フィルタ基準クロック発
生器１２からの基準クロック信号ｆｂの分解能でその周
期がカウントされカウンタ値が出力される。

【００１６】ここで、例えばクロック信号ｆｉｎの周期
が基準クロックｆｂの周期のほぼＭ倍であるとすると、
カウンタ回路８のリセット値は、（Ｍ−２）からＭまで
の値を取ることができることになる ラッチ回路９では、入力したこのリセット値を保持し、
このリセット値を時変係数フィルタ３のリセット値入力
端子３１（図３参照）を介してｋ段のシフトレジスタ３
２−ａの初段へ出力する。ｋ段のシフトレジスタ３２−
ａでは、入力されたリセット値がｋ段のシフトレジスタ
３２−ａの各段で次段へ出力され、リセット値がシフト
される。一方、ラッチ回路１０では、時変係数フィルタ
基準クロック発生器１２からの基準クロックｆｂをＮ分
周したクロック信号、すなわち、出力データサンプリン
グクロック信号ｆｏｕｔごとに、カウンタ回路８からの
カウンタ値を保持し、このカウンタ値を時変係数フィル
タ３の補間時刻τ入力端子３３（図３参照）を介して加
算器３５へ出力する。時変係数フィルタ３では、ラッチ
回路１０より出力されたカウンタ値（補間時刻τ）と、
それ迄に入力されているｋ段のシフトレジスタ３２−ａ
の各出力であるｋ個のリセット値Ｎｒｓとを加算器３５
で加算して係数メモリ３６へ出力して、演算に必要な補
間係数αｎ（τ）を順次係数メモリ３６から読み出す。

【００１７】このときの動作について、さらに、図４に
示す動作説明図を使用して説明をする。なお、図４は、
簡単のため、時変係数フィルタを、基準クロック信号ｆ
ｂで動作するＦＩＲ（Finite Impulse Response ）フィ
ルタに置き換え、基準クロック信号ｆｂ＝９１２ｋＨ
ｚ、入力データクロック信号ｆｉｎ＝４８ｋＨｚ、出力
データクロック信号ｆｏｕｔ＝７６ｋＨｚとし、入出力
のクロック信号は、同期しているものとする。データ入
力端子４１に入力した入力データは、入力データクロッ
ク信号ｆｉｎの４８ｋＨｚに一回ＦＩＲフィルタに入力
され、それ以外は零が補間される。

【００１８】ＦＩＲフィルタは、基準クロック信号ｆｂ
の９１２ｋＨｚごとにｋ段のシフトレジスタ４２−ｂ、
ｋ＋１段の乗算器４７、加算器４８でデータシフト、積
和演算を行なうが、演算結果の出力を出力データクロッ
ク信号ｆｏｕｔの７６ｋＨｚごとに行なうことで、入力
データクロック信号ｆｉｎの４８ｋＨｚから出力データ
クロック信号ｆｏｕｔの７６ｋＨｚへのサンプリング周
波数の変換が行なわれる。このとき、入出力のクロック
信号が同期していれば、ＦＩＲフィルタのレジスタ４２
−ｂには、ｆｂ／ｆｉｎ＝１９おきにデータが存在し、
それ以外のレジスタには零が入っていることになるの
で、データが存在するレジスタについてのみ演算を行な
えば良いことになる。一方、カウンタの値は、０から１
８までの１９個の値を順番に数えていくことになり、あ
る時刻、例えばカウンタの値τが３の時にデータが出力
されるとすれば、実際に演算に必要な係数値は、ａ３、
ａ２２、・・・、ａ（３＋（ｍ×１９））となる（ｍ：
正整数）。

【００１９】前記説明から理解できるように、演算を行
ない、データを出力するために必要な係数として、ａ
（τ＋（ｍ＋Ｎｒｓ））を係数メモリ３６から読み出
し、積和演算を行なえば良いことになる。入力データク
ロック信号ｆｉｎと基準クロック信号ｆｂとが非同期に
なっても同様の考え方から、係数としてａ（τ＋ΣＮｒ
ｓ）を読み出せば良いので、時変係数フィルタ３にデー
タが入力される直前のリセット値Ｎｒｓを入力して記憶
しておけば、ＦＩＲフィルタに置き換え説明した場合と
同様に、データが存在するレジスタに対応する係数の読
み出しが可能になる。入力データクロック発生器６のク
ロック信号の周期でサンプリングされて時変係数フィル
タ３のデータ入力端子４０（図３参照）に入力された入
力データは、ｋ段のシフトレジスタ３２−ｂへ入力さ
れ、過去に入力されたデータを順次シフトし、前述した
方法により適応する係数を選択し、出力データクロック
信号ｆｏｕｔの周期ごとに積和演算を行ない演算結果を
出力するものである。

【００２０】本発明によるサンプリング周波数変換装置
を使用したステレオＦＭ放送機の応用例を、図５を使用
して説明する。図５は、本発明よるサンプリング周波数
変換装置を使用したステレオＦＭ放送機の変調部のブロ
ック図である。ディジタルオーディオ信号源５１は、本
発明によるサンプリング周波数変換装置５２を介し、デ
ィジタルステレオ変調部５３と接続されている。さら
に、ディジタルステレオ変調部５３は、ディジタルＦＭ
変調部５４、ＤＡ変換器５５を介して被変調波出力端子
５６と接続され、さらに送信部（図示していない。）へ
接続されている。

【００２１】以下、この動作について説明をする。ディ
ジタルオーディオ信号源５１としては、例えばＤＡＴ
（ディジタルオーディオテープレコーダ）、ＣＤ（コン
パクトディスク）等があるが、これらの信号源は種類に
よってそのサンプリング周波数が異なっている。一方、
ディジタルステレオ変調部５３では、例えば日本で採用
されているＦＭステレオ放送方式であると、入力音声信
号のＬ（左）信号とＲ（右）信号とからＬ＋Ｒ信号とＬ
−Ｒ信号とを発生させ、Ｌ＋Ｒ信号を主信号、Ｌ−Ｒ信
号を副信号となるように、１９ｋＨｚのパイロット信号
の挿入、３８ｋＨｚの平衡変調等が行なわれるため、そ
の処理は、ｎ×１９ｋＨｚのサンプリング周波数である
ことが望ましい。そこで、ディジタルオーディオ信号源
５１のサンプリング周波数を、本発明によるサンプリン
グ周波数変換装置５２においてｎ×１９ｋＨｚのサンプ
リング周波数に変換し、ディジタルステレオ変調部５３
でステレオ変調したものをディジタルＦＭ変調部５４で
ＦＭ変調処理を行なった後、ＤＡ変換器５５でアナログ
信号とし、ＦＭ変調された被変調波を被変調波出力端子
５６から送信部へ出力するものである。

【００２２】

【発明の効果】本発明によれば、ＰＬＬ回路を必要とし
ない、さらに、入出力のクロック周波数の同期、非同期
にかかわらず、比較的簡易な構成で信号の劣化の少ない
高精度な、時変係数フィルタを使用したサンプリング周
波数変換装置および本発明によるサンプリング周波数変
換装置を使用したステレオＦＭ放送機を提供することが
できる。また、本発明を使用することで、ディジタル信
号処理を必要とするすべての音声、画像伝送用通信装
置、データ伝送用通信装置の高精度化、低価格化が可能
となる。具体的な本発明の適用例として、前記適用例以
外に業務用無線機、ディジタルセルラ等の無線通信装置
や、モデム等の有線通信装置など、現在ディジタル化が
進められ、または、今後ディジタル化が推進されるすべ
ての通信装置に適用可能である。

【図面の簡単な説明】

【図１】本発明によるサンプリング周波数変換装置の一
実施例を示す回路ブロック図。

【図２】従来技術によるサンプリング周波数変換装置を
示す回路ブロック図。

【図３】本発明による時変係数フィルタの構成を示す回
路ブロック図。

【図４】サンプリング周波数変換装置をＦＩＲフィルタ
で構成した場合の動作説明図。

【図５】本発明の応用例を示すサンプリング周波数変換
装置を使用したステレオＦＭ放送機の変調部ブロック
図。

【符号の説明】

１、４１…データ入力端子、２、４、３４…スイッチ回
路、３…時変係数フィルタ回路、５、４５…データ出力
端子、６…入力データクロック発生器、７、９、１０…
ラッチ回路、８…カウンタ回路、１１…Ｎ分周回路、１
２…時変係数フィルタ基準クロック発生器、１３…時変
係数フィルタ基準クロック発生器、１４…位相ループ制
御回路、１５…時変係数フィルタ回路、３１…リセット
値入力端子、３２−ａ、３２−ｂ、４２−ｂ…シフトレ
ジスタ、３３…補間時刻入力端子、３５、３８、４８…
加算器、３６…係数メモリ、３７、４７…乗算器、３９
…補間データ出力端子、５１…ディジタルオーディオ信
号源、５２…サンプリング周波数変換装置、５３…ディ
ジタルステレオ変調部、５４…ディジタルＦＭ変調部、
５５…ＤＡ変換器、５６…被変調波出力端子。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 入力データクロック信号を発生する入力
   データクロック発生器と、入力データをサンプリングす
   るスイッチ回路と、基準クロック信号を発生する時変係
   数フィルタ基準クロック発生器と、基準クロック信号を
   分周する分周回路と、サンプリングクロック信号により
   リセットされ基準クロック信号をカウントしカウント値
   を出力するカウンタ回路と、分周した基準クロック信号
   と前記カウンタ回路からの前記カウント値とを入力し補
   間時刻を出力する第一のラッチ回路と、入力されるカウ
   ント値により決定されるフィルタ係数を持つ時変係数フ
   ィルタ回路と、該時変係数フィルタ回路の出力をサンプ
   リングするスイッチ回路とを有するサンプリング周波数
   変換装置において、 前記入力データクロック発生器からの前記入力データク
   ロック信号と前記時変係数フィルタ基準クロック発生器
   からの前記基準クロック信号とを入力し、サンプリング
   クロック信号を出力する第二のラッチ回路と、 該サンプリングクロック信号を出力する手段からの前記
   サンプリングクロック信号と、前記カウンタ回路からの
   前記カウント値とを入力し、リセツト値を出力する第三
   のラッチ回路とを有することを特徴とするサンプリング
   周波数変換装置。
2. 【請求項２】 請求項１記載のものにおいて、時変係数
   フィルタ回路は、 リセット値を入力とする第一のｋ段のシフトレジスタ
   と、 該第一のｋ段のシフトレジスタの出力に接続したスイッ
   チ回路と、 補間時刻と前記スイッチ回路の出力とを入力とする加算
   器と、 該加算器の出力を入力とする係数メモリと、 サンプリングデータを入力とする第二のｋ段のシフトレ
   ジスタと、 該第二のｋ段のシフトレジスタの入出力に接続し、前記
   係数メモリが出力する係数を各段の入力とするｋ＋１段
   の乗算器と、 該ｋ＋１段の乗算器の出力を加算する加算器とを有する
   ことを特徴とするサンプリング周波数変換装置。
3. 【請求項３】 ディジタルオーディオ信号源と、該ディ
   ジタルオーディオ信号源からのディジタルオーディオ信
   号をサンプリング周波数変換する請求項１記載のサンプ
   リング周波数変換装置と、該サンプリング周波数変換装
   置からのサンプリング周波数変換を行なったディジタル
   オーディオ信号をステレオ変調するディジタルステレオ
   変調部と、該ディジタルステレオ変調部からのステレオ
   変調信号をＦＭ変調するディジタルＦＭ変調部と、該デ
   ィジタルＦＭ変調部のＦＭ変調信号をアナログに変換す
   るＤＡ変換器とを有するステレオＦＭ放送用変調部と、
   該ステレオＦＭ放送用変調部から出力される被変調波出
   力信号を入力とするステレオＦＭ放送用送信部と具備す
   ることを特徴とするステレオＦＭ放送機。