JPH08237109A - フィールドプログラマブルゲートアレイ - Google Patents
フィールドプログラマブルゲートアレイInfo
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- JPH08237109A JPH08237109A JP7230833A JP23083395A JPH08237109A JP H08237109 A JPH08237109 A JP H08237109A JP 7230833 A JP7230833 A JP 7230833A JP 23083395 A JP23083395 A JP 23083395A JP H08237109 A JPH08237109 A JP H08237109A
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
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- H03K19/1733—Controllable logic circuits
- H03K19/1737—Controllable logic circuits using multiplexers
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- Logic Circuits (AREA)
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 複数のＰＬＣを有し、各ＰＬＣがそれへの入
力数を増加させるよう動作可能なデコーダ回路配置を提
供する。 【構成】 各プログラマブルロジックセルの入力数を増
加させるデコーダ回路配置を備えたフィールドプログラ
マブルゲートアレイのプログラマブルロジックセル。デ
コーダ回路配置は、各プログラマブルロジックセルのル
ックアップテーブルに接続する。
力数を増加させるよう動作可能なデコーダ回路配置を提
供する。 【構成】 各プログラマブルロジックセルの入力数を増
加させるデコーダ回路配置を備えたフィールドプログラ
マブルゲートアレイのプログラマブルロジックセル。デ
コーダ回路配置は、各プログラマブルロジックセルのル
ックアップテーブルに接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路半導体チ
ップに形成されたプログラマブルロジック装置に関し、
特に、フィールドプログラマブルゲートアレイチップの
一部であるロジックセルに関する。
ップに形成されたプログラマブルロジック装置に関し、
特に、フィールドプログラマブルゲートアレイチップの
一部であるロジックセルに関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】集積回
路（ＩＣ）は、伝統的に、１つの機能、またはソフトウ
ェアプログラミングで定義された複数の機能を実行し
た。しかしながら、いずれの場合にも、機能を実行した
ロジック構成はＩＣの設計の間に決定された。もっと最
近には、ロジック構成を製造後に変更できる集積回路が
開発されている。例えば、ロジック機能をユーザーが確
立することができるフィールドプログラマブルゲートア
レイ（ＦＰＧＡ）が開発されている。典型的には、この
ロジック機能はプログラマブル ファンクション ユニ
ット（ＰＦＵ）で実行される。このＰＦＵは、一般的
に、望ましいロジック及びメモリ機能を実行するために
望ましい配置に接続することができる種々のロジック回
路素子（例えば、ＡＮＤゲート、ＯＲゲート、ＮＡＮＤ
ゲート、ＮＯＲゲート、フリップフロップ、ルックアッ
プテーブルメモリ、マルチプレクサ、レジスタ、ラッ
チ、３状態バッファ）を含んでいる。例えば、典型的な
ロジック機能は、組合せロジック、アダー、カウンタ及
び他のデータパス機能を含んでいる。組合せロジックは
典型的にルックアップテーブル（ＬＵＴ）を用いて実行
されるのに対して、逐次ロジックは典型的にフリップフ
ロップやラッチのような記憶素子（レジスタ）を用いて
実行される。
路（ＩＣ）は、伝統的に、１つの機能、またはソフトウ
ェアプログラミングで定義された複数の機能を実行し
た。しかしながら、いずれの場合にも、機能を実行した
ロジック構成はＩＣの設計の間に決定された。もっと最
近には、ロジック構成を製造後に変更できる集積回路が
開発されている。例えば、ロジック機能をユーザーが確
立することができるフィールドプログラマブルゲートア
レイ（ＦＰＧＡ）が開発されている。典型的には、この
ロジック機能はプログラマブル ファンクション ユニ
ット（ＰＦＵ）で実行される。このＰＦＵは、一般的
に、望ましいロジック及びメモリ機能を実行するために
望ましい配置に接続することができる種々のロジック回
路素子（例えば、ＡＮＤゲート、ＯＲゲート、ＮＡＮＤ
ゲート、ＮＯＲゲート、フリップフロップ、ルックアッ
プテーブルメモリ、マルチプレクサ、レジスタ、ラッ
チ、３状態バッファ）を含んでいる。例えば、典型的な
ロジック機能は、組合せロジック、アダー、カウンタ及
び他のデータパス機能を含んでいる。組合せロジックは
典型的にルックアップテーブル（ＬＵＴ）を用いて実行
されるのに対して、逐次ロジックは典型的にフリップフ
ロップやラッチのような記憶素子（レジスタ）を用いて
実行される。
【０００３】上述のように、各ロジックセル（すなわち
ＰＬＣ：プログラマブルロジックセル）は、ルックアッ
プテーブル（ＬＵＴ）を用いて組合せロジック機能を実
行する。典型的には、ＬＵＴは、スタティック ランダ
ムアクセスメモリ（ＲＡＭ）を用いて、各ＰＬＣの組合
せロジック機能に従ってブールの機能を実行する。
“Ｋ”は、ブールのネットワークに接続してＦＰＧＡの
個々のＰＬＣで実行することができる最大入力数を示す
ことになるのを注意されたい。典型的には、Ｋの値が増
加するにつれて、アプリケーション回路（ＦＰＧＡチッ
プで実行される回路）を実行するのに必要とされる（Ｐ
ＬＣと同様な）ＬＵＴのレベル（例えば深さ）の数は減
少し、これは時間遅延をほとんどなくする（回路速度を
高める）。したがって、大きなＫ値を持つＰＬＣを備え
ることが望ましいことがある。
ＰＬＣ：プログラマブルロジックセル）は、ルックアッ
プテーブル（ＬＵＴ）を用いて組合せロジック機能を実
行する。典型的には、ＬＵＴは、スタティック ランダ
ムアクセスメモリ（ＲＡＭ）を用いて、各ＰＬＣの組合
せロジック機能に従ってブールの機能を実行する。
“Ｋ”は、ブールのネットワークに接続してＦＰＧＡの
個々のＰＬＣで実行することができる最大入力数を示す
ことになるのを注意されたい。典型的には、Ｋの値が増
加するにつれて、アプリケーション回路（ＦＰＧＡチッ
プで実行される回路）を実行するのに必要とされる（Ｐ
ＬＣと同様な）ＬＵＴのレベル（例えば深さ）の数は減
少し、これは時間遅延をほとんどなくする（回路速度を
高める）。したがって、大きなＫ値を持つＰＬＣを備え
ることが望ましいことがある。
【０００４】例えば、図１は先行技術のＰＬＣ１５０の
ＬＵＴ１５２のブロック図を示す。詳細には、ＬＵＴ１
５２は、ＰＬＣ１５０に４入力（例えばＫ＝４）までの
ブール機能を実行させることができる１６ビットＲＡＭ
である。図２は、先行技術のＰＬＣ１６０のＦ及びＧ
ＬＵＴ １６２及び１６４のブロック図を示す。Ｆ及び
Ｇ ＬＵＴ１６２及び１６４は両方とも１６ビットＲＡ
Ｍであり、ＰＬＣ１６０に、ＰＬＣ１６０の回路構成に
対応して５入力Ａ１，Ａ２，Ａ３，Ａ４及びＡ５（Ｋ＝
５）までのブール機能を実行させることができる（入力
Ａ２，Ａ３及びＡ４はＦ及びＧ ＬＵＴの両方に共通に
なっている）。図３は、ＰＬＣ１７０にその回路構成に
関連して９入力（Ａ１乃至Ａ９）（Ｋ＝９）までのいく
つかのブール機能を実行させることができる、８ビット
Ｈ ＬＵＴ１７２に接続された上述のＦ及びＧ ＬＵ
Ｔ１６２及び１６４の各出力を有するＦＰＧＡ ＰＬＣ
１７０のブロック図を示す。
ＬＵＴ１５２のブロック図を示す。詳細には、ＬＵＴ１
５２は、ＰＬＣ１５０に４入力（例えばＫ＝４）までの
ブール機能を実行させることができる１６ビットＲＡＭ
である。図２は、先行技術のＰＬＣ１６０のＦ及びＧ
ＬＵＴ １６２及び１６４のブロック図を示す。Ｆ及び
Ｇ ＬＵＴ１６２及び１６４は両方とも１６ビットＲＡ
Ｍであり、ＰＬＣ１６０に、ＰＬＣ１６０の回路構成に
対応して５入力Ａ１，Ａ２，Ａ３，Ａ４及びＡ５（Ｋ＝
５）までのブール機能を実行させることができる（入力
Ａ２，Ａ３及びＡ４はＦ及びＧ ＬＵＴの両方に共通に
なっている）。図３は、ＰＬＣ１７０にその回路構成に
関連して９入力（Ａ１乃至Ａ９）（Ｋ＝９）までのいく
つかのブール機能を実行させることができる、８ビット
Ｈ ＬＵＴ１７２に接続された上述のＦ及びＧ ＬＵ
Ｔ１６２及び１６４の各出力を有するＦＰＧＡ ＰＬＣ
１７０のブロック図を示す。
【０００５】したがって、ＰＬＣにおけるＬＵＴの特定
のサイズ（ＲＡＭ）とそれらの回路構成は、特定のＰＬ
ＣのＫ値を決定する。例えば、上述のＰＬＣ１５０（図
２）には、５のＫ値を提供する３２ビットの結合サイズ
の１６ビット ＲＡＭ Ｆ及びＧ ＬＵＴ１６２及び１
６４が備えられている。対照的に、上述のＰＬＣ１７０
（図３）は、（Ｆ及びＧ ＬＵＴの入力（Ａ１乃至Ａ４
及びＡ６乃至Ａ９）は互いに独立しているので）８のＫ
値を提供する３２ビットの結合サイズの同等の１６ビッ
ト ＲＡＭ Ｆ及びＧ ＬＵＴを備えている。さらに、
Ｋ値を上げるためにＦ及びＧ ＬＵＴ１６２及び１６４
の出力端子に追加のＬＵＴを加えることができる。例え
ば、ＰＬＣ１７０（図３）に追加されたＨ−ＬＵＴ１７
２はＫ値を１だけ増加させるように機能した。しかしな
がら、追加のＬＵＴをＰＬＣに追加すると、信号伝搬時
間が増加し（例えば、回路速度が減少し）、たいていの
回路アプリケーションにとって不利になる。さらに、Ｆ
ＰＧＡにおけるＰＬＣレベルの数が増加すると、それに
応じて、ＦＰＧＡのサイズとコストが共に増加する。
のサイズ（ＲＡＭ）とそれらの回路構成は、特定のＰＬ
ＣのＫ値を決定する。例えば、上述のＰＬＣ１５０（図
２）には、５のＫ値を提供する３２ビットの結合サイズ
の１６ビット ＲＡＭ Ｆ及びＧ ＬＵＴ１６２及び１
６４が備えられている。対照的に、上述のＰＬＣ１７０
（図３）は、（Ｆ及びＧ ＬＵＴの入力（Ａ１乃至Ａ４
及びＡ６乃至Ａ９）は互いに独立しているので）８のＫ
値を提供する３２ビットの結合サイズの同等の１６ビッ
ト ＲＡＭ Ｆ及びＧ ＬＵＴを備えている。さらに、
Ｋ値を上げるためにＦ及びＧ ＬＵＴ１６２及び１６４
の出力端子に追加のＬＵＴを加えることができる。例え
ば、ＰＬＣ１７０（図３）に追加されたＨ−ＬＵＴ１７
２はＫ値を１だけ増加させるように機能した。しかしな
がら、追加のＬＵＴをＰＬＣに追加すると、信号伝搬時
間が増加し（例えば、回路速度が減少し）、たいていの
回路アプリケーションにとって不利になる。さらに、Ｆ
ＰＧＡにおけるＰＬＣレベルの数が増加すると、それに
応じて、ＦＰＧＡのサイズとコストが共に増加する。
【０００６】
【課題を解決するための手段】本発明は、複数のＰＬＣ
を有し、各ＰＬＣが、各ＰＬＣへの入力数（Ｋ）を増加
させるように動作可能なデコーダ回路配置を含む、フィ
ールドプログラマブルゲートアレイに向けられたもので
ある。このデコーダ回路配置は、工程には、各ＰＬＣの
各ＬＵＴに接続され、それにより、ＰＬＣの入力数は、
上述のデコーダ回路配置の対応する入力数だけ増加す
る。
を有し、各ＰＬＣが、各ＰＬＣへの入力数（Ｋ）を増加
させるように動作可能なデコーダ回路配置を含む、フィ
ールドプログラマブルゲートアレイに向けられたもので
ある。このデコーダ回路配置は、工程には、各ＰＬＣの
各ＬＵＴに接続され、それにより、ＰＬＣの入力数は、
上述のデコーダ回路配置の対応する入力数だけ増加す
る。
【０００７】各デコーダ回路配置は、好適には、ＰＬＣ
のＬＵＴに接続されたマルチプレクサ回路を含む。さら
に、複数の入力端子と、マルチプレクサ回路のアドレス
セレクタに接続された出力端子とを有するデコーダ回路
が備えられる。好適な実施例では、マルチプレクサ回路
は、ＬＵＴの出力端子に接続された第１の入力端子と、
不履行値に接続された第２の入力端子とを有する２対１
ＭＵＸを含む。２対１ＭＵＸのアドレスセレクタは上述
のデコーダ回路に接続されて制御される。したがって、
本発明のデコーダ回路配置は、回路網ＦＰＧＡにＬＵＴ
の追加層を追加する必要性を要することなく、ＦＰＧＡ
と関連するブール網の最大入力数（Ｋ）を増加させるこ
とによって、各ＰＬＣの能力を増加させる。本発明の上
記の特徴は、添付図面と共に行なわれる以下の本発明に
よる装置の一実施例の詳細な説明の参照により、容易に
明らかになり理解できるだろう。
のＬＵＴに接続されたマルチプレクサ回路を含む。さら
に、複数の入力端子と、マルチプレクサ回路のアドレス
セレクタに接続された出力端子とを有するデコーダ回路
が備えられる。好適な実施例では、マルチプレクサ回路
は、ＬＵＴの出力端子に接続された第１の入力端子と、
不履行値に接続された第２の入力端子とを有する２対１
ＭＵＸを含む。２対１ＭＵＸのアドレスセレクタは上述
のデコーダ回路に接続されて制御される。したがって、
本発明のデコーダ回路配置は、回路網ＦＰＧＡにＬＵＴ
の追加層を追加する必要性を要することなく、ＦＰＧＡ
と関連するブール網の最大入力数（Ｋ）を増加させるこ
とによって、各ＰＬＣの能力を増加させる。本発明の上
記の特徴は、添付図面と共に行なわれる以下の本発明に
よる装置の一実施例の詳細な説明の参照により、容易に
明らかになり理解できるだろう。
【０００８】
【発明の実施の形態】次に図面を参照すると、同じ参照
数字は同じすなわち同等の構成要素を識別する。図４
は、本発明のデコーダ回路配置２０３に接続されたルッ
クアップテーブル（ＬＵＴ）２０２を含むプログラマブ
ルロジックセル（ＰＬＣ）２００の一部を示す。最も簡
単な実施例におけるデコーダ回路配置２０３はマルチプ
レクサ（ＭＵＸ）２０４と従来のデコーダ回路２０６を
含む。市販のＦＰＧＡ、例えばＡＴ＆Ｔから市販されて
いるＯＲＣＡ ＦＰＧＡ、の集積回路内でＰＬＣ２００
を提供することができることが当業者にはわかる。一般
に、ＰＬＣ２００へのデコーダ回路配置２０３の提供
は、ＬＵＴ回路網の追加層の追加と関連して上述した欠
点を持つことなく、ＰＬＣ２００の入力数（Ｋ）を増加
させる機能がある。
数字は同じすなわち同等の構成要素を識別する。図４
は、本発明のデコーダ回路配置２０３に接続されたルッ
クアップテーブル（ＬＵＴ）２０２を含むプログラマブ
ルロジックセル（ＰＬＣ）２００の一部を示す。最も簡
単な実施例におけるデコーダ回路配置２０３はマルチプ
レクサ（ＭＵＸ）２０４と従来のデコーダ回路２０６を
含む。市販のＦＰＧＡ、例えばＡＴ＆Ｔから市販されて
いるＯＲＣＡ ＦＰＧＡ、の集積回路内でＰＬＣ２００
を提供することができることが当業者にはわかる。一般
に、ＰＬＣ２００へのデコーダ回路配置２０３の提供
は、ＬＵＴ回路網の追加層の追加と関連して上述した欠
点を持つことなく、ＰＬＣ２００の入力数（Ｋ）を増加
させる機能がある。
【０００９】図４を参照すると、例として、ＬＵＴ２０
２は、２m ビット級のものであり、そのため、ｍ入力２
０８（例えばＫ＝ｍ）を有するブール網を実行すること
ができる。例えば、ＬＵＴ２０２は、１６ビット級（２
m ＝１６，ｍ＝４）のものならば、４入力（Ｋ＝４）ま
でを有するブール網を実行するのに適応している。ＬＵ
Ｔ２０２の出力線２１０は、好適には２対１のＭＵＸ２
０４の第１の入力端子２１２に接続されている。ＭＵＸ
２０４の第２の入力端子２１４はデフォルト値（０）に
接続されている。ＭＵＸ２０４のアドレスセレクタ端子
２１８はデコーダ回路２０６に接続されている。周知の
とおり、このようなデコーダ回路２０６は、入力信号の
組合せを、入力組合せ信号に相当する１つの出力信号に
変換する装置である。例として、デコーダ回路２０６は
Ｌ入力線２２０を有するように適応されている。したが
って、このデコーダ回路２０６は、Ｌ入力２２０の組合
せ値に依存してその出力端子（線２２０）にロジック
ハイ（１）またはロジックロー（０）出力のどちらかを
持つように動作する。デコーダ回路２０６の変換方式
は、デコーダ回路２０６の特定の入力組合せ値に依存し
てロジック ハイ（１）またはロジック ロー（０）出
力値を持つように容易に構成することができることが当
業者にはわかる。
２は、２m ビット級のものであり、そのため、ｍ入力２
０８（例えばＫ＝ｍ）を有するブール網を実行すること
ができる。例えば、ＬＵＴ２０２は、１６ビット級（２
m ＝１６，ｍ＝４）のものならば、４入力（Ｋ＝４）ま
でを有するブール網を実行するのに適応している。ＬＵ
Ｔ２０２の出力線２１０は、好適には２対１のＭＵＸ２
０４の第１の入力端子２１２に接続されている。ＭＵＸ
２０４の第２の入力端子２１４はデフォルト値（０）に
接続されている。ＭＵＸ２０４のアドレスセレクタ端子
２１８はデコーダ回路２０６に接続されている。周知の
とおり、このようなデコーダ回路２０６は、入力信号の
組合せを、入力組合せ信号に相当する１つの出力信号に
変換する装置である。例として、デコーダ回路２０６は
Ｌ入力線２２０を有するように適応されている。したが
って、このデコーダ回路２０６は、Ｌ入力２２０の組合
せ値に依存してその出力端子（線２２０）にロジック
ハイ（１）またはロジックロー（０）出力のどちらかを
持つように動作する。デコーダ回路２０６の変換方式
は、デコーダ回路２０６の特定の入力組合せ値に依存し
てロジック ハイ（１）またはロジック ロー（０）出
力値を持つように容易に構成することができることが当
業者にはわかる。
【００１０】また、従来のように、ＭＵＸ２０４のアド
レスセレクタ２１８に入力される値（例えば０乃至１）
は、どの入力端子（２１２または２１４）が出力端子Ｙ
に接続されるべきかを選択する決定力がある。好適に
は、ＭＵＸ２０４はアクティブロー（０）になるように
適応され、そのため、デコーダ回路２０６の出力（線２
２０）がロジック ロー（０）の場合、ＭＵＸ２０４の
第１の入力端子２１２はその出力Ｙに接続される。例え
ば、デコーダ回路２０６の出力がロジック ロー（０）
ならば、ＭＵＸ２０４のＹ出力値は、出力線２１０を介
してＬＵＴ２０２の出力値と等しくなる。デコーダ回路
２０６の出力がロジック ハイ（１）ならば、ＭＵＸ２
０４のＹ出力値は、第２の入力端子２１４の不履行値
（０）に等しくなる。
レスセレクタ２１８に入力される値（例えば０乃至１）
は、どの入力端子（２１２または２１４）が出力端子Ｙ
に接続されるべきかを選択する決定力がある。好適に
は、ＭＵＸ２０４はアクティブロー（０）になるように
適応され、そのため、デコーダ回路２０６の出力（線２
２０）がロジック ロー（０）の場合、ＭＵＸ２０４の
第１の入力端子２１２はその出力Ｙに接続される。例え
ば、デコーダ回路２０６の出力がロジック ロー（０）
ならば、ＭＵＸ２０４のＹ出力値は、出力線２１０を介
してＬＵＴ２０２の出力値と等しくなる。デコーダ回路
２０６の出力がロジック ハイ（１）ならば、ＭＵＸ２
０４のＹ出力値は、第２の入力端子２１４の不履行値
（０）に等しくなる。
【００１１】したがって、図４に関して上記に説明した
ように、ＰＬＣ２００は、ｍ＋Ｌ入力（Ｋ＝ｍ＋Ｌ）が
提供され、それにより、その中に最大ｍ＋Ｌ入力を有す
るブール機能を実行する能力が与えられる。例えば、Ｌ
ＵＴ２０２が８ビットＬＵＴ（ｍ＝３）であり、かつデ
コーダ回路２０６が５入力（Ｌ＝５）を持つように構成
されている場合は、ＰＬＣ２００は、最大８入力（Ｋ＝
８＝３＋５）を有するブール機能を実行する能力が与え
られる。したがって、デコーダ回路配置２０３は、ＰＬ
Ｃ２００の入力数（Ｋ）を（Ｌ）の係数だけ増加させる
ように動作する。
ように、ＰＬＣ２００は、ｍ＋Ｌ入力（Ｋ＝ｍ＋Ｌ）が
提供され、それにより、その中に最大ｍ＋Ｌ入力を有す
るブール機能を実行する能力が与えられる。例えば、Ｌ
ＵＴ２０２が８ビットＬＵＴ（ｍ＝３）であり、かつデ
コーダ回路２０６が５入力（Ｌ＝５）を持つように構成
されている場合は、ＰＬＣ２００は、最大８入力（Ｋ＝
８＝３＋５）を有するブール機能を実行する能力が与え
られる。したがって、デコーダ回路配置２０３は、ＰＬ
Ｃ２００の入力数（Ｋ）を（Ｌ）の係数だけ増加させる
ように動作する。
【００１２】次に図５ａ乃至５ｃを参照すると、図４の
デコーダ回路２０６の他の好適な実施例が示されてい
る。図５ａは、Ｌ入力端子を持つ従来のＮＡＮＤゲート
２２２の形態を有するデコーダ回路２０６を示してい
る。図５ｂは、Ｌ入力端子を持ち、各入力端子が２対１
ＭＵＸ２２６に接続されているＮＡＮＤゲート２２４の
形態のデコーダ回路２０６を示している。各２対１マル
チプレクサ２２６は、共通ノード２３２、ここでは中間
ノード２３２と関連する各入力端子２２８，２３０を有
し、入力端子２３０は従来のインバータ２３４である。
ＭＵＸ２２６のアドレスセレクタ２３６は、１ビット
スタティック ランダムアクセスメモリ（ＲＡＭ）２３
８に接続されて制御される。図５ｃは、第１及び第２の
トランジスタ２４０及び２４２から構成される図５ｂの
ＭＵＸ２２６を示し、各トランジスタ２４０，２４２の
ベースは１ビット スタティックＲＡＭ２３８に接続さ
れ、それにより作動または不作動にされる。図４のデコ
ーダ回路２０６は，多数の回路方式で構成することがで
き（例えば、ＮＡＮＤゲート２２４をＡＮＤゲートに代
えても良い）、図５に示されたものに制限されるべきで
ないことがわかる。
デコーダ回路２０６の他の好適な実施例が示されてい
る。図５ａは、Ｌ入力端子を持つ従来のＮＡＮＤゲート
２２２の形態を有するデコーダ回路２０６を示してい
る。図５ｂは、Ｌ入力端子を持ち、各入力端子が２対１
ＭＵＸ２２６に接続されているＮＡＮＤゲート２２４の
形態のデコーダ回路２０６を示している。各２対１マル
チプレクサ２２６は、共通ノード２３２、ここでは中間
ノード２３２と関連する各入力端子２２８，２３０を有
し、入力端子２３０は従来のインバータ２３４である。
ＭＵＸ２２６のアドレスセレクタ２３６は、１ビット
スタティック ランダムアクセスメモリ（ＲＡＭ）２３
８に接続されて制御される。図５ｃは、第１及び第２の
トランジスタ２４０及び２４２から構成される図５ｂの
ＭＵＸ２２６を示し、各トランジスタ２４０，２４２の
ベースは１ビット スタティックＲＡＭ２３８に接続さ
れ、それにより作動または不作動にされる。図４のデコ
ーダ回路２０６は，多数の回路方式で構成することがで
き（例えば、ＮＡＮＤゲート２２４をＡＮＤゲートに代
えても良い）、図５に示されたものに制限されるべきで
ないことがわかる。
【００１３】図６は、本発明によるＰＬ２５０における
デコーダ回路配置２４５のさらに他の好適な実施例を示
す。デコーダ回路配置２４５は、ＭＵＸ２０４の第２の
入力端子２１４が１ビット スタティックＲＡＭ２５２
に接続されているほかは、図４のデコーダ回路配置２０
３と実質的に同じである。ＲＡＭ２５２の提供は、ユー
ザーに、ＭＵＸ２０４を０または１のどちらかの不履行
値を持つように適応させる能力を与える。
デコーダ回路配置２４５のさらに他の好適な実施例を示
す。デコーダ回路配置２４５は、ＭＵＸ２０４の第２の
入力端子２１４が１ビット スタティックＲＡＭ２５２
に接続されているほかは、図４のデコーダ回路配置２０
３と実質的に同じである。ＲＡＭ２５２の提供は、ユー
ザーに、ＭＵＸ２０４を０または１のどちらかの不履行
値を持つように適応させる能力を与える。
【００１４】図７は、既存のＦＰＧＡへの本発明のデコ
ーダ回路配置の提供の一例を示す。図７には、上述のＡ
Ｔ＆Ｔ ＯＲＣＡ ＦＰＧＡのＰＬＣ３００への図６の
デコーダ回路配置２４５の提供が示されている。便宜
上、ＯＲＣＡ ＰＧＡの上部の２つのＬＵＴ３０２，３
０４のみが示されていることを理解すべきである。ＬＵ
Ｔ３０２及び３０４は１６ビットＬＵＴであり、各ＬＵ
Ｔ３０２，３０４には４入力（ｍ＝４）が備えられてい
る。各ＬＵＴ３０２，３０４の３つの入力は互いに接続
されており（Ａ１，Ａ２及びＡ３）、そのため、ＬＵＴ
３０２及び３０４の合計入力数は５になっている（ｍ＝
５，Ａ０，Ａ１，Ａ２，Ａ３及びＡ４）。各ＬＵＴ３０
２及び３０４の出力は、それぞれ線３０８及び３１０を
介して２対１マルチプレクサ３０６に接続されている。
ＭＵＸ３０６の出力は線３１２を介して上述のＭＵＸ２
０４の第１の入力端子２１２に接続されている。したが
って、上述のデコーダ回路配置２４５は、ＯＲＣＡ Ｆ
ＰＧＡ のＰＬＣ３００と協動的に機能する能力が与え
られ、上述のように、ＰＬＣ３００の入力数をＬ（デコ
ーダ回路２０６の入力数）だけ増加させるように動作す
る。例えば、デコーダ回路２０６が３入力（Ｌ＝３）を
持つように適応されている場合は、ＰＬＣ３００の合計
入力数（Ｋ）は８になる（Ｋ＝８＝５＋３＝ｍ＋Ｌ）。
ーダ回路配置の提供の一例を示す。図７には、上述のＡ
Ｔ＆Ｔ ＯＲＣＡ ＦＰＧＡのＰＬＣ３００への図６の
デコーダ回路配置２４５の提供が示されている。便宜
上、ＯＲＣＡ ＰＧＡの上部の２つのＬＵＴ３０２，３
０４のみが示されていることを理解すべきである。ＬＵ
Ｔ３０２及び３０４は１６ビットＬＵＴであり、各ＬＵ
Ｔ３０２，３０４には４入力（ｍ＝４）が備えられてい
る。各ＬＵＴ３０２，３０４の３つの入力は互いに接続
されており（Ａ１，Ａ２及びＡ３）、そのため、ＬＵＴ
３０２及び３０４の合計入力数は５になっている（ｍ＝
５，Ａ０，Ａ１，Ａ２，Ａ３及びＡ４）。各ＬＵＴ３０
２及び３０４の出力は、それぞれ線３０８及び３１０を
介して２対１マルチプレクサ３０６に接続されている。
ＭＵＸ３０６の出力は線３１２を介して上述のＭＵＸ２
０４の第１の入力端子２１２に接続されている。したが
って、上述のデコーダ回路配置２４５は、ＯＲＣＡ Ｆ
ＰＧＡ のＰＬＣ３００と協動的に機能する能力が与え
られ、上述のように、ＰＬＣ３００の入力数をＬ（デコ
ーダ回路２０６の入力数）だけ増加させるように動作す
る。例えば、デコーダ回路２０６が３入力（Ｌ＝３）を
持つように適応されている場合は、ＰＬＣ３００の合計
入力数（Ｋ）は８になる（Ｋ＝８＝５＋３＝ｍ＋Ｌ）。
【００１５】次に図８を参照すると、本発明のデコーダ
回路３５１を提供した上述のＯＲＣＡ ＦＰＧＡのＰＬ
Ｃ３５０の他の好適な実施例が示されている。ＰＬＣ３
５０は、図７のＰＬＣ３００の２つの２対１ＭＵＸ３０
６，２０４と対照的に４対１ＭＵＸ３６０が提供されて
いることを除いて、図７のＰＬＣ３００と実質的に同じ
である。ＰＬＣ３５０は上述の１６ビットＬＵＴ３０
２，３０４を含み、ＬＵＴ３０２，３０４の各出力（線
３０３及び３０５）は、それぞれ、線３５２，３５４を
介してＭＵＸ３６０の第１及び第２の入力端子３６２，
３６４に入力されている。Ｌ入力デコーダ回路２０６は
ＭＵＸ３６０の第１のアドレスセレクタ端子３７２に接
続され、ＭＵＸ３６０の入力端子３６６及び３６８は、
０または１のどちらかのデフォルト値を提供するように
動作する１ビットスタティックＲＡＭ３７３に接続され
ている。
回路３５１を提供した上述のＯＲＣＡ ＦＰＧＡのＰＬ
Ｃ３５０の他の好適な実施例が示されている。ＰＬＣ３
５０は、図７のＰＬＣ３００の２つの２対１ＭＵＸ３０
６，２０４と対照的に４対１ＭＵＸ３６０が提供されて
いることを除いて、図７のＰＬＣ３００と実質的に同じ
である。ＰＬＣ３５０は上述の１６ビットＬＵＴ３０
２，３０４を含み、ＬＵＴ３０２，３０４の各出力（線
３０３及び３０５）は、それぞれ、線３５２，３５４を
介してＭＵＸ３６０の第１及び第２の入力端子３６２，
３６４に入力されている。Ｌ入力デコーダ回路２０６は
ＭＵＸ３６０の第１のアドレスセレクタ端子３７２に接
続され、ＭＵＸ３６０の入力端子３６６及び３６８は、
０または１のどちらかのデフォルト値を提供するように
動作する１ビットスタティックＲＡＭ３７３に接続され
ている。
【００１６】動作時、デコーダ回路２０６の出力がアク
ティブロー（０）ならば、ＭＵＸ３６０の出力（Ｙ）
は、第２のアドレスセレクタ端子３７４に入力される値
に依存して、入力端子３６２，３６４を介して、ＬＵＴ
３０２またはＬＵＴ３０４の出力値のどちらかから選択
される。したがって、ＭＵＸ３６０の出力（Ｙ）はＬＵ
Ｔ３０２またはＬＵＴ３０４のどちらかの値を有する。
デコーダ回路２０６の出力が非能動（１）ならば、ＭＵ
Ｘ３６０の出力（Ｙ）は入力端子３６６，３６８を介し
てＲＡＭ３７３の出力と等しくなる。
ティブロー（０）ならば、ＭＵＸ３６０の出力（Ｙ）
は、第２のアドレスセレクタ端子３７４に入力される値
に依存して、入力端子３６２，３６４を介して、ＬＵＴ
３０２またはＬＵＴ３０４の出力値のどちらかから選択
される。したがって、ＭＵＸ３６０の出力（Ｙ）はＬＵ
Ｔ３０２またはＬＵＴ３０４のどちらかの値を有する。
デコーダ回路２０６の出力が非能動（１）ならば、ＭＵ
Ｘ３６０の出力（Ｙ）は入力端子３６６，３６８を介し
てＲＡＭ３７３の出力と等しくなる。
【００１７】上述のデコーダ回路配置３５１は、ＦＰＧ
ＡのＬＵＴのどれにでも接続することができ、ＦＰＧＡ
の上部の２つのＬＵＴに制限されるべきでないことがわ
かる。したがって、上述のように、特定のＰＬＣに用い
られる各デコーダ回路配置は、その特定のＰＬＣの入力
数（Ｋ）を相応じて増加させるのに有効である。
ＡのＬＵＴのどれにでも接続することができ、ＦＰＧＡ
の上部の２つのＬＵＴに制限されるべきでないことがわ
かる。したがって、上述のように、特定のＰＬＣに用い
られる各デコーダ回路配置は、その特定のＰＬＣの入力
数（Ｋ）を相応じて増加させるのに有効である。
【００１８】本発明をさらに例示するため、一例とし
て、８入力組合せロジック機能が表Ａに示されている。
この機能は、典型的に、もくろまれたアプリケーション
には多過ぎる変数を有し、したがって、もっと少ない機
能群に“分解”しなければならないことが当業者にはわ
かる。表Ｂは、市販のソフトウェア、例えばユー・シー
・バークレイ(U.C.Berkley) からのＳＩＳ １．１、で
発生する３つのより少ない組合せ機能を示す。表Ｂに示
された３機能の組合せは、論理的に、以下に示されるよ
うな表Ａに示された機能と同等である。
て、８入力組合せロジック機能が表Ａに示されている。
この機能は、典型的に、もくろまれたアプリケーション
には多過ぎる変数を有し、したがって、もっと少ない機
能群に“分解”しなければならないことが当業者にはわ
かる。表Ｂは、市販のソフトウェア、例えばユー・シー
・バークレイ(U.C.Berkley) からのＳＩＳ １．１、で
発生する３つのより少ない組合せ機能を示す。表Ｂに示
された３機能の組合せは、論理的に、以下に示されるよ
うな表Ａに示された機能と同等である。
【００１８】
【表１】 表 Ａ
【表２】 表 Ｂ
【００１９】表Ａ及びＢに示された上述のロジック機能
は、図９に示されるような２つのＰＬＣ（ＬＣ４００及
びＰＬＣ４２０）を提供する上述の先行技術のＡＴ＆Ｔ
ＯＲＣＡ ＦＰＧＡにおいて実行することができる。
ＰＬＣ４００において、ＬＵＴ Ｔ３及びＴ４（４０
２）は“ｔｍｐ１”カバー出力を供給し、ＬＵＴ Ｔ１
及びＴ０（４０４）は“ｔｍｐ２”カバー出力を供給
し、ＬＵＴ Ｔ３及びＴ２（４０２）とＬＵＴ Ｔ１及
びＴ０（４０４）には、それぞれ４入力（ａ１，ａ３，
ａ５，ａ６，ａ７）が提供されている。ｔｍｐ１及びｔ
ｍｐ２カバー出力は、それぞれ、ＰＬＣ４２０のＬＵＴ
Ｔ３及びＴ２（４０６）に入力され、ＬＵＴ Ｔ３及
びＴ２（４０６）には追加の入力（ａ２，ａ４，ａ８）
が提供されている。ＰＬＣ４２０のＬＵＴ Ｔ３及びＴ
２（４０６）は‘ｙ’カバー出力（線４２２）を供給す
る。上述した図９のＦＰＧＡ回路配置は、８入力を有す
る‘ｙ’カバーを提供するためにＰＬＣ４００，４２０
の２つのレベルを必要としたことが注目される。したが
って、上述の入力信号（ａ１乃至ａ８）は、‘ｙ’カバ
ー出力信号が発生する前に、ＰＬＣ４００，４２０の２
つのレベルによって処理する必要があった。ゆえに、上
述のように、追加のＰＬＣ４２０レベルは、ＦＰＧＡの
信号伝搬時間とコストの増加ばかりでなく、ＰＬＣ４２
０を適応させるのに要するＦＰＧＡの全体サイズの増加
をもたらす。
は、図９に示されるような２つのＰＬＣ（ＬＣ４００及
びＰＬＣ４２０）を提供する上述の先行技術のＡＴ＆Ｔ
ＯＲＣＡ ＦＰＧＡにおいて実行することができる。
ＰＬＣ４００において、ＬＵＴ Ｔ３及びＴ４（４０
２）は“ｔｍｐ１”カバー出力を供給し、ＬＵＴ Ｔ１
及びＴ０（４０４）は“ｔｍｐ２”カバー出力を供給
し、ＬＵＴ Ｔ３及びＴ２（４０２）とＬＵＴ Ｔ１及
びＴ０（４０４）には、それぞれ４入力（ａ１，ａ３，
ａ５，ａ６，ａ７）が提供されている。ｔｍｐ１及びｔ
ｍｐ２カバー出力は、それぞれ、ＰＬＣ４２０のＬＵＴ
Ｔ３及びＴ２（４０６）に入力され、ＬＵＴ Ｔ３及
びＴ２（４０６）には追加の入力（ａ２，ａ４，ａ８）
が提供されている。ＰＬＣ４２０のＬＵＴ Ｔ３及びＴ
２（４０６）は‘ｙ’カバー出力（線４２２）を供給す
る。上述した図９のＦＰＧＡ回路配置は、８入力を有す
る‘ｙ’カバーを提供するためにＰＬＣ４００，４２０
の２つのレベルを必要としたことが注目される。したが
って、上述の入力信号（ａ１乃至ａ８）は、‘ｙ’カバ
ー出力信号が発生する前に、ＰＬＣ４００，４２０の２
つのレベルによって処理する必要があった。ゆえに、上
述のように、追加のＰＬＣ４２０レベルは、ＦＰＧＡの
信号伝搬時間とコストの増加ばかりでなく、ＰＬＣ４２
０を適応させるのに要するＦＰＧＡの全体サイズの増加
をもたらす。
【００２０】図９の先行技術のＦＰＧＡと対照的に、図
１０は、本発明のデコーダ回路配置を提供する上述のＡ
Ｔ＆Ｔ ＯＲＣＡ ＦＰＧＡのＰＬＣ４５０を示す。Ｐ
ＬＣ４５０は、各々がそれぞれ上述の５入力（ｍ＝５）
ａ１，ａ３，ａ５，ａ６及びａ７を有するＬＵＴ Ｔ３
及びＴ２（４５２）とＬＵＴ Ｔ１及びＴ０（４５４）
を含んでいる。ＬＵＴ Ｔ３及びＴ２（４５２）からの
‘ｔｍｐ１’出力は２対１ＭＵ４５６に接続され、ＬＵ
Ｔ Ｔ１及びＴ０（４５４）からの‘ｔｍｐ２’出力は
２対１ＭＵ４５８に接続されている。ＭＵＸ４５６はデ
コーダ回路４６０に接続されたアドレスセレクタ４５７
を備え、ＭＵＸ４５８はデコーダ回路４６２に接続され
たアドレスセレクタ４５９を備えている。各ＭＵＸ４５
８，４６０の出力（線４７０及び４７２）は、それぞ
れ、その出力が‘ｙ’カバーを提供するＮＡＮＤゲート
４６４に接続されている。デコーダ回路４６０及び４６
２には、それぞれ、上述の３入力（Ｌ＝３）ａ２，ａ４
及びａ８が提供されている。特に、デコーダ回路４６０
は、入力ａ２，ａ４及びａ８がそれぞれ０１０の時にア
クティブロー（０）になるように適応され、デコーダ回
路４６２は、入力ａ２，ａ４及びａ８がそれぞれ１０１
の時にアクティブロー（０）になるように適応されてい
る。
１０は、本発明のデコーダ回路配置を提供する上述のＡ
Ｔ＆Ｔ ＯＲＣＡ ＦＰＧＡのＰＬＣ４５０を示す。Ｐ
ＬＣ４５０は、各々がそれぞれ上述の５入力（ｍ＝５）
ａ１，ａ３，ａ５，ａ６及びａ７を有するＬＵＴ Ｔ３
及びＴ２（４５２）とＬＵＴ Ｔ１及びＴ０（４５４）
を含んでいる。ＬＵＴ Ｔ３及びＴ２（４５２）からの
‘ｔｍｐ１’出力は２対１ＭＵ４５６に接続され、ＬＵ
Ｔ Ｔ１及びＴ０（４５４）からの‘ｔｍｐ２’出力は
２対１ＭＵ４５８に接続されている。ＭＵＸ４５６はデ
コーダ回路４６０に接続されたアドレスセレクタ４５７
を備え、ＭＵＸ４５８はデコーダ回路４６２に接続され
たアドレスセレクタ４５９を備えている。各ＭＵＸ４５
８，４６０の出力（線４７０及び４７２）は、それぞ
れ、その出力が‘ｙ’カバーを提供するＮＡＮＤゲート
４６４に接続されている。デコーダ回路４６０及び４６
２には、それぞれ、上述の３入力（Ｌ＝３）ａ２，ａ４
及びａ８が提供されている。特に、デコーダ回路４６０
は、入力ａ２，ａ４及びａ８がそれぞれ０１０の時にア
クティブロー（０）になるように適応され、デコーダ回
路４６２は、入力ａ２，ａ４及びａ８がそれぞれ１０１
の時にアクティブロー（０）になるように適応されてい
る。
【００２１】したがって、本発明による図１０のＦＰＧ
Ａ回路配置は、図９の先行技術のＦＰＧＡ回路配置と比
較して、同じ８入力（Ｋ＝８，ａ１乃至ａ８）を用いて
同等の‘ｙ’出力を提供する。しかしながら、図１０の
ＦＰＧＡ回路配置は、上述の図９の先行技術のＦＰＧＡ
回路配置が２つのＰＬＣ４００，４２０を必要としたの
と対照的に、１つだけのＰＬＣ４５０を用いることによ
り前記の同等の結果を達成している。したがって、本発
明のＦＰＧＡ回路配置（図１０）は、全体サイズが小さ
くなり、遅延時間が減少し（入力信号は１つのＰＬＣ４
５０で処理することを要するだけである）、ＰＬＣ４０
０及び４２０の２つのレベルを要する先行技術のＦＰＧ
Ａ回路配置と比較して回路のコストが減少するという利
点がある。
Ａ回路配置は、図９の先行技術のＦＰＧＡ回路配置と比
較して、同じ８入力（Ｋ＝８，ａ１乃至ａ８）を用いて
同等の‘ｙ’出力を提供する。しかしながら、図１０の
ＦＰＧＡ回路配置は、上述の図９の先行技術のＦＰＧＡ
回路配置が２つのＰＬＣ４００，４２０を必要としたの
と対照的に、１つだけのＰＬＣ４５０を用いることによ
り前記の同等の結果を達成している。したがって、本発
明のＦＰＧＡ回路配置（図１０）は、全体サイズが小さ
くなり、遅延時間が減少し（入力信号は１つのＰＬＣ４
５０で処理することを要するだけである）、ＰＬＣ４０
０及び４２０の２つのレベルを要する先行技術のＦＰＧ
Ａ回路配置と比較して回路のコストが減少するという利
点がある。
【００２２】ここで開示されたものは単に本発明の原理
の応用例に過ぎない。他の配置及び方法は、本発明の精
神と範囲を逸脱することなく当業者により提供され得
る。
の応用例に過ぎない。他の配置及び方法は、本発明の精
神と範囲を逸脱することなく当業者により提供され得
る。
【図１】先行技術の回路構成のプログラマブルロジック
セルのブロック図を示す。
セルのブロック図を示す。
【図２】先行技術の他の回路構成のプログラマブルロジ
ックセルのブロック図を示す。
ックセルのブロック図を示す。
【図３】先行技術の他の回路構成のプログラマブルロジ
ックセルのブロック図を示す。
ックセルのブロック図を示す。
【図４】本発明を具体化したデコーダ回路配置を実行す
るプログラマブルロジックセルを示す。
るプログラマブルロジックセルを示す。
【図５Ａ】図４のデコーダ回路配置の他の回路構成の１
を示す。
を示す。
【図５Ｂ】図４のデコーダ回路配置の他の回路構成の２
を示す。
を示す。
【図５Ｃ】図４のデコーダ回路配置の他の回路構成の３
を示す。
を示す。
【図６】デコーダ回路配置のマルチプレクサの入力不履
行値を決定するように動作可能な１ビット スタティッ
クＲＡＭを備えた、図４のデコーダ回路配置を示す。
行値を決定するように動作可能な１ビット スタティッ
クＲＡＭを備えた、図４のデコーダ回路配置を示す。
【図７】第１及び第２のルックアップテーブルを有する
プログラマブルロジックセルに用いられた図６のデコー
ダ回路配置を示す。
プログラマブルロジックセルに用いられた図６のデコー
ダ回路配置を示す。
【図８】４対１マルチプレクサを含む図７のデコーダ回
路配置を示す。
路配置を示す。
【図９】互いに縦続接続された２つのプログラマブルロ
ジックセルを有する、先行技術のＦＰＧＡを示す。
ジックセルを有する、先行技術のＦＰＧＡを示す。
【図１０】本発明を具体化したデコーダ回路配置を含む
１つのプログラマブルロジックセルを有するＦＰＧＡを
示す。
１つのプログラマブルロジックセルを有するＦＰＧＡを
示す。
２０２ ＬＵＴ ２０４ ＭＵＸ ２０６ デコーダ回路 ２０８ ｍ入力 ２１０ 出力線 ２１４ 入力端子
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年１月８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】先行技術の回路構成のプログラマブルロジック
セルのブロック図を示す。
セルのブロック図を示す。
【図２】先行技術の他の回路構成のプログラマブルロジ
ックセルのブロック図を示す。
ックセルのブロック図を示す。
【図３】先行技術の他の回路構成のプログラマブルロジ
ックセルのブロック図を示す。
ックセルのブロック図を示す。
【図４】本発明を具体化したデコーダ回路配置を実行す
るプログラマブルロジックセルを示す。
るプログラマブルロジックセルを示す。
【図５】図４のデコーダ回路配置の他の回路構成を示
す。
す。
【図６】デコーダ回路配置のマルチプレクサの入力不履
行値を決定するように動作可能な１ビット スタティッ
クＲＡＭを備えた、図４のデコーダ回路配置を示す。
行値を決定するように動作可能な１ビット スタティッ
クＲＡＭを備えた、図４のデコーダ回路配置を示す。
【図７】第１及び第２のルックアップテーブルを有する
プログラマブルロジックセルに用いられた図６のデコー
ダ回路配置を示す。
プログラマブルロジックセルに用いられた図６のデコー
ダ回路配置を示す。
【図８】４対１マルチプレクサを含む図７のデコーダ回
路配置を示す。
路配置を示す。
【図９】互いに縦続接続された２つのプログラマブルロ
ジックセルを有する、先行技術のＦＰＧＡを示す。
ジックセルを有する、先行技術のＦＰＧＡを示す。
【図１０】本発明を具体化したデコーダ回路配置を含む
１つのプログラマブルロジックセルを有するＦＰＧＡを
示す。
１つのプログラマブルロジックセルを有するＦＰＧＡを
示す。
【符号の説明】 ２０２ ＬＵＴ ２０４ ＭＵＸ ２０６ デコーダ回路 ２０８ ｍ入力 ２１０ 出力線 ２１４ 入力端子
Claims (15)
- 【請求項１】 フィールドプログラマブルゲートアレイ
からなる集積回路であって、 （ａ）複数の入力端子と１つの出力端子を有する少なく
とも１つのルックアップテーブルと、 （ｂ）前記少なくとも１つのルックアップテーブルの出
力端子に接続されたデコーダ回路配置とからなり、前記
デコーダ回路配置は、（ｉ）アドレスセレクタ端子と、
前記少なくとも１つのルックアップテーブルの出力端子
に接続された少なくとも１つの入力端子とを有する多重
化回路と、（ｉｉ）複数の入力端子を有し、前記多重化
回路のアドレスセレクタに接続されたデコーダ回路を含
むことを特徴とする集積回路。 - 【請求項２】 請求項１記載の集積回路において、前記
多重化回路は、前駆少なくとも１つのルックアップテー
ブルの出力端子に接続された第１の入力端子と、不履行
値に接続された第２の入力端子とを有する２対１マルチ
プレクサを含み、前記２対１マルチプレクサは、前記デ
コーダ回路を、前記マルチプレクサの前記第１及び第２
の入力端子間に前記マルチプレクサの出力端子を選択的
に接続可能にさせる、前記デコーダ回路に接続された前
記アドレスセレクタを有する集積回路。 - 【請求項３】 請求項２記載の集積回路において、前記
デコーダ回路配置は、さらに、前記第２の入力端子に接
続され、前記不履行バルブを提供するように動作可能な
１ビットスタティックＲＡＭを含む集積回路。 - 【請求項４】 請求項１記載の集積回路において、前記
デコーダ回路は、複数の入力端子と、前記多重化回路の
アドレスセレクタに接続された出力端子とを有するＮＡ
ＮＤロジックゲートを含む集積回路。 - 【請求項５】 請求項４記載の集積回路において、前記
ＮＡＮＤゲートの各入力端子は２対１マルチプレクサに
接続されている集積回路。 - 【請求項６】 請求項５記載の集積回路において、各々
の前記２対１マルチプレクサは、その各アドレスセレク
タに接続された１ビットスタティックＲＡＭを含む集積
回路。 - 【請求項７】 多数のプログラマブルロジックセルを有
するフィールドプログラマブルゲートアレイ集積回路で
あって、各プログラマブルロジックセルは、 （ａ）各々が複数の入力端子と１つの出力端子を有する
複数のルックアップテーブルと、 （ｂ）前記各ルックアップテーブルの各出力端子に接続
された入力端子を有する第１のマルチプレクサ回路と、 （ｃ）前記第１の多重化手段の出力端子に接続されたデ
コーダ回路配置とからなり、前記デコーダ回路配置は、
（ｉ）前記第１の多重化手段の出力に接続された入力を
有する第２のマルチプレクサ回路と、（ｉｉ）複数の入
力を有し、前記第２の多重化手段のアドレスセレクタに
接続されたデコーダ回路とを含むことを特徴とするフィ
ールドプログラマブルゲートアレイ集積回路。 - 【請求項８】 請求項７記載のフィールドプログラマブ
ルゲートアレイにおいて、前記第１の多重化手段は、前
記第１及び第２のルックアップテーブルに接続された各
入力端子を有する２対１マルチプレクサであるフィール
ドプログラマブルゲートアレイ。 - 【請求項９】 請求項８記載のフィールドプログラマブ
ルゲートアレイにおいて、前記第２の多重化手段は、前
記第１の２対１マルチプレクサの出力に接続された第１
の入力と、前記デコーダ回路に接続されたアドレスセレ
クタとを有する第２の２対１マルチプレクサを含むフィ
ールドプログラマブルゲートアレイ。 - 【請求項１０】 請求項９記載のフィールドプログラマ
ブルゲートアレイにおいて、１ビットスタティックＲＡ
Ｍは前記第２の２対１マルチプレクサの第２の入力に接
続されているフィールドプログラマブルゲートアレイ。 - 【請求項１１】 請求項１０記載のフィールドプログラ
マブルゲートアレイにおいて、前記デコーダ回路は、複
数の入力端子と、前記第２の２対１マルチプレクサのア
ドレスセレクタに接続された１つの出力端子を有するＮ
ＡＮＤロジックゲートを含むフィールドプログラマブル
ゲートアレイ。 - 【請求項１２】 請求項１１記載のフィールドプログラ
マブルゲートアレイにおいて、前記ＮＡＮＤゲートの各
入力端子は２対１マルチプレクサに接続されているフィ
ールドプログラマブルゲートアレイ。 - 【請求項１３】 多数のプログラマブルロジックセルを
有するフィールドプログラマブルゲートアレイ集積回路
であって、各プログラマブルロジックセルは、 （ａ）各々が複数の入力端子と１つの出力端子を有する
複数のルックアップテーブルと、 （ｂ）各々が前記ルックアップテーブルの出力端子に接
続された入力端子を有する複数のマルチプレクサ回路
と、 （ｃ）各々が前記マルチプレクサ回路アドレスセレクタ
に接続された複数のデコーダ回路配置と、 （ｄ）各々が前記各マルチプレクサ回路の出力端子に接
続された複数の入力端子と、１つの出力端子とを有する
ロジック制御回路とからなることを特徴とするフィール
ドプログラマブルゲートアレイ集積回路。 - 【請求項１４】 請求項１３記載のフィールドプログラ
マブルゲートアレイにおいて、前記ロジック制御回路は
ＮＡＮＤゲートであるフィールドプログラマブルゲート
アレイ。 - 【請求項１５】 請求項１４記載のフィールドプログラ
マブルゲートアレイにおいて、前記各マルチプレクサ回
路は２対１マルチプレクサであるフィールドプログラマ
ブルゲートアレイ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/304013 | 1994-09-09 | ||
| US08/304,013 US5442306A (en) | 1994-09-09 | 1994-09-09 | Field programmable gate array using look-up tables, multiplexers and decoders |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08237109A true JPH08237109A (ja) | 1996-09-13 |
Family
ID=23174653
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1994
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1995
- 1995-08-30 EP EP95306055A patent/EP0701328A3/en not_active Withdrawn
- 1995-09-08 JP JP7230833A patent/JPH08237109A/ja not_active Withdrawn
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Also Published As
| Publication number | Publication date |
|---|---|
| US5442306A (en) | 1995-08-15 |
| EP0701328A3 (en) | 1997-07-09 |
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