JPH0823764B2 - 多チヤネルアナログ出力回路 - Google Patents
多チヤネルアナログ出力回路Info
- Publication number
- JPH0823764B2 JPH0823764B2 JP19516587A JP19516587A JPH0823764B2 JP H0823764 B2 JPH0823764 B2 JP H0823764B2 JP 19516587 A JP19516587 A JP 19516587A JP 19516587 A JP19516587 A JP 19516587A JP H0823764 B2 JPH0823764 B2 JP H0823764B2
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- Japan
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- analog
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、プログラマブル・コントロール・システム
の多チヤネルアナログ出力回路に係り、特に、ローコス
トで耐ノイズ性が要求されるプログラマブル・コントロ
ール・システムに好適な多チヤネルアナログ出力回路に
関する。
の多チヤネルアナログ出力回路に係り、特に、ローコス
トで耐ノイズ性が要求されるプログラマブル・コントロ
ール・システムに好適な多チヤネルアナログ出力回路に
関する。
コンピユータを用い、予め設定されているプログラム
と、所定の入力データに基づいて複数の機器の制御を自
動的に遂行していくようにした、プログラマブル・コン
トロール・システム（以下、PCSという）においては、
その出力と被制御機器との間のインターフエースとし
て、多チヤネルアナログ出力回路を必要とする。
と、所定の入力データに基づいて複数の機器の制御を自
動的に遂行していくようにした、プログラマブル・コン
トロール・システム（以下、PCSという）においては、
その出力と被制御機器との間のインターフエースとし
て、多チヤネルアナログ出力回路を必要とする。
このPCSに要求される機能は、周期的に更新される複
数チヤネルのデジタルデータを保持し、これら複数チヤ
ネルのデジタルデータのそれぞれに対応した複数チヤネ
ルのアナログデータを電気的にアイソレートした状態で
それぞれ独立に連続して出力させることであり、このた
め、従来の装置は、第２図に10で示すように、複数の各
出力チヤネル毎にデジタルデータを記憶するフリツプフ
ロツプ7a〜7dと、それをアナログ量に変換するD/A（デ
イジタル・アナログ）コンバータ1a〜1dと、アナログ量
のバツファとなるオペアンプ8a〜8dが設けられ、デコー
ダ回路５により生成されるチヤンネル選択信号により、
PCS本体からの出力データをフリツプフロツプ7a〜7dで
記憶し、アナログ量に変換し、出力する方式となつてい
た。
数チヤネルのデジタルデータを保持し、これら複数チヤ
ネルのデジタルデータのそれぞれに対応した複数チヤネ
ルのアナログデータを電気的にアイソレートした状態で
それぞれ独立に連続して出力させることであり、このた
め、従来の装置は、第２図に10で示すように、複数の各
出力チヤネル毎にデジタルデータを記憶するフリツプフ
ロツプ7a〜7dと、それをアナログ量に変換するD/A（デ
イジタル・アナログ）コンバータ1a〜1dと、アナログ量
のバツファとなるオペアンプ8a〜8dが設けられ、デコー
ダ回路５により生成されるチヤンネル選択信号により、
PCS本体からの出力データをフリツプフロツプ7a〜7dで
記憶し、アナログ量に変換し、出力する方式となつてい
た。
また、このとき、外部配線側に接続される被制御機器
及びそれに対する配線からの誘導を考慮し、耐ノイズ性
を高めるため、フオトカプラ3a,3bが設けられ、入力と
出力の間を電気的にアイソレート（隔離）するようにな
つている。なお、この例は、各チヤネルが８ビツトのデ
イジタルデータ入力で構成され、チヤネル数が４チヤネ
ルの場合を示しており、従つて、９は４チヤネルのバツ
フア回路となる。
及びそれに対する配線からの誘導を考慮し、耐ノイズ性
を高めるため、フオトカプラ3a,3bが設けられ、入力と
出力の間を電気的にアイソレート（隔離）するようにな
つている。なお、この例は、各チヤネルが８ビツトのデ
イジタルデータ入力で構成され、チヤネル数が４チヤネ
ルの場合を示しており、従つて、９は４チヤネルのバツ
フア回路となる。
PCS本体からは、８ビツトからなるNo.1からNo.4まで
の各チヤネルのデイジタルデータDATAが順次、時分割で
所定の周期で入力され、それが同時に並列的に入力され
る２ビツトのアドレスデータADDRESにより各チヤネル毎
に振り分けられ、CH1〜CH4の各アナログ出力として供給
されることになる。
の各チヤネルのデイジタルデータDATAが順次、時分割で
所定の周期で入力され、それが同時に並列的に入力され
る２ビツトのアドレスデータADDRESにより各チヤネル毎
に振り分けられ、CH1〜CH4の各アナログ出力として供給
されることになる。
なお、この種の装置に関連するものとしては、例え
ば、CQ出版株式会社発行「アナログ回路のトラブル対
策」昭和56年１月20日、第４刷発行、第280頁、図10・2
4をあげることができる。
ば、CQ出版株式会社発行「アナログ回路のトラブル対
策」昭和56年１月20日、第４刷発行、第280頁、図10・2
4をあげることができる。
上記従来技術は、デイジタル側のバツフアレジスタに
対するノイズの影響や、D/Aコンバータの使用数につい
ての配慮がなされておらず、耐ノイズ性のローコスト化
の面で問題があつた。すなわち、上記従来技術では、第
２図に示すように、デイジタルデータを記憶するための
バツフアレジスタが、本質的にノイズに弱いフリツプフ
ロツプ7a〜7bで構成され、しかも、これらがフオトカプ
ラ3aの外部信号側（PCSの外部配線側）に設けられてい
るため、ここでのデイジタルデータがノイズの影響を受
け易い。
対するノイズの影響や、D/Aコンバータの使用数につい
ての配慮がなされておらず、耐ノイズ性のローコスト化
の面で問題があつた。すなわち、上記従来技術では、第
２図に示すように、デイジタルデータを記憶するための
バツフアレジスタが、本質的にノイズに弱いフリツプフ
ロツプ7a〜7bで構成され、しかも、これらがフオトカプ
ラ3aの外部信号側（PCSの外部配線側）に設けられてい
るため、ここでのデイジタルデータがノイズの影響を受
け易い。
また、このようにしてフリツプフロツプ7a〜7bのデー
タがノイズにより変化させられてしまつた場合には、PC
Sによる次のデータ更新時期が来るまでは、そのまま誤
まつたデータによるアナログデータが出力され続けるこ
とになり、ノイズの影響が大きく現われてしまう。
タがノイズにより変化させられてしまつた場合には、PC
Sによる次のデータ更新時期が来るまでは、そのまま誤
まつたデータによるアナログデータが出力され続けるこ
とになり、ノイズの影響が大きく現われてしまう。
さらに、この従来技術では、D/Aコンバータが各チヤ
ネル毎に必要であり、結局、上記従来技術では耐ノイズ
性とローコスト化に問題があるのである。
ネル毎に必要であり、結局、上記従来技術では耐ノイズ
性とローコスト化に問題があるのである。
本発明の目的は、デイジタルデータ側のバツフアレジ
スタに対するノイズの影響が少く、かつ、ノイズによる
データ変化の影響が少くて充分な耐ノイズ性が得られ、
その上、高価な回路素子の個数が少くてローコスト化が
容易な多チヤネルアナログ出力回路を提供することにあ
る。
スタに対するノイズの影響が少く、かつ、ノイズによる
データ変化の影響が少くて充分な耐ノイズ性が得られ、
その上、高価な回路素子の個数が少くてローコスト化が
容易な多チヤネルアナログ出力回路を提供することにあ
る。
上記目的は、デイジタルデータを保持するバツフアレ
ジスタを、フオトカプラなどの電気的なアイソレート手
段よりもPCS側に設けると共に、データのチヤネル数と
同数のアナログデータ保持手段を設け、バツフアレジス
タから各チヤネルごとに順次周期的に読み出したデイジ
タルデータをD/A変換し、それを順次、各チヤネルに対
応したアナログデータ保持手段に書き込むようにし、か
つ、このときの読み出し周期を書き込み周期よりも短か
くすることにより達成される。
ジスタを、フオトカプラなどの電気的なアイソレート手
段よりもPCS側に設けると共に、データのチヤネル数と
同数のアナログデータ保持手段を設け、バツフアレジス
タから各チヤネルごとに順次周期的に読み出したデイジ
タルデータをD/A変換し、それを順次、各チヤネルに対
応したアナログデータ保持手段に書き込むようにし、か
つ、このときの読み出し周期を書き込み周期よりも短か
くすることにより達成される。
デイジタルデータを保持するバツフアレジスタに対す
るノイズの影響は電気的にアイソレートされ、かつ、こ
のバツフアレジスタに対するデイジタルデータの書き込
みよりも短い周期で読み出しを行なうことにより、誤ま
つたアナログデータが出力されてしまう時期が短かくな
るため、耐ノイズ性が改善される。
るノイズの影響は電気的にアイソレートされ、かつ、こ
のバツフアレジスタに対するデイジタルデータの書き込
みよりも短い周期で読み出しを行なうことにより、誤ま
つたアナログデータが出力されてしまう時期が短かくな
るため、耐ノイズ性が改善される。
また、バツフアレジスタから各チヤネルごとに順次読
出してD/A変換することができるため、D/A変換手段はチ
ヤネル数とは無関係に１個で済み、ローコスト化が容易
である。
出してD/A変換することができるため、D/A変換手段はチ
ヤネル数とは無関係に１個で済み、ローコスト化が容易
である。
以下、本発明による多チヤネルアナログ出力回路につ
いて、図示の実施例により詳細に説明する。
いて、図示の実施例により詳細に説明する。
第１図は本発明の一実施例で、第２図の従来例と同様
に、８ビツト、４チヤネルのデイジタルデータをアナロ
グ信号として外部配線側に出力するPCSの多チヤネルア
ナログ出力回路として本発明を実施したもので、図にお
いて、１はD/A変換器、2a〜2bはS/H回路（サンプル・ア
ンド・ホールド回路）、４はデユアルポートRAM、６は
分周回路であり、その他は第２図で説明した通りであ
る。
に、８ビツト、４チヤネルのデイジタルデータをアナロ
グ信号として外部配線側に出力するPCSの多チヤネルア
ナログ出力回路として本発明を実施したもので、図にお
いて、１はD/A変換器、2a〜2bはS/H回路（サンプル・ア
ンド・ホールド回路）、４はデユアルポートRAM、６は
分周回路であり、その他は第２図で説明した通りであ
る。
デユアルポートRAM4は内部に４個の８ビツトのレジス
タReg.1〜Reg.4が設定されており、これらのレジスタRe
g.1〜４はPOSから供給されるアドレスADDRESSにより順
次、書込選択され、４チヤネルのデータDATAが順次、各
チヤネルごとに周期的に書き込まれてゆくようになつて
いる。
タReg.1〜Reg.4が設定されており、これらのレジスタRe
g.1〜４はPOSから供給されるアドレスADDRESSにより順
次、書込選択され、４チヤネルのデータDATAが順次、各
チヤネルごとに周期的に書き込まれてゆくようになつて
いる。
このときの書込周期は例えば40〜100m秒位に設定され
るが、この実施例では40m秒となつており、従つて、各
レジスタReg.1〜４のデータは、順次、10m秒ごとに書き
代えられてゆき結局、各チヤネルのデータはそれぞれ40
m秒で更新されることになる。
るが、この実施例では40m秒となつており、従つて、各
レジスタReg.1〜４のデータは、順次、10m秒ごとに書き
代えられてゆき結局、各チヤネルのデータはそれぞれ40
m秒で更新されることになる。
一方、分周回路６はPCSから供給されるクロツクCLKを
分周し、２ビツトのアドレスａを出力し、このアドレス
ａによりデユアルポートRAM4の各レジスタReg.1〜４の
読出選択を行なわせると共に、このアドレスａによりデ
コーダ回路５からサンプルパルスY0〜Y3を出力させ、フ
オトカプラ3bを介して各チヤネルのS/H回路2a〜2dに供
給する働きをしている。なお、このときの分周回路６に
よるアドレスａの周期は1m秒に設定してあり、従つて、
このアドレスａは0.25m秒ごとに次に移り、1m秒で元の
アドレスに戻るようになつている。
分周し、２ビツトのアドレスａを出力し、このアドレス
ａによりデユアルポートRAM4の各レジスタReg.1〜４の
読出選択を行なわせると共に、このアドレスａによりデ
コーダ回路５からサンプルパルスY0〜Y3を出力させ、フ
オトカプラ3bを介して各チヤネルのS/H回路2a〜2dに供
給する働きをしている。なお、このときの分周回路６に
よるアドレスａの周期は1m秒に設定してあり、従つて、
このアドレスａは0.25m秒ごとに次に移り、1m秒で元の
アドレスに戻るようになつている。
そこで、デユアルポートRAM4の各レジスタReg.1〜４
は分周回路６から供給されるアドレスａ（Reg.ADDRES
S）によつて順次、読出選択され、各レジスタReg.1〜４
に書き込まれている８ビツトのデータは、アドレスａが
変るごとに順次読み出され、フオトカプラ3aを介してD/
A変換器１に入力されてアナログ化され、S/H回路2a〜2d
に供給されてゆくことになる。
は分周回路６から供給されるアドレスａ（Reg.ADDRES
S）によつて順次、読出選択され、各レジスタReg.1〜４
に書き込まれている８ビツトのデータは、アドレスａが
変るごとに順次読み出され、フオトカプラ3aを介してD/
A変換器１に入力されてアナログ化され、S/H回路2a〜2d
に供給されてゆくことになる。
ところで、これらのS/H回路2a〜2dは、それぞれフオ
トカプラ3bを介して入力されているサンプルパレスY0〜
Y3により制御されており、この結果、これらのS/H回路2
a〜2dのそれぞれは、対応するサンプルパレスY0〜Y3が
入力されるごとに、そのときD/A変換器１の出力に現わ
れているアナログデータを記憶し、次に再び対応するサ
ンプルパルスY0〜Y3が現われるまで、この前回に記憶し
たアナログデータを外部配線側に出力し続ける働きをす
る。
トカプラ3bを介して入力されているサンプルパレスY0〜
Y3により制御されており、この結果、これらのS/H回路2
a〜2dのそれぞれは、対応するサンプルパレスY0〜Y3が
入力されるごとに、そのときD/A変換器１の出力に現わ
れているアナログデータを記憶し、次に再び対応するサ
ンプルパルスY0〜Y3が現われるまで、この前回に記憶し
たアナログデータを外部配線側に出力し続ける働きをす
る。
そして、デユアルポートRAM4の各レジスタReg.1〜４
の読出選択も、S/H回路2a〜2bのサンプルパルスY0〜Y3
も共にアドレスａで制御されており、この結果、デユア
ルポートRAM4のレジスタReg.1から読み出されたデータ
はS/H回路2aにサンプルホールドされ、以下同様に、レ
ジスタReg.2のデータはS/H回路2bに、レジスタReg.3の
データはS/H回路2cに、そしてレジスタReg.4のデータは
S/H回路2dにそれぞれ記憶保持されることになり、その
周期は1m秒となつている。
の読出選択も、S/H回路2a〜2bのサンプルパルスY0〜Y3
も共にアドレスａで制御されており、この結果、デユア
ルポートRAM4のレジスタReg.1から読み出されたデータ
はS/H回路2aにサンプルホールドされ、以下同様に、レ
ジスタReg.2のデータはS/H回路2bに、レジスタReg.3の
データはS/H回路2cに、そしてレジスタReg.4のデータは
S/H回路2dにそれぞれ記憶保持されることになり、その
周期は1m秒となつている。
一方、上記したように、デユアルポートRAM4の各レジ
スタReg.1〜４に対するデータの書込周期は40m秒となつ
ており、これらの書込周期と読出周期は独立したものと
なつている。
スタReg.1〜４に対するデータの書込周期は40m秒となつ
ており、これらの書込周期と読出周期は独立したものと
なつている。
従つて、この実施例によれば、デイジタルデータのバ
ツフアレジスタとして機能するデユアルポートRAM4がフ
オトカプラ3a,3bにより外部配線側から電気的にアイソ
レートされており、このため、たとえ外部配線側でのノ
イズ環境が劣悪であつても、デユアルポートRAM4のデー
タが影響を受ける虞れはほとんどない。
ツフアレジスタとして機能するデユアルポートRAM4がフ
オトカプラ3a,3bにより外部配線側から電気的にアイソ
レートされており、このため、たとえ外部配線側でのノ
イズ環境が劣悪であつても、デユアルポートRAM4のデー
タが影響を受ける虞れはほとんどない。
また、この実施例によれば、カナログ出力データがS/
H回路2a〜2bによつて保持されるようになつており、外
部配線側に直接接続されているが、このS/H回路はアナ
ログ信号でデータを保持するものなので、ノイズの影響
を受け難く、またノイズが混入しても大きなデータ変化
を生じる虞れは少ない上、この実施例によれば、これら
のS/H回路2a〜2dのサンプルホールド周期が、デユアル
ポートRAM4の各レジスタReg.1〜４のデータ更新周期、
つまりPCS本体によるデータの更新周期と無関係に、そ
れよりも充分に短い1m秒となつているため、たとえS/H
回路2a〜2dのアナログデータがノイズにより変化させら
れても、最大でも1m秒以内で正しい値に修正されてしま
うため、ノイズの影響は充分に抑えられてしまう。
H回路2a〜2bによつて保持されるようになつており、外
部配線側に直接接続されているが、このS/H回路はアナ
ログ信号でデータを保持するものなので、ノイズの影響
を受け難く、またノイズが混入しても大きなデータ変化
を生じる虞れは少ない上、この実施例によれば、これら
のS/H回路2a〜2dのサンプルホールド周期が、デユアル
ポートRAM4の各レジスタReg.1〜４のデータ更新周期、
つまりPCS本体によるデータの更新周期と無関係に、そ
れよりも充分に短い1m秒となつているため、たとえS/H
回路2a〜2dのアナログデータがノイズにより変化させら
れても、最大でも1m秒以内で正しい値に修正されてしま
うため、ノイズの影響は充分に抑えられてしまう。
次に、この実施例の動作を第３図のタイミングチヤー
トにより、さらに詳細に説明する。
トにより、さらに詳細に説明する。
第３図において、（ａ）は分周回路６が発生するアド
レスａで、チヤネルCH1〜４のアドレスをサイクリツク
に発生する。
レスａで、チヤネルCH1〜４のアドレスをサイクリツク
に発生する。
このアドレスａを受けてデコード回路５は、（３）の
波形で示すサンプルパルスY0〜Y3をS/H回路２へ送出
し、アナログ量のホールドを行なわせるようにする。
波形で示すサンプルパルスY0〜Y3をS/H回路２へ送出
し、アナログ量のホールドを行なわせるようにする。
ここで、上記アドレスａによるCH1〜４の走査タイミ
ングを自己スキヤンサイクルとすれば、この自己スキヤ
ンサイクルは1m秒であり、第３図（６）にｄで示すPCS
本体によるスキヤン時間（40m秒）よりも充分短い時間
としている。
ングを自己スキヤンサイクルとすれば、この自己スキヤ
ンサイクルは1m秒であり、第３図（６）にｄで示すPCS
本体によるスキヤン時間（40m秒）よりも充分短い時間
としている。
そこで、第３図（４）の波形ｃで示すチヤンネルCH1
のアナログ出力波形に注目すると、（１）のタイミング
で外来ノイズによりアナログ出力値が一時的に変化した
としても、それは自己スキヤンサイクル以内の極く短時
間後であるタイミング（２）にて正しい出力値に回復す
ることを示している。
のアナログ出力波形に注目すると、（１）のタイミング
で外来ノイズによりアナログ出力値が一時的に変化した
としても、それは自己スキヤンサイクル以内の極く短時
間後であるタイミング（２）にて正しい出力値に回復す
ることを示している。
しかして、もし第２図の従来回路で同じ現象が起きた
場合には、第３図（５）の波形ｃにおけるタイミング
（３）、つまり最大ではPCS本体の次のスキヤン時点ま
で正しい値に戻らないことになり、しかもこのPCS本体
のスキヤン時間がユーザのプログラムの長さに依存する
ことから、上記のように40m秒にとどまるという保障
は、必ずしもなく、この回復時間は更に延びる可能性が
あるのに対し、本発明の実施例によれば、上記したよう
に1m秒以内に必らずアナログ出力値が正しい値に回復す
る。
場合には、第３図（５）の波形ｃにおけるタイミング
（３）、つまり最大ではPCS本体の次のスキヤン時点ま
で正しい値に戻らないことになり、しかもこのPCS本体
のスキヤン時間がユーザのプログラムの長さに依存する
ことから、上記のように40m秒にとどまるという保障
は、必ずしもなく、この回復時間は更に延びる可能性が
あるのに対し、本発明の実施例によれば、上記したよう
に1m秒以内に必らずアナログ出力値が正しい値に回復す
る。
ところで、上記実施例では、PCS本体によるスキヤン
とアナログ出力回路による自己スキヤンとが特に同期を
取つて行なうようになつていない。そして、このためPC
S本体からのデータの書き込みと、アナログ出力側から
のデータの読み出しとが同時に発生する、いわゆる競合
の可能性がある。
とアナログ出力回路による自己スキヤンとが特に同期を
取つて行なうようになつていない。そして、このためPC
S本体からのデータの書き込みと、アナログ出力側から
のデータの読み出しとが同時に発生する、いわゆる競合
の可能性がある。
しかしながら、上記実施例では多チヤンネルバツフア
レジスタとしてデユアルポートRAMを用い、PCS本体側と
アナログ出力側の双方向からのアクセスを可能にしたの
で、競合の虞れをなくすことができる。
レジスタとしてデユアルポートRAMを用い、PCS本体側と
アナログ出力側の双方向からのアクセスを可能にしたの
で、競合の虞れをなくすことができる。
なお、これに代えて、CPS本体によるスキヤンと、ア
ナログ出力側の自己スキヤンとが同期して行なわれるよ
うにし、これにより競合が起らないようにしてもよいこ
とは言うまでもない。
ナログ出力側の自己スキヤンとが同期して行なわれるよ
うにし、これにより競合が起らないようにしてもよいこ
とは言うまでもない。
〔発明の効果〕 本発明によれば、外部配線側からのノイズによる影響
は、主としてアナログデータ上でしか現われないように
でき、しかも、その回復までの時間も充分に短かくでき
るから、耐ノイズ性を高め、信頼性を増すことができ
る。
は、主としてアナログデータ上でしか現われないように
でき、しかも、その回復までの時間も充分に短かくでき
るから、耐ノイズ性を高め、信頼性を増すことができ
る。
また、本発明によれば、データのチヤネル数と無関係
にD/A変換手段は１個設けるだけで済み、ローコスト化
が容易である。
にD/A変換手段は１個設けるだけで済み、ローコスト化
が容易である。
第１図は本発明による多チヤネルアナログ出力回路の一
実施例を示すブロツク図、第２図は従来例のブロツク
図、第３図は動作説明用のタイムチヤートである。 １……D/A変換器、2a〜2d……サンプル・アンド・ホー
ルド（S/H）回路、3a,3b……フオトカプラ、４……デユ
アルポートRAM、５……デコーダ回路、６……分周回
路、10……多チヤネルアナログ出力回路。
実施例を示すブロツク図、第２図は従来例のブロツク
図、第３図は動作説明用のタイムチヤートである。 １……D/A変換器、2a〜2d……サンプル・アンド・ホー
ルド（S/H）回路、3a,3b……フオトカプラ、４……デユ
アルポートRAM、５……デコーダ回路、６……分周回
路、10……多チヤネルアナログ出力回路。
Claims (4)
- 【請求項１】周期的に更新される複数チヤネルのデジタ
ルデータを保持し、これら複数チヤネルのデジタルデー
タのそれぞれに対応した複数チヤネルのアナログデータ
を電気的にアイソレートした状態でそれぞれ独立に連続
的して出力するための多チヤネルアナログ出力回路にお
いて、上記複数チヤネルのデジタルデータを各チヤネル
ごとに保持する多チヤネルバツフアレジスタ手段と、該
多チヤネルバツフアレジスタ手段から各チヤネルごとに
読出したデジタルデータを電気的にアイソレートしてア
ナログデータ化するデジタル・アナログ変換手段と、該
デジタル・アナログ変換手段の出力を各チヤネルごとに
独立に保持する多チヤネルアナログデータ保持手段とを
設け、上記多チヤネルバツフアレジスタ手段の各チヤネ
ルごとのデジタルデータの読出周期を該多チヤネルバツ
フアレジスタ手段に対するデジタルデータの更新周期よ
りも短かい周期に設定したことを特徴とする多チヤネル
アナログ出力回路。 - 【請求項２】特許請求の範囲第１項において、上記多チ
ヤネルバツフアレジスタ手段が、デユアル・ポート・ラ
ンダム・アクセス・メモリで構成されていることを特徴
とする多チヤネルアナログ出力回路。 - 【請求項３】特許請求の範囲第１項において、上記多チ
ヤネルアナログデータ保持手段が、複数のサンプル・ホ
ールド回路で構成されていることを特徴とする多チヤネ
ルアナログ出力回路。 - 【請求項４】特許請求の範囲第１項において、上記電気
的にアイソレートするため手段がフオトカプラで構成さ
れていることを特徴とする多チヤネルアナログ出力回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19516587A JPH0823764B2 (ja) | 1987-08-06 | 1987-08-06 | 多チヤネルアナログ出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19516587A JPH0823764B2 (ja) | 1987-08-06 | 1987-08-06 | 多チヤネルアナログ出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6441011A JPS6441011A (en) | 1989-02-13 |
| JPH0823764B2 true JPH0823764B2 (ja) | 1996-03-06 |
Family
ID=16336511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19516587A Expired - Fee Related JPH0823764B2 (ja) | 1987-08-06 | 1987-08-06 | 多チヤネルアナログ出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0823764B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7982520B2 (en) | 2009-12-18 | 2011-07-19 | Advantest Corporation | Signal generating apparatus and test apparatus |
-
1987
- 1987-08-06 JP JP19516587A patent/JPH0823764B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPS6441011A (en) | 1989-02-13 |
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