JPH0445063Y2 - - Google Patents
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- Publication number
- JPH0445063Y2 JPH0445063Y2 JP1986080139U JP8013986U JPH0445063Y2 JP H0445063 Y2 JPH0445063 Y2 JP H0445063Y2 JP 1986080139 U JP1986080139 U JP 1986080139U JP 8013986 U JP8013986 U JP 8013986U JP H0445063 Y2 JPH0445063 Y2 JP H0445063Y2
- Authority
- JP
- Japan
- Prior art keywords
- initialization signal
- start address
- output
- circuit
- buffer circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Description
【考案の詳細な説明】
＜産業上の利用分野＞
本考案は、マイクロプログラム制御装置におい
て、マイクロ命令が格納されるマイクロプログラ
ム・メモリにスタート・アドレスを出力するスタ
ート・アドレス生成回路に関するものである。
て、マイクロ命令が格納されるマイクロプログラ
ム・メモリにスタート・アドレスを出力するスタ
ート・アドレス生成回路に関するものである。
＜従来の技術＞
マイクロプログラム制御装置は、１マイロク・
ステツプ毎にマイクロプログラム・メモリから順
次マイクロ命令を読み出して所定の動作を行なう
ものであり、一般的なマイクロプログラム制御装
置の例を第３図に表わす。
ステツプ毎にマイクロプログラム・メモリから順
次マイクロ命令を読み出して所定の動作を行なう
ものであり、一般的なマイクロプログラム制御装
置の例を第３図に表わす。
この図に示す装置は、パイプライン・レジスタ
１を有し、制御クロツク・パルスCPによるタイ
ミングで制御され、制御対象２に対してマイクロ
命令Ｉ（Ａ）が実行されている時に、マルチプレ
クサ３出力を入力するアドレス・シーケンサ４か
らの次にアドレスＡ＋１によつてマイクロプログ
ラム・メモリ５からマイクロ命令Ｉ（Ａ＋１）が
読み出されてパイプライン・レジスタ１に格納さ
れる装置であり、マイクロ命令の実行中に並列し
て次のマイクロ命令の読み出しを行なうものであ
る。
１を有し、制御クロツク・パルスCPによるタイ
ミングで制御され、制御対象２に対してマイクロ
命令Ｉ（Ａ）が実行されている時に、マルチプレ
クサ３出力を入力するアドレス・シーケンサ４か
らの次にアドレスＡ＋１によつてマイクロプログ
ラム・メモリ５からマイクロ命令Ｉ（Ａ＋１）が
読み出されてパイプライン・レジスタ１に格納さ
れる装置であり、マイクロ命令の実行中に並列し
て次のマイクロ命令の読み出しを行なうものであ
る。
このようなマイクロプログラム制御装置に付加
される、スタート・アドレスを生成するスター
ト・アドレス生成回路６を第４図に示す。
される、スタート・アドレスを生成するスター
ト・アドレス生成回路６を第４図に示す。
このスタート・アドレス生成回路６は、デイレ
イ回路６1とスタート・アドレスSAが与えられる
バツフア回路６2より構成され、初期化信号
INZRSTがデイレイ回路６1を経由してアドレ
ス・シーケンサ４の出力制御端子に入力され
るとともに、バツフア回路６2のイネーブル端子
Ｇに入力される。
イ回路６1とスタート・アドレスSAが与えられる
バツフア回路６2より構成され、初期化信号
INZRSTがデイレイ回路６1を経由してアドレ
ス・シーケンサ４の出力制御端子に入力され
るとともに、バツフア回路６2のイネーブル端子
Ｇに入力される。
従つて、初期化信号INZRSTがアクテイブ
“Ｈ”の場合は、アドレス・シーケンサ４のアド
レス出力Ｙは無効となり、バツフア回路６2がイ
ネーブルでスタート・アドレスSAがマイクロプ
ログラム・メモリ５に与えられる。一方、初期化
信号INZRSTがインアクテイブ“Ｌ”の場合は、
バツフア回路６2がデイスイネーブルで、デイレ
イ回路６1の初期化信号INZRSTのデイレイ出力
がアドレス・シーケンサ４に与えられ、そのアド
レス出力Ｙがマイクロプログラム・メモリ５に与
えられる。
“Ｈ”の場合は、アドレス・シーケンサ４のアド
レス出力Ｙは無効となり、バツフア回路６2がイ
ネーブルでスタート・アドレスSAがマイクロプ
ログラム・メモリ５に与えられる。一方、初期化
信号INZRSTがインアクテイブ“Ｌ”の場合は、
バツフア回路６2がデイスイネーブルで、デイレ
イ回路６1の初期化信号INZRSTのデイレイ出力
がアドレス・シーケンサ４に与えられ、そのアド
レス出力Ｙがマイクロプログラム・メモリ５に与
えられる。
ここで、初期化信号INZRSTと制御クロツ
ク・パルスCPの位相関係は第５図イ，ロの通り
であり、初期化信号INZRSTがインアクテイブ
“Ｌ”になつてから制御クロツク・パルスCPが立
ち上がるまでの時間ΔTには一般的にばらつきが
あり、１マイクロ・ステツプの時間Ｔ及び時間
ΔTのばらつきを考慮した上でデイレイ回路６1の
適切なデイレイ定数を決定しなければならず、ハ
ードウエア設計上、困難さを生じていた。
ク・パルスCPの位相関係は第５図イ，ロの通り
であり、初期化信号INZRSTがインアクテイブ
“Ｌ”になつてから制御クロツク・パルスCPが立
ち上がるまでの時間ΔTには一般的にばらつきが
あり、１マイクロ・ステツプの時間Ｔ及び時間
ΔTのばらつきを考慮した上でデイレイ回路６1の
適切なデイレイ定数を決定しなければならず、ハ
ードウエア設計上、困難さを生じていた。
＜考案が解決しようとする問題点＞
本考案が解決しようとする問題は、初期化信号
と制御クロツク・パルスとの位相差及び１マイク
ロ・ステツプ時間に依存せずに動作するようにス
タート・アドレス生成回路を構成することであ
り、簡単な構成のスタート・アドレス生成回路を
得ることを目的とする。
と制御クロツク・パルスとの位相差及び１マイク
ロ・ステツプ時間に依存せずに動作するようにス
タート・アドレス生成回路を構成することであ
り、簡単な構成のスタート・アドレス生成回路を
得ることを目的とする。
＜問題点を解決するための手段＞
上記した問題を解決した本考案は、マイクロ命
令が格納されるマイクロプログラム・メモリにス
タート・アドレスを出力するスタート・アドレス
生成回路において、 マイクロプログラムのスタート・アドレスを前
記マイクロプログラム・メモリに直接与えるバツ
フア回路と、 データ端子には常に“Ｈ”レベルが与えられて
リセツト端子に初期化信号を受けるとともにクロ
ツク端子に制御クロツク・パルスを受け、前記初
期化信号がアクテイブの時はその出力は前記バツ
フア回路をイネーブルとし、前記初期化信号がア
クテイブからインアクテイブになりかつ前記制御
クロツク・パルスの最初の立ち上がりエツジが来
ない時は前記バツフア回路をアクテイブのままと
し、前記初期化信号がインアクテイブで前記制御
クロツク・パルスの最初の立ち上がりエツジが来
た場合にその出力は前記バツフア回路をデイスイ
ネーブルとして通常のアドレス・シーケンサをイ
ネーブルとするＤフリツプ・フロツプ回路とを有
するスタート・アドレス生成回路である。
令が格納されるマイクロプログラム・メモリにス
タート・アドレスを出力するスタート・アドレス
生成回路において、 マイクロプログラムのスタート・アドレスを前
記マイクロプログラム・メモリに直接与えるバツ
フア回路と、 データ端子には常に“Ｈ”レベルが与えられて
リセツト端子に初期化信号を受けるとともにクロ
ツク端子に制御クロツク・パルスを受け、前記初
期化信号がアクテイブの時はその出力は前記バツ
フア回路をイネーブルとし、前記初期化信号がア
クテイブからインアクテイブになりかつ前記制御
クロツク・パルスの最初の立ち上がりエツジが来
ない時は前記バツフア回路をアクテイブのままと
し、前記初期化信号がインアクテイブで前記制御
クロツク・パルスの最初の立ち上がりエツジが来
た場合にその出力は前記バツフア回路をデイスイ
ネーブルとして通常のアドレス・シーケンサをイ
ネーブルとするＤフリツプ・フロツプ回路とを有
するスタート・アドレス生成回路である。
＜作用＞
本考案のスタート・アドレス生成回路は、初期
化信号がアクテイブの時はスタート・アドレスを
選択し、初期化信号がインアクテイブの時は制御
クロツク・パルスの立ち上がり時点でアドレス・
シーケンサのアドレス出力に切り換える。
化信号がアクテイブの時はスタート・アドレスを
選択し、初期化信号がインアクテイブの時は制御
クロツク・パルスの立ち上がり時点でアドレス・
シーケンサのアドレス出力に切り換える。
＜実施例＞
第１図は本考案を実施したスタート・アドレス
生成回路の構成ブロツク図である。
生成回路の構成ブロツク図である。
このスタート・アドレス生成回路６において、
スタート・アドレスSAとアドレス・シーケンサ
４のアドレス出力を選択する選択回路として、Ｄ
フリツプ・フロツプ回路６3が用いられる。バツ
フア回路６2は第４図に示した従来のものと同じ
である。
スタート・アドレスSAとアドレス・シーケンサ
４のアドレス出力を選択する選択回路として、Ｄ
フリツプ・フロツプ回路６3が用いられる。バツ
フア回路６2は第４図に示した従来のものと同じ
である。
Ｄフリツプ・フロツプ回路６3には、初期化信
号INZRSTをリセツト端子RDに与え、制御クロ
ツク・パルスCPをクロツク端子CKに与え、デー
タ端子Ｄには常に“Ｈ”レベルを与える。そし
て、端子出力をアドレス・シーケンサ４の出力
制御端子及びバツフア回路６2のイネーブル端
子Ｇに与える。
号INZRSTをリセツト端子RDに与え、制御クロ
ツク・パルスCPをクロツク端子CKに与え、デー
タ端子Ｄには常に“Ｈ”レベルを与える。そし
て、端子出力をアドレス・シーケンサ４の出力
制御端子及びバツフア回路６2のイネーブル端
子Ｇに与える。
即ち、出力“Ｈ”の時、アドレス・シーケン
サ４出力Ｙが無効（ハイインピーダンス状態）で
バツフア回路６2の出力が有効となり、出力
“Ｌ”の時、アドレス・シーケンサ４出力Ｙが有
効でバツフア回路６2出力が無効となる。
サ４出力Ｙが無効（ハイインピーダンス状態）で
バツフア回路６2の出力が有効となり、出力
“Ｌ”の時、アドレス・シーケンサ４出力Ｙが有
効でバツフア回路６2出力が無効となる。
さて、このように構成された本考案のスター
ト・アドレス生成回路６の動作を第２図イ，ロ，
ハ，ニ，ホ，ヘのタイムチヤートを用いて説明す
る。
ト・アドレス生成回路６の動作を第２図イ，ロ，
ハ，ニ，ホ，ヘのタイムチヤートを用いて説明す
る。
はじめに、初期化信号INZRSTがアクテイブ
“Ｈ”の場合、Ｄフリツプ・フロツプ回路６3の
出力は“Ｈ”である。従つて、アドレス・シーケ
ンサ４の出力Ｙは無効、バツフア回路６2の出力
は有効となり、バツフア回路６2からスタート・
アドレスSAがマイクロプログラム・メモリ５に
与えられ、対応するマイクロ命令Ｉ（SA）が読み
出される。
“Ｈ”の場合、Ｄフリツプ・フロツプ回路６3の
出力は“Ｈ”である。従つて、アドレス・シーケ
ンサ４の出力Ｙは無効、バツフア回路６2の出力
は有効となり、バツフア回路６2からスタート・
アドレスSAがマイクロプログラム・メモリ５に
与えられ、対応するマイクロ命令Ｉ（SA）が読み
出される。
初期化信号INZRSTがインアクテイブ“Ｌ”
かつ制御クロツク・パルスCPの最初の立ち上が
りエツジが来ない場合、Ｄフリツプ・フロツプ回
路６3のリセツト端子RDには“Ｌ”が与えられる
が、出力は“Ｈ”でマイクロ命令Ｉ（SA）の読
み出し動作が継続される。
かつ制御クロツク・パルスCPの最初の立ち上が
りエツジが来ない場合、Ｄフリツプ・フロツプ回
路６3のリセツト端子RDには“Ｌ”が与えられる
が、出力は“Ｈ”でマイクロ命令Ｉ（SA）の読
み出し動作が継続される。
初期化信号INZRSTがインアクテイブ“Ｌ”
かつ制御クロツク・パルスCPの最初の立ち上が
りエツジが来た場合、このタイミングでパイプラ
イン・レジスタ１にマイクロ命令Ｉ（SA）がセツ
トされ、同時にＤフリツプ・フロツプ回路６3の
Ｑ出力が“Ｌ”となる。このとき、バツフア回路
６2はデイスイネーブルでその出力は無効となり、
アドレス・シーケンサ４のアドレス出力Ｙ（＝Ａ）
がマイクロプログラム・メモリ５に与えられ、対
応するマイクロ命令Ｉ（Ａ）が読み出される。
かつ制御クロツク・パルスCPの最初の立ち上が
りエツジが来た場合、このタイミングでパイプラ
イン・レジスタ１にマイクロ命令Ｉ（SA）がセツ
トされ、同時にＤフリツプ・フロツプ回路６3の
Ｑ出力が“Ｌ”となる。このとき、バツフア回路
６2はデイスイネーブルでその出力は無効となり、
アドレス・シーケンサ４のアドレス出力Ｙ（＝Ａ）
がマイクロプログラム・メモリ５に与えられ、対
応するマイクロ命令Ｉ（Ａ）が読み出される。
以下、通常のマイクロプログラムの動作が行な
われる。
われる。
このようにして、スタート・アドレスと通常の
アドレス・シーケンサのアドレス出力を切り換え
る。
アドレス・シーケンサのアドレス出力を切り換え
る。
＜考案の効果＞
本考案のスタート・アドレス生成回路は、初期
化信号がアクテイブの時はスタート・アドレスを
選択し、初期化信号がインアクテイブの時は制御
クロツク・パルスの立ち上がり時点でアドレス・
シーケンサのアドレス出力に切り換えるので、初
期化信号と制御クロツク・パルスとの位相差及び
１マイクロ・ステツプ時間に依存せずに動作する
スタート・アドレス生成回路を構成することがで
き、簡単な構成のスタート・アドレス生成回路を
得ることができる。
化信号がアクテイブの時はスタート・アドレスを
選択し、初期化信号がインアクテイブの時は制御
クロツク・パルスの立ち上がり時点でアドレス・
シーケンサのアドレス出力に切り換えるので、初
期化信号と制御クロツク・パルスとの位相差及び
１マイクロ・ステツプ時間に依存せずに動作する
スタート・アドレス生成回路を構成することがで
き、簡単な構成のスタート・アドレス生成回路を
得ることができる。
第１図は本考案を実施したスタート・アドレス
生成回路の構成ブロツク図、第２図イ，ロ，ハ，
ニ，ホ，ヘは本考案のスタート・アドレス生成回
路の動作を説明するためのタイムチヤート、第３
図は一般的なマイクロプログラム制御装置の構成
図、第４図は従来のスタート・アドレス生成回路
の構成図、第５図イ，ロは従来のスタート・アド
レス生成回路における初期化信号と制御クロツ
ク・パルスの位相関係図である。 １……パイプライン・レジスタ、２……制御対
象、３……マルチプレクサ、４……アドレス・シ
ーケンサ、５……マイクロプログラム・メモリ、
６……スタート・アドレス生成回路、６1……デ
イレイ回路、６2……バツフア回路、６3……Ｄフ
リツプ・フロツプ回路。
生成回路の構成ブロツク図、第２図イ，ロ，ハ，
ニ，ホ，ヘは本考案のスタート・アドレス生成回
路の動作を説明するためのタイムチヤート、第３
図は一般的なマイクロプログラム制御装置の構成
図、第４図は従来のスタート・アドレス生成回路
の構成図、第５図イ，ロは従来のスタート・アド
レス生成回路における初期化信号と制御クロツ
ク・パルスの位相関係図である。 １……パイプライン・レジスタ、２……制御対
象、３……マルチプレクサ、４……アドレス・シ
ーケンサ、５……マイクロプログラム・メモリ、
６……スタート・アドレス生成回路、６1……デ
イレイ回路、６2……バツフア回路、６3……Ｄフ
リツプ・フロツプ回路。
Claims (1)
- 【実用新案登録請求の範囲】 マイクロ命令が格納されるマイクロプログラ
ム・メモリにスタート・アドレスを出力するスタ
ート・アドレス生成回路において、 マイクロプログラムのスタート・アドレスを前
記マイクロプログラム・メモリに直接与えるバツ
フア回路と、 データ端子には常に“Ｈ”レベルが与えられて
リセツト端子に初期化信号を受けるとともにクロ
ツク端子に制御クロツク・パルスを受け、前記初
期化信号がアクテイブの時はその出力は前記バツ
フア回路をイネーブルとし、前記初期化信号がア
クテイブからインアクテイブになりかつ前記制御
クロツク・パルスの最初の立ち上がりエツジが来
ない時は前記バツフア回路をアクテイブのままと
し、前記初期化信号がインアクテイブで前記制御
クロツク・パルスの最初の立ち上がりエツジが来
た場合にその出力は前記バツフア回路をデイスイ
ネーブルとして通常のアドレス・シーケンサをイ
ネーブルとするＤフリツプ・フロツプ回路とを有
するスタート・アドレス生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986080139U JPH0445063Y2 (ja) | 1986-05-27 | 1986-05-27 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986080139U JPH0445063Y2 (ja) | 1986-05-27 | 1986-05-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62192444U JPS62192444U (ja) | 1987-12-07 |
| JPH0445063Y2 true JPH0445063Y2 (ja) | 1992-10-23 |
Family
ID=30930670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986080139U Expired JPH0445063Y2 (ja) | 1986-05-27 | 1986-05-27 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0445063Y2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60157635A (ja) * | 1984-01-27 | 1985-08-17 | Yokogawa Hokushin Electric Corp | マイクロプログラム制御装置 |
| JPS6165334A (ja) * | 1984-09-06 | 1986-04-03 | Fujitsu Ltd | スタ−トアドレスの指定方式 |
-
1986
- 1986-05-27 JP JP1986080139U patent/JPH0445063Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62192444U (ja) | 1987-12-07 |
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