JPH0824112B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH0824112B2 JPH0824112B2 JP5027062A JP2706293A JPH0824112B2 JP H0824112 B2 JPH0824112 B2 JP H0824112B2 JP 5027062 A JP5027062 A JP 5027062A JP 2706293 A JP2706293 A JP 2706293A JP H0824112 B2 JPH0824112 B2 JP H0824112B2
- Authority
- JP
- Japan
- Prior art keywords
- silicide
- film
- titanium
- titanium silicide
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 37
- 239000013078 crystal Substances 0.000 claims description 33
- 229910021332 silicide Inorganic materials 0.000 claims description 29
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 26
- 239000010936 titanium Substances 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 10
- 229910052726 zirconium Inorganic materials 0.000 claims description 10
- 229910052735 hafnium Inorganic materials 0.000 claims description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 239000000463 material Substances 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 3
- 239000010408 film Substances 0.000 description 45
- 239000010410 layer Substances 0.000 description 31
- 230000002776 aggregation Effects 0.000 description 14
- 238000009792 diffusion process Methods 0.000 description 13
- 238000010438 heat treatment Methods 0.000 description 13
- 239000011229 interlayer Substances 0.000 description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 239000003870 refractory metal Substances 0.000 description 11
- 238000004220 aggregation Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 238000004544 sputter deposition Methods 0.000 description 8
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 6
- 239000012298 atmosphere Substances 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 229910052719 titanium Inorganic materials 0.000 description 6
- 238000005054 agglomeration Methods 0.000 description 5
- 239000006104 solid solution Substances 0.000 description 5
- 229910008484 TiSi Inorganic materials 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 238000000137 annealing Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 3
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 239000001257 hydrogen Substances 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- 238000002156 mixing Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- PMTRSEDNJGMXLN-UHFFFAOYSA-N titanium zirconium Chemical compound [Ti].[Zr] PMTRSEDNJGMXLN-UHFFFAOYSA-N 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 229910008479 TiSi2 Inorganic materials 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- DFJQEGUNXWZVAH-UHFFFAOYSA-N bis($l^{2}-silanylidene)titanium Chemical compound [Si]=[Ti]=[Si] DFJQEGUNXWZVAH-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- WKBOTKDWSSQWDR-UHFFFAOYSA-N Bromine atom Chemical compound [Br] WKBOTKDWSSQWDR-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910006249 ZrSi Inorganic materials 0.000 description 1
- GDTBXPJZTBHREO-UHFFFAOYSA-N bromine Substances BrBr GDTBXPJZTBHREO-UHFFFAOYSA-N 0.000 description 1
- 229910052794 bromium Inorganic materials 0.000 description 1
- 238000005345 coagulation Methods 0.000 description 1
- 230000015271 coagulation Effects 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- WQGWDDDVZFFDIG-UHFFFAOYSA-N pyrogallol Chemical compound OC1=CC=CC(O)=C1O WQGWDDDVZFFDIG-UHFFFAOYSA-N 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は高速かつ高密度に形成さ
れた半導体装置およびその製造方法に係わり、とくにＳ
ｉ基板上に形成された金属シリサイド層を有する半導体
装置およびその製造方法に関する。
れた半導体装置およびその製造方法に係わり、とくにＳ
ｉ基板上に形成された金属シリサイド層を有する半導体
装置およびその製造方法に関する。
【０００２】
【従来の技術】チタンシリサイドは高融点金属シリサイ
ドの中でも比抵抗が小さいことが知られている。このた
めチタンシリサイドは半導体デバイスに標準的に使用さ
れる。しかし、チタンシリサイド形成時、あるいは形成
後の８００度以上の熱処理によって凝集を生じて膜状で
あったものが部分的に塊状となり、これによりチタンシ
リサイド層が高抵抗化する欠点が知られている。このた
め、半導体デバイスを形成する過程での適用可能な種々
の条件範囲が狭くなっていた。この欠点は、金属シリサ
イドを半導体に適用する場合には共通のものである。こ
の欠点を克服するための手段としての従来技術を図面を
使って説明する。
ドの中でも比抵抗が小さいことが知られている。このた
めチタンシリサイドは半導体デバイスに標準的に使用さ
れる。しかし、チタンシリサイド形成時、あるいは形成
後の８００度以上の熱処理によって凝集を生じて膜状で
あったものが部分的に塊状となり、これによりチタンシ
リサイド層が高抵抗化する欠点が知られている。このた
め、半導体デバイスを形成する過程での適用可能な種々
の条件範囲が狭くなっていた。この欠点は、金属シリサ
イドを半導体に適用する場合には共通のものである。こ
の欠点を克服するための手段としての従来技術を図面を
使って説明する。
【０００３】図５は従来技術の一例を示す工程断面図で
ある。選択酸化法により所定の位置に形成されたフィー
ルド酸化膜６を有したシリコン基板１に熱酸化法により
ゲート酸化膜２を形成する。つぎに減圧ＣＶＤ法により
ポリシリコンを堆積し、ＰＯＣｌ3 中で熱処理を行い、
導電性ポリシリコン４を形成する。次にスパッタ法によ
りチタンシリサイド５を形成する。さらにフォトリソグ
ラフィー、ドライエッチング法によりパターンニングを
施して導電性ポリシリコン４とチタンシリサイド５の複
合構造のチタンシリサイド配線を形成する。次にトラン
ジスタのソース、ドレインを形成した後、層間絶縁膜９
を堆積する。次に水素を構成元素として持つガスとして
水素、酸素の混合雰囲気である、いわゆるパイロ雰囲気
で熱処理を施し、ゲート配線の低抵抗化とソース・ドレ
インの活性化を行う。
ある。選択酸化法により所定の位置に形成されたフィー
ルド酸化膜６を有したシリコン基板１に熱酸化法により
ゲート酸化膜２を形成する。つぎに減圧ＣＶＤ法により
ポリシリコンを堆積し、ＰＯＣｌ3 中で熱処理を行い、
導電性ポリシリコン４を形成する。次にスパッタ法によ
りチタンシリサイド５を形成する。さらにフォトリソグ
ラフィー、ドライエッチング法によりパターンニングを
施して導電性ポリシリコン４とチタンシリサイド５の複
合構造のチタンシリサイド配線を形成する。次にトラン
ジスタのソース、ドレインを形成した後、層間絶縁膜９
を堆積する。次に水素を構成元素として持つガスとして
水素、酸素の混合雰囲気である、いわゆるパイロ雰囲気
で熱処理を施し、ゲート配線の低抵抗化とソース・ドレ
インの活性化を行う。
【０００４】このように、水素を成分元素としてもつガ
ス雰囲気中で熱処理を施すことにより高融点金属シリサ
イドの凝集を抑えようとするものでこの技術は特開平２
−２９００１８号公報に開示されている。しかし、この
方法ではシリサイド層の設計ルールが１μｍ以下に微細
化した場合には充分な効果を得ることができない。
ス雰囲気中で熱処理を施すことにより高融点金属シリサ
イドの凝集を抑えようとするものでこの技術は特開平２
−２９００１８号公報に開示されている。しかし、この
方法ではシリサイド層の設計ルールが１μｍ以下に微細
化した場合には充分な効果を得ることができない。
【０００５】図６は従来技術の他の例を示す工程断面図
である。フィールド酸化膜６に囲まれたシリコン基板１
の活性領域にソース，ドレインとなる拡散層５、ゲート
酸化膜２上にゲート多結晶シリコン３、その側面にＬＤ
Ｄサイドウォール４を形成し、全面上にチタンを堆積さ
せて、所定厚さのチタン膜を形成した後に、真空中ある
いは酸化反応を生じない雰囲気中において熱処理を行い
チタンシリサイド膜８を形成する。その後、酸素雰囲気
中において、６００℃以上１０００℃以下の温度で所定
時間熱処理を行い、チタンシリサイド膜８の表面にチタ
ン酸化膜１１を形成することによりチタンシリサイドの
凝集を抑えようとするもので、この技術は特開平３−４
６３２３号公報に開示されている。しかし、この方法で
は、半導体装置の微細化により拡散層が浅くなり、チタ
ンシリサイド層が薄くする必要が生じた場合に、酸化処
理の条件がきびしくなるという問題点を有する。
である。フィールド酸化膜６に囲まれたシリコン基板１
の活性領域にソース，ドレインとなる拡散層５、ゲート
酸化膜２上にゲート多結晶シリコン３、その側面にＬＤ
Ｄサイドウォール４を形成し、全面上にチタンを堆積さ
せて、所定厚さのチタン膜を形成した後に、真空中ある
いは酸化反応を生じない雰囲気中において熱処理を行い
チタンシリサイド膜８を形成する。その後、酸素雰囲気
中において、６００℃以上１０００℃以下の温度で所定
時間熱処理を行い、チタンシリサイド膜８の表面にチタ
ン酸化膜１１を形成することによりチタンシリサイドの
凝集を抑えようとするもので、この技術は特開平３−４
６３２３号公報に開示されている。しかし、この方法で
は、半導体装置の微細化により拡散層が浅くなり、チタ
ンシリサイド層が薄くする必要が生じた場合に、酸化処
理の条件がきびしくなるという問題点を有する。
【０００６】
【発明が解決しようとする課題】以上のように高融点金
属シリサイドの凝集を防止する従来技術の方法は、設計
ルールが微細化した場合に十分の効果が得られなかった
り、高融点金属シリサイドの膜厚が薄くなった場合にそ
の処理条件がきびしくなるという欠点を有する。
属シリサイドの凝集を防止する従来技術の方法は、設計
ルールが微細化した場合に十分の効果が得られなかった
り、高融点金属シリサイドの膜厚が薄くなった場合にそ
の処理条件がきびしくなるという欠点を有する。
【０００７】
【課題を解決するための手段】本発明の特徴は、Ｓｉ単
結晶基板上に形成されたチタンシリサイドの粒界・積層
欠陥にＺｒもしくはＨｆが偏析されている半導体装置に
ある。
結晶基板上に形成されたチタンシリサイドの粒界・積層
欠陥にＺｒもしくはＨｆが偏析されている半導体装置に
ある。
【０００８】本発明の他の特徴は、シリコン結晶体表面
に主材料としてのＴｉと含有材料としてのＺｒもしくは
Ｈｆとをこれら金属のターゲットからのスパッタで被着
する工程と、前記ＺｒもしくはＨｆを含む前記Ｔｉをシ
リサイド化する工程と、形成されたチタンシリサイドの
粒界・積層欠陥へ前記ＺｒもしくはＨｆを偏析させる工
程とを含む半導体装置の製造方法にある。
に主材料としてのＴｉと含有材料としてのＺｒもしくは
Ｈｆとをこれら金属のターゲットからのスパッタで被着
する工程と、前記ＺｒもしくはＨｆを含む前記Ｔｉをシ
リサイド化する工程と、形成されたチタンシリサイドの
粒界・積層欠陥へ前記ＺｒもしくはＨｆを偏析させる工
程とを含む半導体装置の製造方法にある。
【０００９】高温での高融点金属シリサイドの凝集は表
面自由エネルギーによって説明される。このため、結晶
粒が増大している場合には特に凝集を生じ易くなる。本
発明はこの結晶粒の増大を抑制することにより凝集を抑
制するものであり、本発明によれば高融点金属シリサイ
ド中に導入された全率固溶体を形成する金属により、高
融点金属シリサイド形成時の結晶粒径の増大を防ぐこと
ができる。
面自由エネルギーによって説明される。このため、結晶
粒が増大している場合には特に凝集を生じ易くなる。本
発明はこの結晶粒の増大を抑制することにより凝集を抑
制するものであり、本発明によれば高融点金属シリサイ
ド中に導入された全率固溶体を形成する金属により、高
融点金属シリサイド形成時の結晶粒径の増大を防ぐこと
ができる。
【００１０】高融点金属シリサイドのうちタングステン
シリサイドは熱凝集性を有さないが、もともとの固有抵
抗が高くＳｉとの相互拡散が激しいという問題点を有し
ている。
シリサイドは熱凝集性を有さないが、もともとの固有抵
抗が高くＳｉとの相互拡散が激しいという問題点を有し
ている。
【００１１】固有抵抗が低く、Ｓｉとの相互拡散が激し
くなく、熱凝集のみを防止すれば良好なシリサイドとな
る本発明が好ましい対象とする高融点金属シリサイドと
してはチタンシリサイドが挙げられる。
くなく、熱凝集のみを防止すれば良好なシリサイドとな
る本発明が好ましい対象とする高融点金属シリサイドと
してはチタンシリサイドが挙げられる。
【００１２】また高融点金属シリサイド中に、全率固溶
体を形成する金属を入れることにより、一部組成の異な
る相が生成して層抵抗が増大することを防止できる。全
率固溶する金属としてＺｒ，Ｈｆなどが好ましい。
体を形成する金属を入れることにより、一部組成の異な
る相が生成して層抵抗が増大することを防止できる。全
率固溶する金属としてＺｒ，Ｈｆなどが好ましい。
【００１３】チタンシリサイド中にＺｒを含有した場
合、ＴｉＳｉ2 の生成温度は６００℃，ＺｒＳｉ2 の生
成温度は７００℃程度であり、室温から温度を上げ６０
０℃程度の熱処理を行うとＴｉＳｉ2 が先に生成されＺ
ｒがＴｉＳｉ2 の粒径増大を抑止することができこれに
よりＴｉＳｉ2 の凝集を防止することができる。
合、ＴｉＳｉ2 の生成温度は６００℃，ＺｒＳｉ2 の生
成温度は７００℃程度であり、室温から温度を上げ６０
０℃程度の熱処理を行うとＴｉＳｉ2 が先に生成されＺ
ｒがＴｉＳｉ2 の粒径増大を抑止することができこれに
よりＴｉＳｉ2 の凝集を防止することができる。
【００１４】
【実施例】以下、図面を参照して本発明を説明する。
【００１５】図１および図２は本発明の第１の実施例を
示す断面図であり、図１（Ａ）〜図１（Ｄ）は高融点金
属としてＴｉを用いたサリサイドトランジスタの製造工
程に適用した各工程を示し、図２（ａ）〜図２（ｄ）は
シリサイド化された拡散層の各形成工程での状態を示
す。
示す断面図であり、図１（Ａ）〜図１（Ｄ）は高融点金
属としてＴｉを用いたサリサイドトランジスタの製造工
程に適用した各工程を示し、図２（ａ）〜図２（ｄ）は
シリサイド化された拡散層の各形成工程での状態を示
す。
【００１６】まず図１（Ａ）に示すように、通常のＭＯ
Ｓ型ＬＤＤ構造トランジスタを形成する。フィールド酸
化膜６を設けたシリコン基板１上にゲート絶縁膜２を介
して多結晶シリコンのゲート電極３を形成する。ゲート
電極３の側面には絶縁膜のサイドウォール４が設けら
れ、その直下の外側の半導体基板１表面上にはソース／
ドレイン領域をなす拡散層５が形成される。また各素子
形成領域は素子分離領域６によって分離される。
Ｓ型ＬＤＤ構造トランジスタを形成する。フィールド酸
化膜６を設けたシリコン基板１上にゲート絶縁膜２を介
して多結晶シリコンのゲート電極３を形成する。ゲート
電極３の側面には絶縁膜のサイドウォール４が設けら
れ、その直下の外側の半導体基板１表面上にはソース／
ドレイン領域をなす拡散層５が形成される。また各素子
形成領域は素子分離領域６によって分離される。
【００１７】次に、形成されたＭＯＳ型ＬＤＤ構造の表
面全面にスパッタリングなどにより所定の膜厚のＴｉ−
Ｚｒ膜１９を形成する（図１（Ｂ））。スパッタによる
薄膜形成条件は８ｍｍＴｏｒｒのＡｒ雰囲気中でＲＦパ
ワー１ＫＷである。スパッタターゲットにはＺｒを０．
５ＡＴＯＭ％程度混入したＴｉターゲットを用いる。こ
の時、拡散層の表面は図２（ａ）に示すように、Ｔｉ７
とＺｒ１７が混合した状態となっている。
面全面にスパッタリングなどにより所定の膜厚のＴｉ−
Ｚｒ膜１９を形成する（図１（Ｂ））。スパッタによる
薄膜形成条件は８ｍｍＴｏｒｒのＡｒ雰囲気中でＲＦパ
ワー１ＫＷである。スパッタターゲットにはＺｒを０．
５ＡＴＯＭ％程度混入したＴｉターゲットを用いる。こ
の時、拡散層の表面は図２（ａ）に示すように、Ｔｉ７
とＺｒ１７が混合した状態となっている。
【００１８】この後、窒素雰囲気中で６００度３０秒ほ
どのＲａｐｉｄ ＴｈｅｒｍａｌＡｎｎｅａｌｉｎｇ
（ＲＴＮ）を行いＴｉ−Ｚｒ膜をシリサイド化してチタ
ンシリサイド８を形成する。図２（ｂ）に示すこの段階
で形成されるチタンシリサイド８ａは準安定層のＣ49タ
イプの結晶構造をもち、安定層のＣ54タイプの結晶構造
を持ったものよりも層抵抗が大きいことが知られてい
る。Ｚｒ１７が含まれていることにより、この段階で形
成されるシリサイド８ａの結晶粒径の増大が抑えられ
る。同図にチタンシリサイド８ａの粒界にＺｒ１７が偏
析な状態を示す。又、拡散層の表面には熱処理によって
窒化チタン１２が形成される。
どのＲａｐｉｄ ＴｈｅｒｍａｌＡｎｎｅａｌｉｎｇ
（ＲＴＮ）を行いＴｉ−Ｚｒ膜をシリサイド化してチタ
ンシリサイド８を形成する。図２（ｂ）に示すこの段階
で形成されるチタンシリサイド８ａは準安定層のＣ49タ
イプの結晶構造をもち、安定層のＣ54タイプの結晶構造
を持ったものよりも層抵抗が大きいことが知られてい
る。Ｚｒ１７が含まれていることにより、この段階で形
成されるシリサイド８ａの結晶粒径の増大が抑えられ
る。同図にチタンシリサイド８ａの粒界にＺｒ１７が偏
析な状態を示す。又、拡散層の表面には熱処理によって
窒化チタン１２が形成される。
【００１９】続いてシリサイド表面に形成された窒化チ
タン膜１２をリアクティブイオンエッチングにより除去
する（図１（ｃ））。このときの拡散層の状態は図２
（ｃ）のようになっている。
タン膜１２をリアクティブイオンエッチングにより除去
する（図１（ｃ））。このときの拡散層の状態は図２
（ｃ）のようになっている。
【００２０】つぎに、Ｃ49タイプ８ａの結晶構造をＣ54
タイプ８ｂに変化させ低抵抗シリサイド形成を形成する
ため８５０度２秒のＲＴＮ処理を行う。この処理により
シリサイドの結晶構造がＣ49タイプ８ａからＣ54タイプ
８ｂに変化し、低抵抗シリサイド層８ｂが形成され、Ｔ
ｉＳｉ2 結晶粒中の結晶欠陥１８にＺｒ１７が偏析する
（図２（ｄ））。
タイプ８ｂに変化させ低抵抗シリサイド形成を形成する
ため８５０度２秒のＲＴＮ処理を行う。この処理により
シリサイドの結晶構造がＣ49タイプ８ａからＣ54タイプ
８ｂに変化し、低抵抗シリサイド層８ｂが形成され、Ｔ
ｉＳｉ2 結晶粒中の結晶欠陥１８にＺｒ１７が偏析する
（図２（ｄ））。
【００２１】つぎに、層間絶縁膜９をＣＶＤ法によって
堆積し、低抵抗シリサイド層８（８ｂ）の面に被着して
形成され、続いて８００℃以上１０００℃以下の温度で
アニールを行う。このアニールは、層間絶縁膜９にドー
プしたリンや臭素などを熱拡散させてその膜質を向上さ
せるとともに、リフローによってその平坦化を図るため
に行うものである。
堆積し、低抵抗シリサイド層８（８ｂ）の面に被着して
形成され、続いて８００℃以上１０００℃以下の温度で
アニールを行う。このアニールは、層間絶縁膜９にドー
プしたリンや臭素などを熱拡散させてその膜質を向上さ
せるとともに、リフローによってその平坦化を図るため
に行うものである。
【００２２】従来の製造方法では、このアニールの際に
チタンシリサイド膜８に凝集が生じるという問題があっ
た。しかし本実施例においては、アニール後もチタンシ
リサイド膜８の凝集が生じることなく、均一な膜厚が保
たれる。
チタンシリサイド膜８に凝集が生じるという問題があっ
た。しかし本実施例においては、アニール後もチタンシ
リサイド膜８の凝集が生じることなく、均一な膜厚が保
たれる。
【００２３】層間絶縁膜９のアニールを行った後、コン
タクトホールを形成し、さらに金属配線１０を形成する
ことによって、サリサイドトランジスタが完成する（図
１（Ｄ））。
タクトホールを形成し、さらに金属配線１０を形成する
ことによって、サリサイドトランジスタが完成する（図
１（Ｄ））。
【００２４】本実施例において、チタンシリサイド中に
Ｚｒを混入させることによる作用は次のように考えられ
る。チタンシリサイドの凝集は結晶粒の表面自由エネル
ギーが小さくなる方向へ結晶粒が変形する為である。こ
のためシリサイド層を薄膜化した場合には、結晶粒が大
きな場合、結晶粒の形状が扁平になるため、凝集が発生
し易くなる。これに対し準安定層Ｃ49相での結晶粒のサ
イズが小さくなっている場合、この後の熱処理で結晶構
造をＣ54相に変化させた場合に結晶粒が巨大化すること
を防止できる。またＴｉＳｉ2 内の積層欠陥や結晶粒界
にＺｒを偏析させこれらの動きを抑制することで結晶粒
の変形を抑止する効果も考えられる。
Ｚｒを混入させることによる作用は次のように考えられ
る。チタンシリサイドの凝集は結晶粒の表面自由エネル
ギーが小さくなる方向へ結晶粒が変形する為である。こ
のためシリサイド層を薄膜化した場合には、結晶粒が大
きな場合、結晶粒の形状が扁平になるため、凝集が発生
し易くなる。これに対し準安定層Ｃ49相での結晶粒のサ
イズが小さくなっている場合、この後の熱処理で結晶構
造をＣ54相に変化させた場合に結晶粒が巨大化すること
を防止できる。またＴｉＳｉ2 内の積層欠陥や結晶粒界
にＺｒを偏析させこれらの動きを抑制することで結晶粒
の変形を抑止する効果も考えられる。
【００２５】チタンシリサイド中に混入させる元素とし
ては、次の条件を満たすものであれば良い。全率固溶体
を形成し、又、シリサイド形成時の層抵抗が数十Ω／ｃ
ｍ2程度であること。このような元素としてはＺｒのほ
かにＨｆがある。
ては、次の条件を満たすものであれば良い。全率固溶体
を形成し、又、シリサイド形成時の層抵抗が数十Ω／ｃ
ｍ2程度であること。このような元素としてはＺｒのほ
かにＨｆがある。
【００２６】図３は本発明の第２の実施例としてのダイ
ナミックメモリセルを示す断面図である。尚、図３にお
いて図１と同一もしくは類似の機能の個所は同じ符号で
示している。シリコン基板１の主面上に拡散形成された
不純物拡散層５に接して形成された下部電極１４と、電
荷蓄積用絶縁膜１５を介して形成された上部電極１６の
間に電荷が蓄積される。このように構成されたキャパシ
タ部は、素子分離領域６で分離されるとともに層間絶縁
膜９ａ、９ｂで覆われている。キャパシタ部は複数個配
列されており、素子上でゲート電極となるワード線３と
ビット線１３により相互に配線されている。ビット線の
形成には通常ポリシリコンやタングステンシリサイド等
の高耐熱シリサイドが用いられているが、高集積化に伴
って比抵抗の小さいチタンシリサイド適用の要請も強
い。チタンシリサイドでビット線を形成する場合には、
まず層間絶縁膜９ａで覆われた素子の表面上の、ビット
線１３を形成すべき領域にＣＶＤ法などによって多結晶
シリコン膜を形成する。次に、この多結晶シリコン膜上
にスパッタリング等によって所定の膜厚のＺｒを０．５
％程度含有したチタン膜を堆積させ、さらに６００℃の
窒素雰囲気中で熱処理しチタンシリサイド膜８を形成す
る。その後、８５０℃で熱処理をおこなうことによりチ
タンシリサイドを低抵抗化する。このときＳｉ基板１と
接触していない領域には窒化チタン膜１２が形成され
る。ここでＷ（タングステン）を全面成長させたのちエ
ッチバックすることでコタクトをＷで埋め込む。さらに
ＷＳｉ配線をスパッタしたのちリソグラフィーによりビ
ット線１３を形成する。次に層間絶縁膜９ｂを形成す
る。このあと層間絶縁膜９ａ，９ｂに容量コンタクトホ
ールを開けたのちポリシリコン電極を形成し電荷蓄積用
絶縁膜を形成したのち上部電極を形成する。このときポ
リシリコンの低抵抗化のため８００℃程度での熱処理を
おこなう。この場合にも従来のチタンシリサイドでは凝
集が起こりデバイス特性が劣化する場合があるが、本発
明を利用すれば凝集発生が抑制される。これにより本発
明により安定したデバイス量産が可能になる。
ナミックメモリセルを示す断面図である。尚、図３にお
いて図１と同一もしくは類似の機能の個所は同じ符号で
示している。シリコン基板１の主面上に拡散形成された
不純物拡散層５に接して形成された下部電極１４と、電
荷蓄積用絶縁膜１５を介して形成された上部電極１６の
間に電荷が蓄積される。このように構成されたキャパシ
タ部は、素子分離領域６で分離されるとともに層間絶縁
膜９ａ、９ｂで覆われている。キャパシタ部は複数個配
列されており、素子上でゲート電極となるワード線３と
ビット線１３により相互に配線されている。ビット線の
形成には通常ポリシリコンやタングステンシリサイド等
の高耐熱シリサイドが用いられているが、高集積化に伴
って比抵抗の小さいチタンシリサイド適用の要請も強
い。チタンシリサイドでビット線を形成する場合には、
まず層間絶縁膜９ａで覆われた素子の表面上の、ビット
線１３を形成すべき領域にＣＶＤ法などによって多結晶
シリコン膜を形成する。次に、この多結晶シリコン膜上
にスパッタリング等によって所定の膜厚のＺｒを０．５
％程度含有したチタン膜を堆積させ、さらに６００℃の
窒素雰囲気中で熱処理しチタンシリサイド膜８を形成す
る。その後、８５０℃で熱処理をおこなうことによりチ
タンシリサイドを低抵抗化する。このときＳｉ基板１と
接触していない領域には窒化チタン膜１２が形成され
る。ここでＷ（タングステン）を全面成長させたのちエ
ッチバックすることでコタクトをＷで埋め込む。さらに
ＷＳｉ配線をスパッタしたのちリソグラフィーによりビ
ット線１３を形成する。次に層間絶縁膜９ｂを形成す
る。このあと層間絶縁膜９ａ，９ｂに容量コンタクトホ
ールを開けたのちポリシリコン電極を形成し電荷蓄積用
絶縁膜を形成したのち上部電極を形成する。このときポ
リシリコンの低抵抗化のため８００℃程度での熱処理を
おこなう。この場合にも従来のチタンシリサイドでは凝
集が起こりデバイス特性が劣化する場合があるが、本発
明を利用すれば凝集発生が抑制される。これにより本発
明により安定したデバイス量産が可能になる。
【００２７】
【発明の効果】本発明の効果を、高融点金属としてＴｉ
を用いた場合を例として説明する。
を用いた場合を例として説明する。
【００２８】本発明によれば、チタンシリサイド中にＺ
ｒを混入させることにより、その後の熱処理工程におけ
るチタンシリサイドの凝集が抑制される。従って、チタ
ンシリサイド膜の抵抗増大を抑制するとともに、半導体
デバイス形成時の適用可能な条件範囲を大きくする。こ
の効果が得られる理由は次のように考えられる。すなわ
ち、チタンシリサイドの凝集は結晶粒の表面自由エネル
ギーが小さくなる方向へ結晶粒が変形する為である。
ｒを混入させることにより、その後の熱処理工程におけ
るチタンシリサイドの凝集が抑制される。従って、チタ
ンシリサイド膜の抵抗増大を抑制するとともに、半導体
デバイス形成時の適用可能な条件範囲を大きくする。こ
の効果が得られる理由は次のように考えられる。すなわ
ち、チタンシリサイドの凝集は結晶粒の表面自由エネル
ギーが小さくなる方向へ結晶粒が変形する為である。
【００２９】このため図４に示すように、シリサイド層
を薄膜化した場合には、チタン（Ｔｉ）のみのシリサイ
ド層の場合は、結晶粒が大きな場合に結晶粒の形状が扁
平になるため、×印に示すように凝集が発生し総抵抗値
Ｒａが増大する。これに対して、チタン（Ｔｉ）に０．
５％のジルコニウム（Ｚｎ）を添加した本発明の場合
は、準安定層Ｃ49相での結晶粒のサイズが小さくなり、
これによりこの後の熱処理で結晶構造をＣ54相に変化さ
せた場合に結晶粒が巨大化することを防止でき、これに
より○印で示すように膜厚を薄くしても層抵抗Ｒａはほ
とんど増加しない。またＴｉＳｉ2 内の積層欠陥や結晶
粒界Ｚｒを偏析させこれらの動きを抑制することで結晶
粒の変形を抑止する効果も考えられる。また、シリサイ
ド表面を酸化する必要がないから、本発明を用いること
により拡散層深さが浅くなった場合にも安定したデバイ
ス量産が可能になる。
を薄膜化した場合には、チタン（Ｔｉ）のみのシリサイ
ド層の場合は、結晶粒が大きな場合に結晶粒の形状が扁
平になるため、×印に示すように凝集が発生し総抵抗値
Ｒａが増大する。これに対して、チタン（Ｔｉ）に０．
５％のジルコニウム（Ｚｎ）を添加した本発明の場合
は、準安定層Ｃ49相での結晶粒のサイズが小さくなり、
これによりこの後の熱処理で結晶構造をＣ54相に変化さ
せた場合に結晶粒が巨大化することを防止でき、これに
より○印で示すように膜厚を薄くしても層抵抗Ｒａはほ
とんど増加しない。またＴｉＳｉ2 内の積層欠陥や結晶
粒界Ｚｒを偏析させこれらの動きを抑制することで結晶
粒の変形を抑止する効果も考えられる。また、シリサイ
ド表面を酸化する必要がないから、本発明を用いること
により拡散層深さが浅くなった場合にも安定したデバイ
ス量産が可能になる。
【００３０】また実施例にはチタンシリサイドを用いた
場合について記述したが、この他に高融点シリサイドと
してのコバルトシリサイドに対して、全率固溶体金属と
してニッケルを混入させても同様の効果が得られる。
場合について記述したが、この他に高融点シリサイドと
してのコバルトシリサイドに対して、全率固溶体金属と
してニッケルを混入させても同様の効果が得られる。
【００３１】さらに、実施例ではＴｉ−Ｚｒ混合ターゲ
ットを用いたスパッタ法でＴｉ中にＺｒを混入したが、
ＴｉをスパッタしたあとＺｒをスパッタするなどの方法
で２層構造となるようにスパッタを行なっても、同様の
効果を得ることができる。
ットを用いたスパッタ法でＴｉ中にＺｒを混入したが、
ＴｉをスパッタしたあとＺｒをスパッタするなどの方法
で２層構造となるようにスパッタを行なっても、同様の
効果を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す断面図である。
【図２】第１の実施例におけるシリサイド化された拡散
層の製造工程における状態を示す断面図である。
層の製造工程における状態を示す断面図である。
【図３】本発明の第２の実施例を示す断面図である。
【図４】本発明を適用しシリサイド層を薄膜化した場合
の層抵抗変化を、本発明を適用しない場合と従来技術と
を比較して示した図である。
の層抵抗変化を、本発明を適用しない場合と従来技術と
を比較して示した図である。
【図５】従来技術の１例を示す断面図である。
【図６】従来技術の他の例を示す断面図である。
１ シリコン基板 ２ ゲート酸化膜 ３ ゲート多結晶シリコン ４ ＬＤＤサイドウォール ５ 拡散層 ６ 素子分離 ７ チタン ８ チタンシリサイド ８ａ チタンシリサイド（Ｃ49） ８ｂ チタンシリサイド（Ｃ54） ９ 層間酸化膜 ９ａ 層間酸化膜 ９ｂ 層間酸化膜 １０ メタル配線 １１ チタン酸化物 １２ 窒化チタン １３ ビット線 １４ 下部電極 １５ 電荷蓄積用絶縁膜 １６ 上部電極 １７ ジルコニウム １８ ジルコニウムが偏析した結晶欠陥 １９ Ｔｉ−Ｚｒ膜
Claims (2)
- 【請求項１】 Ｓｉ単結晶基板上に形成されたチタンシ
リサイドの粒界・積層欠陥にＺｒもしくはＨｆが偏析さ
れていることを特徴とする半導体装置。 - 【請求項２】 シリコン結晶体表面に主材料としてのＴ
ｉと含有材料としてのＺｒもしくはＨｆとをこれら金属
のターゲットからのスパッタで被着する工程と、前記Ｚ
ｒもしくはＨｆを含む前記Ｔｉをシリサイド化する工程
と、形成されたチタンシリサイドの粒界・積層欠陥へ前
記ＺｒもしくはＨｆを偏析させる工程とを含むことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5027062A JPH0824112B2 (ja) | 1993-02-17 | 1993-02-17 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5027062A JPH0824112B2 (ja) | 1993-02-17 | 1993-02-17 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06244137A JPH06244137A (ja) | 1994-09-02 |
| JPH0824112B2 true JPH0824112B2 (ja) | 1996-03-06 |
Family
ID=12210590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5027062A Expired - Lifetime JPH0824112B2 (ja) | 1993-02-17 | 1993-02-17 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0824112B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4502209A (en) * | 1983-08-31 | 1985-03-05 | At&T Bell Laboratories | Forming low-resistance contact to silicon |
| JP2841386B2 (ja) * | 1988-10-03 | 1998-12-24 | 松下電器産業株式会社 | 半導体装置およびその製造方法 |
-
1993
- 1993-02-17 JP JP5027062A patent/JPH0824112B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06244137A (ja) | 1994-09-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3132750B2 (ja) | 多層構造、半導体構造、半導体デバイスのコンデンサ、シリコン構造の酸化を防ぐ方法、及び、ドーパントの拡散を防ぐ方法 | |
| US5970370A (en) | Manufacturing capping layer for the fabrication of cobalt salicide structures | |
| JP3294041B2 (ja) | 半導体装置 | |
| US20080020535A1 (en) | Silicide cap structure and process for reduced stress and improved gate sheet resistance | |
| US20050130380A1 (en) | Semiconductor device structures including metal silicide interconnects and dielectric layers at substantially the same fabrication level | |
| US6156644A (en) | Method for forming interconnects for semiconductor devices using reaction control layers, and interconnects formed thereby | |
| JP3305301B2 (ja) | 電極構造体の形成方法及び半導体装置の製造方法 | |
| US6114765A (en) | C49-structured tungsten-containing titanium salicide structure and method of forming the same | |
| JPH0837164A (ja) | 半導体装置の製造方法 | |
| EP1965435A1 (en) | Semiconductor device and method for manufacturing same | |
| JPH10270380A (ja) | 半導体装置 | |
| US7419905B2 (en) | Gate electrodes and the formation thereof | |
| JP2970620B2 (ja) | 半導体装置の製造方法 | |
| JP3168992B2 (ja) | 半導体装置の製造方法 | |
| JPH11289087A (ja) | 半導体装置及びその製造方法 | |
| JPH0824112B2 (ja) | 半導体装置およびその製造方法 | |
| US6919269B2 (en) | Production method for a semiconductor component | |
| US7129169B2 (en) | Method for controlling voiding and bridging in silicide formation | |
| US5413968A (en) | Semiconductor device and manufacturing method thereof | |
| JP2004006903A (ja) | 半導体デバイスおよびその製造方法 | |
| JP3067433B2 (ja) | 半導体装置の製造方法 | |
| JP2900897B2 (ja) | 半導体装置の製造方法 | |
| KR100596770B1 (ko) | 코발트 실리사이드를 이용한 반도체 소자의 게이트 전극형성 방법 | |
| JP2827881B2 (ja) | 半導体装置の製造方法 | |
| JP2002237493A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960813 |