JPH0412565A - 半導体記憶装置およびその製造方法 - Google Patents

半導体記憶装置およびその製造方法

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JPH0412565A
JPH0412565A JP2116276A JP11627690A JPH0412565A JP H0412565 A JPH0412565 A JP H0412565A JP 2116276 A JP2116276 A JP 2116276A JP 11627690 A JP11627690 A JP 11627690A JP H0412565 A JPH0412565 A JP H0412565A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、半導体基板中に形成される異なる不純物濃
度分布を有するウェル構造の改善に関するものである。
［従来の技術およびその課題］ 第３図は、従来の半導体記憶装置に用いられるウェル構
造を示した断面構造図である。ｐ型シリコン基板１の表
面領域には相互に異なる導電型のｎウェル２とｎウェル
３とが形成されている。各々のウェル領域２．３の表面
上の所定領域には素子間分離のためのフィールド酸化膜
８が形成されている。また、フィールド酸化膜８の下部
にはチャネルストッパ２６が形成されている。第３図に
示すウェルは熱拡散プロセスを用いて形成されたいわゆ
る拡散型のウェル構造を有している。そして、ｐウェル
領域２の表面上にはｎＭＯ８）ランジスタロが形成され
ており、またｎウェル領域３の表面上には９ＭＯ８）ラ
ンジスタフが形成されている。なお、図中には一つのト
ランジスタのみが示されているが、これは例示に過ぎず
実際には複数のトランジスタおよびその他の機能素子が
形成されている。ｎＭＯ８）ランジスタロはゲート電極
２７と一対のｎ型ソース・ドレイン領域２５．２５を有
している。また、ｐＭＯＳトランジスタ７はゲート電極
２７と、一対のｐ型ソース・ドレイン領域２４．２４と
を有している。
次に、第３図に示されたウェル構造の製造方法について
説明する。第４Ａ図ないし第４Ｆ図は、第３図のウェル
構造の製造工程断面図である。まず、第４Ａ図に示すよ
うに、ｐ型シリコン基板１表面上に窒化膜１０およびレ
ジストｌｌａを堆積した後、所定形状にパターンニング
する。そして、パターンニングされたレジストｌｌａを
マスクとしてリン（Ｐ）などのｎ型不純物イオン１５を
シリコン基板１表面にイオン注入する。
次に、第４Ｂ図に示すように、窒化膜１０をマスクとし
て熱酸化法によりｎウェル領域の表面には厚いＬＯＧＯ
８（Ｌｏｃａｌ　　０ｘｉｄａｔｉｏｎ　　ｏｆ　　５
ｉｌｉｃｏｎ）酸化膜９が形成される。
さらに、第４Ｃ図に示すように、ＬＯＣＯ８酸化膜９の
表面上をレジストｌｌｂで覆った後、レジストｌｌｂを
マスクとしてシリコン基板１の表面にボロン（Ｂ）など
のｐ型不純物イオン１６をイオン注入する。
さらに、第４Ｄ図に示すように、１１００℃〜１２００
℃で数字間熱処理を施して不純物を熱拡散させることに
よりｎウェルおよびｐウェル領域３．３が形成される。
その後、ＬＯＣＯ８酸化膜９を除去する。
さらに、第４Ｅ図に示すように、シリコン基板１表面上
に窒化膜１０およびレジストｌｌｃを形成した後パター
ンニングしてフィールド酸化膜を形成すべき領域のみを
開口する。そして、さらにｎウェルとなるべき領域にの
み新たにレジストパターンを形成して、これをマスクと
してシリコン基板１表面にウェル領域２と同じ導電型の
不純物イオン１７を導入する。
その後、第４Ｆ図に示すように、窒化膜１０をマスクと
した熱酸化処理を施してフィールド酸化膜８およびチャ
ネルストッパ２６を形成する。
ところが、上記の拡散型ウェル構造はいわゆる狭チャネ
ル効果が発生するという欠点を有している。第５図は、
狭チャネル効果を説明するための平面構造図である。第
３図および第５図を参照して、フィールド酸化膜８の下
部にはｐウェル領域により高濃度のｐ０チャネルストッ
パ２６が形成されている。チャネルストッパ２６はｐウ
ェル領域２の表面上にＭＯＳ）ランジスタロを形成する
工程において加わる熱の影響によって拡散し、ＭＯＳト
ランジスタ６のチャネル領域に染み出してくる。このた
めにＭＯＳ）ランジスタロのゲート幅Ｗが減少し、また
、実効的な基板の濃度が上昇する。このような狭チャネ
ル効果は、トランジスタの駆動電流を低下させ、あるい
はしきい値電圧を上昇させる。第６図はトランジスタの
チャネル幅としきい値電圧との関係を示す相関図である
。
図中に示されるように、拡散型のウェル領域に形成され
るＭＯＳトランジスタは、チャネル幅が１μｍ以下にな
るとしきい値電圧Ｖ７Ｈが急激に上昇していることがわ
かる。
また、拡散型のウェル構造では、その表面上に形成され
るＭＯＳトランジスタのしきい値電圧ＶＴＲを低く設定
することが困難であるという傾向がある。第７図は、拡
散方法により形成されたウェルの基板深さ方向の不純物
濃度分布を示す不純物濃度分布図である。図示されるよ
うに、不純物濃度は基板表面から基板の深さ方向に対し
て滑らかに変化する分布を示している。この場合、基板
表面近傍においてチャネルドープが行なわれると基板濃
度が上昇し、その表面に形成されるトランジスタのしき
い値電圧ｖＴＨが上昇する。しきい値電圧Ｖ７Ｈが上昇
するとトランジスタの駆動電流が減少する。また、基板
表面に不純物の高濃度分布が形成されるとこの表面にお
ける不純物散乱が生じやすくなり、これによってもトラ
ンジスタの駆動電流が減少する。
上記のような拡散型のウェル構造の欠点を解消する構造
としてレトロ・グレード・ウェル構造がある。第８図は
、このレトロ・グレード・ウェル構造を示す断面構造図
である。すなわち、ｐ型シリコン基板１表面に形成され
たｐウェル領域２およびｎウェル領域３は各々高エネル
ギイオン注入法を用いて設定された所定の濃度分布を有
している。以下にこのレトロ・グレード番ウェル構造の
製造工程について説明する。
第９Ａ図ないし第９Ｃ図はレトロ・グレード・ウェル構
造の製造工程断面図である。まず、第９Ａ図に示すよう
に、シリコン基板１表面の所定位置にＬＯＣＯ８法を用
いてフィールド酸化膜８ａ１８ｂを形成する。その後、
ｐウェル領域２を形成すべき領域にレジストパターンｌ
ｌａを被覆する。
そして、所定の注入エネルギでリンなどのｎ型不純物イ
オン１６をイオン注入し、シリコン基板１中の深い位置
に第１の不純物濃度領域３ａを形成する。
次に、第９Ｂ図に示すように、第２回目のイオン注入を
行ないフィールド酸化膜８　ａ　−、８ｂの下部に高濃
度領域が位置するように第２の不純物濃度領域３ｂを形
成する。
さらに、第９Ｃ図に示すように、第３回目のイオン注入
を行ない基板表面に所定濃度の第３不純物濃度領域３Ｃ
を形成する。以上のイオン注入工程により所定の不純物
濃度分布を有するｎウェル領域３が形成される。なお、
ｐウェル領域２も上記と同様の方法を用いて形成される
。
以上の工程により形成されたレトロ・グレード・ウェル
領域の不純物濃度分布が第１０図に示される。第１０図
を参照して、このレトロ・グレード・ウェル構造の特徴
は、ウェル領域の基板深さ方向において各々所定の働き
をなす不純物濃度分布を形成することができることであ
る。すなわち、基板の深い位置に形成される第３の不純
物濃度領域３ｃはいわゆるラッチアップ現象の防止に有
効である。また、中間の深さに位置する第２の不純物濃
度領域３ｂは素子分離用のチャネルストップ領域として
作用する。また、基板表面近くに形成される第１の不純
物濃度領域３ａはパンチスルー現象の発生を抑制し、あ
るいはトランジスタのしきい値電圧ｖＴＨの制御を行な
う。
このように、最適化された濃度分布を有するウェル構造
では、上記した拡散型のウェルで生じるような狭チャネ
ル効果やあるいはしきい値電圧の上昇といった問題を解
消することができる。
ところが、このレトロ・グレード・ウェル構造を基板全
面にわたって採用しようとする場合には次のような新た
な問題が生じた。すなわち、−チップ上に形成される半
導体集積回路装置においては、各種の回路の構成素子に
要求される機能が異なる場合がある。たとえばＤＲＡＭ
においては、記憶領域となるメモリセル部ではトランジ
スタなどの素子構造を微細化し集積度を向上させる必要
がある。このために、トランジスタ構造は微細化され、
その素子間分離領域も同様に微細化される。
これに対し、その周辺回路では相対的に微細化あるいは
集積化の要求は低く、むしろ素子の高速応答性が重視さ
れる。このため、トランジスタ構造においても比較的大
きなチャネル幅を確保するように構成される。したがっ
て配置スペースにもメモリセルに比べて余裕があり、素
子間分離領域も相対的に広い領域が取られる。上記した
ように、素子間分離用の絶縁膜としてはＬＯＣＯ８法に
よって形成される熱酸化膜が用いられる。この熱酸化膜
は、基板表面に延びた酸化膜の幅（以下、分離幅と称す
）に依存してその膜厚が異なって形成される。この状態
を第１１Ａ図および第１１Ｂ図に示す。第１１Ｂ図は、
ＬＯＣＯ３法により形成されるフィールド分離膜８の分
離幅と膜厚の関係を説明するための模式図である。第１
１Ｂ図（ａ）において、シリコン基板１表面上にパター
ンニングされた窒化膜１０の開口幅化がフィールド分離
膜の分離幅を規定することになる。この窒化膜１０をマ
スクとしてシリコン基板１表面を熱酸化処理する。これ
により第１１Ｂ図（ｂ）に示すように膜厚ｔのフィール
ド分離膜８が形成される。このフィールド分離膜８の幅
は上記の分離幅よりいわゆるバーズビークが形成される
分だけ広く形成される。そして、上記の分離幅史と形成
される酸化膜の膜厚ｔとの関係が第１１Ａ図に示されて
いる。この図から明らかなように、分離幅りが小さくな
るとその膜厚ｔも小さくなる関係がある。再び第８図を
参照して、たとえばメモリセルアレイに形成される場合
には、フィールド分離膜８ｂの分離幅りは相対的に狭く
、また周辺回路に形成されるフィールド分離膜８ａの分
離幅りは相対的に広く形成される。したがって、両者の
膜厚は相互に異なって形成される。このフィールド分離
膜８ａｓ８ｂの膜厚が異なることにより不都合が生じる
。すなわち、第９Ｂ図を参照して、第２回目のイオン注
入によってフィールド分離膜８　ａ、　８　ｂの下面に
接するように第２の不純物濃度領域３ｂが形成される。
ところが、膜厚の厚いフィールド分離膜８ａの下部に第
２の不純物濃度領域３ｂを形成し得るようにイオン注入
エネルギを設定すれば、膜厚の薄いフィールド分離膜８
ｂの下部ではフィールド分離酸化膜８ｂの下部よりさら
に深い位置にこの第２の不純物濃度領域３ｂが形成され
、チャネルストッパとしての作用を果さなくなる。
また逆に膜厚の薄いフィールド分離膜８ｂに対して第２
回目のイオン注入のエネルギを最適化すれば、膜厚の厚
いフィールド分離膜８ａにおいてはチャネルストッパが
形成されない不都合が生じる。
したがって、この発明は上記のような問題点を解消する
ためになされたもので、複数の機能をなす半導体記憶装
置の所定回路領域に応じて最適化された不純物濃度分布
を有するウェル構造を備えた半導体記憶装置およびその
製造方法を提供することを目的とする。
［課題を解決するための手段］ 請求項１にかかる半導体記憶装置は、主表面を有する半
導体基板と、半導体基板の主表面中に形成され、半導体
基板の主表面から基板深さ方向に対して段階的に設定さ
れた不純物濃度分布を有する第１ウェル領域と、第１ウ
ェル領域とは独立して半導体基板の主表面中に形成され
、半導体基板の主表面から基板深さ方向に対して単調に
変化する不純物濃度分布を有する第２のウェル領域とを
備えている。請求項２にかかる半導体記憶装置は、上記
に対して、さらに記憶情報を蓄積する最小単位のメモリ
セルが複数個配列されたメモリセル部と、このメモリセ
ル部に接続され記憶情報の書込み・読出のためのアクセ
ス動作を行なう回路部とを含むメモリセルアレイと、メ
モリセルアレイと外部回路との間に介在し所定の回路動
作を行なう周辺回路部とを備えている。そして、メモリ
セルアレイは第１ウェル領域の表面に形成され、また周
辺回路部は第２ウェル領域の表面に形成されていること
を特徴としている。
請求項３にかかる半導体記憶装置は、主表面を有する半
導体基板と、半導体基板の主表面中に形成され、半導体
基板の主表面から基板深さ方向に対して段階的に設定さ
れた不純物濃度分布を有する第１ウェル領域と、第１ウ
ェル領域とは独立して半導体基板の主表面中に形成され
、半導体基板の主表面から基板深さ方向に対して単調に
変化する不純物濃度分布を有する第２ウェル領域と、第
１ウェル領域の表面上の所定領域に形成され、形成のた
めのマスク層によって実質的に規定された分離幅が０．
６μｍ以下の素子分離のための第１絶縁分離層と、第２
ウェル領域の表面上の所定領域に形成され、分離幅が０
．６μｍ以上の第２絶縁分離層とを備えたことを特徴と
している。
請求項４にかかる半導体記憶装置は、主表面を有する半
導体基板と、半導体基板の主表面中に形成され半導体基
板の主表面から基板深さ方向に対して段階的に設定され
た不純物濃度分布を有する第１ウェル領域と、第１ウェ
ル領域とは独立して半導体基板の主表面中に形成され、
半導体基板の主表面から基板深さ方向に対して単調に変
化する不純物濃度分布を有する第２ウェル領域と、第１
ウェル領域の表面上に形成された０、８μｍ以下のチャ
ネル幅を有する第１ＭＯＳトランジスタと、第２ウェル
領域の表面上に形成された０、８μｍ以上のチャネル幅
を有する第２Ｍ０Ｓ）ランジスタとを備えたことを特徴
としている。
請求項５にかかる半導体記憶装置の製造方法は、半導体
基板の主表面上の第１の素子形成領域と第２の素子形成
領域の各々に第１導電型の第１ウェル領域と第２導電型
の第２ウェル領域を有する半導体記憶装置の製造方法で
あって以下の工程を備える。
ａ、半導体基板の主表面上に第１の素子形成領域内の第
１ウェル領域となるべき領域にのみ開口を有するレジス
トパターンを形成する工程。
ｂ、レジストパターンをマスクとして半導体基板中に第
１導電型の不純物を導入する工程。
Ｃ６第１の素子形成領域内の第１ウェル領域となるべき
領域上および第２の素子形成領域上をレジストで覆った
後、半導体基板中に第２導電型の不純物を導入する工程
。
ｄ、熱処理を施して半導体基板中に導入された不純物を
拡散させて第１の素子形成領域内に第１導電型の第１ウ
ェル領域と第２導電型の第２ウェル領域とを形成する工
程。
ｅ、第１の素子形成領域上および第２の素子形成領域内
の第２ウェル領域となるべき領域上をレジストで覆った
後、複数回のイオン注入を行ない所定の不純物濃度分布
を有する第１導電型の第１ウェル領域を形成する工程。
ｆ、第１の素子形成領域上および第２の素子形成領域内
の第１ウェル領域上をレジストで覆った後、複数回のイ
オン注入を行ない所定の不純物濃度分布を有する第２導
電型の第２ウェル領域を構成する工程。
［作用］ この発明においては、１つの半導体基板上に濃度分布の
最適化が可能なレトロ・グレード・ウェル領域と素子間
分離特性に優れる拡散型のウェル領域とを併設している
。レトロ・グレード・ウェル領域に形成されたＭＯＳ）
ランジスタやあるいはメモリセルアレイでは狭チャネル
効果などが生じることな（高集積化が可能となる。また
、拡散型のウェル領域に形成されたＭＯＳ）ランジスタ
あるいは周辺回路では確実な素子分離が行なわれる。
［実施例］ 以下、この発明の一実施例について図を用いて説明する
。
第１図は、この発明によるウェル構造を有するＤＲＡＭ
の断面構造を模式的に示した断面構造図である。さらに
、第１図にはＤＲＡＭの周辺回路部とメモリセルアレイ
部とが模式的に示されている。なお、メモリセルアレイ
部とは、メモリセル、ロウデコーダ、カラムデコーダ、
Ｉ１０ゲート、センスアンプ等を含む回路領域を含んで
おり、周辺回路部はインプット／アウトプットバッファ
、プリアンプ／メインアンプ、クロック発生回路などの
回路を含んでいる。この両者の区別をトランジスタ構造
に要求される条件から説明すると、メモリセルアレイに
含まれるＭＯＳ）ランジスタは微細化構造を有し集積度
の向上を図ることが要求される。また、周辺回路に含ま
れるＭＯＳ）ランジスタでは、十分な駆動電流を確保し
高速応答性に優れる素子構造が要求される。したがって
、船釣にはメモリセルアレイ部のＭＯＳトランジスタは
周辺回路に含まれるＭＯＳトランジスタの構造に比べて
縮小化されている。このような前提条件の下に２つのタ
イプのウェル領域が使い分けられている。すなわち、メ
モリセルアレイにおいては前記のレトロ・グレードルウ
ェル領域４およびｎウェル領域５が用いられている。ま
た、周辺回路部においては拡散型のｎウェル領域２およ
びｎウェル領域３が用いられている。そして、レトロ・
グレード・ウェル領域４．５の不純物濃度分布は第１０
図に示されるものと同等の分布を有している。
次に、製造方法について説明する。第２Ａ図ないし第２
Ｈ図は、第１図に示されるＤＲＡＭの製造工程を順に示
した製造工程断面図である。
まず、第２Ａ図を参照して、ｐ型シリコン基板１の表面
上に窒化膜１０およびレジストｌｌａを形成し、所定の
形状にパターンニングする。これにより周辺回路のｎウ
ェル領域２となるべき部分のみに開口が形成される。そ
して、このレジストパターンｌｌａをマスクとしてリン
イオン１５を注入エネルギ６０〜２００ｋｅＶ、　　ド
ーズ量１゜０ｘｌＯ”　〜１．０ＸＩＯ”　ｃｍ−２で
基板中にイオン注入する。
次に、第２Ｂ図を参照して、窒化膜１０をマスクとして
シリコン基板１表面を熱酸化しＬＯＧＯ８酸化膜９を形
成する。その後、窒化膜１０を除去する。
さらに、第２Ｃ５Ｕを参照して、Ｌ、０ＣＯ３酸化膜９
に覆われたｎウェル領域２となるべき領域上およびメモ
リセルアレイ領域となるべきシリコン基板１表面上をレ
ジストｌｌｂで覆う。そして、レジスト１１ｂをマスク
として注入エネルギ４０〜１５０ｋｅＶ、　　ドーズ量
１．０ＸＩＯＩ　２〜１゜Ｏｘ１０＋　ａ　ｃｍ−２で
ボロンイオン１６をシリコン基板１表面にイオン注入す
る。
さらに、第２Ｄ図を参照して、レジスト１１ｂを除去し
た後、温度１１００〜１２００℃で数時間熱処理を施し
、周辺回路領域のシリコン基板１表面に注入されたリン
イオンあるいはボロンイオンを基板中に深く拡散させる
。これによりｎウェル領域２およびｐウェル領域３が形
成される。この領域が拡散型のウェル領域を構成する。
さらに、第２Ｅ図を参照して、再度シリコン基板１表面
上に窒化膜１０およびレジストｌｌｃを形成し、さらに
ｐウェル３のみ抜けたレジストパターンを新たに形成し
、所定の領域にチャネルストッパ形成用の開口部を形成
する。そして、これらのレジストをマスクとしてボロン
イオン１７をシリコン基板中に注入する。
その後、第２Ｆ図を参照して、窒化膜１０をマスクとし
て熱酸化処理を施して所定の位置にフィールド酸化膜８
ａ１８ｂを形成する。この熱酸化法によるフィールド酸
化膜形成工程は周辺回路およびメモリセルアレイにおい
て同時に行なうことができる。フィールド酸化膜の分離
幅は周辺回路において広く、またメモリセルアレイにお
いて狭く設定される。したがって、その膜厚も周辺回路
部において厚くメモリセルアレイにおいて薄く形成され
る。
さらに、第２Ｇ図を参照して、窒化膜１０を除去した後
、周辺回路部の基板表面上およびメモリセルアレイ部の
ｎウェル領域５となるべき領域上をレジストｌｉｄで覆
う。そして、レジスト１１ｄをマスクとしてｐウェル領
域４となるべき領域に不純物イオンのイオン注入が行な
われる。このイオン注入はレトロ・グレード・ウェルを
構成するために３回のイオン注入工程にわけて行なわれ
る。まず第１回目のイオン注入は、注入エネルギ５００
〜１０００ｋｅＶ、　　ドーズ量１．０ＸＩＯ１３〜１
．０ＸＩＯ”　ｃｍ−２の条件でボロンイオン１８を基
板の深い位置に注入する。これは第１０図に示すラッチ
アップ防止用の第１の不純物濃度領域３ｃを形成するた
めに行なわれる。次に、注入エネルギ１２０〜２００ｋ
ｅＶ、　　ドーズ量２．Ｃ）−８，ＯＸＩ　Ｏ’　２ｃ
ｍ−２（Ｄ条件で第２回目のボロンイオン注入が行なわ
れる。この注入により第２の不純物濃度領域３ｂがチャ
ネルストッパとしてフィールド酸化膜８ｂの下面に形成
される。さらに、第３回目として注入エネルギ２０〜５
０ｋｅ■、ドーズ量１．０ＸＩＯＩ　１〜１゜０ＸＩＯ
”　ｃｍ−２の条件でボロンイオンがイオン注入される
。これにより第３の不純物濃度領域３ａが形成される。
この領域はトランジスタをパンチスルー防止し、あるい
はしきい値電圧を最適値に設定する。
さらに、第２Ｈ図を参照して、レジストｌｌｄを除去し
た後、再度周辺回路領域のシリコン基板表面上およびメ
モリセルアレイ領域のｐウェル領域４表面上をレジスト
ｌｉｅで覆う。そして、このレジストｌｉｅをマスクと
して、ｎウェル領域５となるべきシリコン基板１の領域
に４回のイオン注入が行なわれる。第１のイオン注入は
、注入エネルギ１　、　０〜１　、　５　Ｍ　ｅ　Ｖ　
、　　ドーズ量１．０Ｘ１０１３〜１．０ＸＩＯ”　ｃ
ｍ−２でリンイオン１９を基板の深い位置に注入する。
第２回目のイオン注入は、注入エネルギ３５０〜５００
ｋｅＶ、　　ドーズ量２．Ｃ）−８，０ＸＩＯ”　ｃｍ
２ヘイオン注入する。第３回目のイオン注入は、注入エ
ネルギ１２０〜２００ｋｅＶ、　　ドーズ量２゜０〜８
．０ＸＩＯＩ２ｃｍ″２でリンイオンが基板表面にイオ
ン注入される。さらに、第４回目のイオン注入として注
入エネルギ２０〜５０ｋｅＶ。
ドーズ量１．０ＸＩＯ”　〜１．０ＸＩＯ”　ｃｍ−２
でボロンイオンをカウンタドーズする。その後、温度１
０００℃で約６０分間程度熱処理が施されることもある
。その後レジストｌｉｅを除去する。この段階でＰウェ
ル４およびＮウェル５が形成される。
この後、周辺回路部およびメモリセルアレイ部では各ウ
ェル領域の表面上にＭＯＳトランジスタなどの機能素子
が形成される。
なお、上記実施例においてはメモリセルアレイのウェル
領域を３回のイオン注入工程を用いたレトロ・グレード
・ウェル構造としたが、イオン注入工程は３回に限らず
所定の不純物濃度分布を形成し得るように種々の条件で
イオン注入を行なってもよい。
また、上記のＤＲＡＭにおいてウェル構造の使い分けは
メモリセルアレイと周辺回路部との間の機能に基づいて
分割したが、使い分けの他の基準として素子分離用の分
離酸化膜の分離幅を基準とする場合あるいはウェル領域
上に形成されるトランジスタのチャネル幅を基準にする
場合が考えられる。素子間分離膜の分離幅を基準にする
場合、第１１Ａ図を参照して、たとえば分離幅りを０゜
６μｍで分けることができる。すなわち、分離幅史が０
．６μｍ以下の領域にはレトロ・グレード・ウェル構造
を適用し、狭チャネル効果の発生を抑制し、微細構造の
ＭＯＳ）ランジスタを形成可能とする。また、分離幅り
が０．６μｍ以上確保できる領域では拡散型のウェル構
造を用い、相対的にチャネル幅の大きいＭＯＳトランジ
スタを構成し、かつ確実な素子間分離を実現することが
できる。
また、ＭＯＳトランジスタのチャネル幅を基準とする場
合には、第６図に示すように、チャネル幅が０．８μｍ
以下の場合にはレトロ・グレード・ウェル構造を採用し
、しきい値電圧ＶＴ）Ｉの上昇を抑えることができる。
また、チャネル幅が０゜８μｍ以上の領域には拡散型の
ウェル構造を用いることができる。
［発明の効果コ このように、この発明による半導体記憶装置においては
、たとえば相対的にチャネル幅の大きなＭＯＳトランジ
スタを含む周辺回路部に拡散型のウェル構造を適用し、
微細化構造を有するＭＯＳトランジスタを含むメモリセ
ルアレイに対してレトロ・グレード・ウェル構造を適用
することにより、各々のウェル構造の有する欠点を補い
、狭チャネル効果の防止あるいは素子間分離構造の改善
が図られた半導体記憶装置を実現できる。また、その製
造方法においては個々の公知の技術を利用して１つの基
板上に拡散型とレトロ・グレード型の異なる構造のウェ
ル領域を形成することができる。
【図面の簡単な説明】
第１図は、この発明の一実施例によるＤＲＡＭの断面構
造図である。第２Ａ図、第２Ｂ図、第２Ｃ図、第２Ｄ図
、第２Ｅ図、第２Ｆ図、第２Ｇ図および第２Ｈ図は、第
１図に示されるＤＲＡＭの製造工程断面図である。 第３図は、従来の拡散型のウェル構造を有する半導体記
憶装置の断面構造模式図である。第４Ａ図、第４Ｂ図、
第４Ｃ図、第４Ｄ図、第４Ｅ図および第４Ｆ図は、第３
図に示される半導体記憶装置の製造工程断面図である。 第５図は、第３図の半導体記憶装置の平面構造図である
。第６図は、ウェル構造に起因するＭＯＳ）ランジスタ
のチャネル幅としきい値電圧の関係を示す相関図である
。 第７図は、拡散型のウェル構造の不純物濃度分布を示す
濃度分布図である。第８図は、従来のレトロ・グレード
・ウェル構造を有する半導体記憶装置の断面構造模式図
である。第９Ａ図、第９Ｂ図、第９Ｃ図は、第８図に示
される半導体記憶装置の製造工程断面図である。第１０
図は、レトロ・グレード・ウェル構造の不純物濃度分布
を示す濃度分布図である。第１１Ａ図は、素子間分離膜
の分離幅と分離膜厚との相関関係図である。第１１Ｂ図
は、ＬＯＧＯＳによる素子間分離膜の主要な製造工程を
示す製造工程図である。 図において、１はｐ型シリコン基板、２は拡散型ｐウェ
ル領域、３は拡散型ｎウェル領域、４はレトロ・グレー
ドルウェル領域、５はレトロ・グレードｎウェル領域、
６はｎＭＯｓＭＯＳトランジスタｐＭＯＳトランジスタ
、８．８ａ、８ｂはフィールド酸化膜、１５はリンイオ
ン、１６はボロンイオンを示している。 なお、図中同一符号は同−又は相当部分を示す。 第４Ｃ口 萬４Ｄ目 し３ｖ＋Ａ＆、１υｉ　ＶＴＨ 萬ｑＣ図 手 続 補 正 書（自発） 第１０図 第１１Ａ図 第１旧図 平成３年８月１日 事件の表示 ２、発明の名称 補正をする者 事件との関係 住所 名称 代表者 平成２年特許願第１１６２７６号 半導体記憶装置およびその製造方法

Claims (5)

    【特許請求の範囲】
  1. （１）主表面を有する半導体基板と、 前記半導体基板の主表面中に形成され、前記半導体基板
    の主表面から基板深さ方向に対して段階的に設定された
    不純物濃度分布を有する第１ウェル領域と、 前記第１ウェル領域とは独立して前記半導体基板の主表
    面中に形成され、前記半導体基板の主表面から基板深さ
    方向に対して単調に変化する不純物濃度分布を有する第
    ２ウェル領域とを備えた半導体記憶装置。
  2. （２）主表面を有する半導体基板と、 前記半導体基板の主表面中に形成され、前記半導体基板
    の主表面から基板深さ方向に対して段階的に設定された
    不純物濃度分布を有する第１ウェル領域と、 前記第１ウェル領域とは独立して前記半導体基板の主表
    面中に形成され、前記半導体基板の主表面から基板深さ
    方向に対して単調に変化する不純物濃度分布を有する第
    ２ウェル領域と、 記憶情報を蓄積する最小単位のメモリセルが複数個配列
    されたメモリセル部と、このメモリセル部に接続され記
    憶情報の書込み・読出のためのアクセス動作を行なう回
    路部とを含むメモリセルアレイと、 前記メモリセルアレイと外部回路との間に介在し、所定
    の回路動作を行なう周辺回路部とを備え、前記メモリセ
    ルアレイは前記第１ウェル領域の表面に形成され、 前記周辺回路部は前記第２ウェル領域の表面に形成され
    ている、半導体記憶装置。
  3. （３）主表面を有する半導体基板と、 前記半導体基板の主表面中に形成され、前記半導体基板
    の主表面から基板深さ方向に対して段階的に設定された
    不純物濃度分布を有する第１ウェル領域と、 前記第１ウェル領域とは独立して前記半導体基板の表面
    中に形成され、前記半導体基板の主表面から基板深さ方
    向に対して単調に変化する不純物濃度分布を有する第２
    ウェル領域と、 前記第１ウェル領域の表面上の所定領域に形成され、形
    成のためのマスク層によって実質的に規定された分離幅
    が０．６μｍ以下の素子分離のための第１絶縁分離層と
    、 前記第２ウェル領域の表面上の所定領域に形成され、前
    記分離幅が０．６μｍ以上の第２絶縁分離層とを備えた
    、半導体記憶装置。
  4. （４）主表面を有する半導体基板と、 前記半導体基板の主表面中に形成され、前記半導体基板
    の主表面から基板深さ方向に対して段階的に設定された
    不純物濃度分布を有する第１ウェル領域と、 前記第１ウェル領域とは独立して前記半導体基板の表面
    中に形成され、前記半導体基板の主表面から基板深さ方
    向に対して単調に変化する不純物濃度分布を有する第２
    ウェル領域と、 前記第１ウェル領域の表面上に形成された０．８μｍ以
    下のチャネル幅を有する第１ＭＯＳトランジスタと、 前記第２ウェル領域の表面上に形成された０．８μｍ以
    上のチャネル幅を有する第２ＭＯＳトランジスタとを備
    えた、半導体記憶装置。
  5. （５）半導体基板の主表面に形成される第１の素子形成
    領域と第２の素子形成領域の各々に第１導電型の第１ウ
    ェル領域と、第２導電型の第２ウェル領域を有する、半
    導体記憶装置の製造方法であって、 前記半導体基板の主表面上に前記第１の素子形成領域内
    の前記第１ウェル領域となるべき領域にのみ開口を有す
    るレジストパターンを形成する工程と、 前記レジストパターンをマスクとして前記半導体基板中
    に第１導電型の不純物を導入する工程と、前記第１の素
    子形成領域内の第１ウェル領域となるべき領域上および
    前記第２素子形成領域上をレジストで覆った後、半導体
    基板中に第２導電型の不純物を導入する工程と、 熱処理を施して前記半導体基板中に導入された前記不純
    物を拡散させて前記第１の素子形成領域内に第１導電型
    の第１ウェル領域と第２導電型の第２ウェル領域とを形
    成する工程と、 前記第１の素子形成領域上および前記第２の素子形成領
    域内の前記第２ウェル領域となるべき領域上をレジスト
    で覆った後、複数回のイオン注入を行ない、所定の不純
    物濃度分布を有する第１導電型の第１ウェル領域を形成
    する工程と、 前記第１の素子形成領域上および前記第２の素子形成領
    域内の前記第１ウェル領域上をレジストで覆った後、複
    数回のイオン注入を行ない所定の不純物濃度分布を有す
    る第２導電型の第２ウェル領域を形成する工程とを備え
    た、半導体記憶装置の製造方法。
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