JPH0824268B2 - 一致検出回路 - Google Patents
一致検出回路Info
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- JPH0824268B2 JPH0824268B2 JP62124907A JP12490787A JPH0824268B2 JP H0824268 B2 JPH0824268 B2 JP H0824268B2 JP 62124907 A JP62124907 A JP 62124907A JP 12490787 A JP12490787 A JP 12490787A JP H0824268 B2 JPH0824268 B2 JP H0824268B2
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- 238000001514 detection method Methods 0.000 title claims description 34
- 230000000295 complement effect Effects 0.000 claims description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 6
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 5
- 239000000470 constituent Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
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- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Pulse Circuits (AREA)
- Analogue/Digital Conversion (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル信号の一致検出回路に関する。
従来、例えば、液晶表示装置の輝度変調回路におい
て、ディジタル映像信号を輝度変調パルスによってパル
ス幅変調する場合、特開昭61−4373に示される様に、二
つのディジタル信号の一致を検出する手段としてオア回
路とナンド回路を用い、その出力を保持する手段として
Ｓ−Ｒラッチ回路を用いた一致検出回路が知られてい
る。
て、ディジタル映像信号を輝度変調パルスによってパル
ス幅変調する場合、特開昭61−4373に示される様に、二
つのディジタル信号の一致を検出する手段としてオア回
路とナンド回路を用い、その出力を保持する手段として
Ｓ−Ｒラッチ回路を用いた一致検出回路が知られてい
る。
しかし、従来の回路では回路を構成する素子数が多
く、いくつも並列して使用する場合、その回路ブロック
が大きくなり配線も複雑になることから、コストが高く
なるという傾向があった。
く、いくつも並列して使用する場合、その回路ブロック
が大きくなり配線も複雑になることから、コストが高く
なるという傾向があった。
本発明は以上のような従来の技術の不具合点を改善
し、構成素子数を削減してコストをおさえ、信頼性を上
げた一致検出回路を提供することを目的とする。
し、構成素子数を削減してコストをおさえ、信頼性を上
げた一致検出回路を提供することを目的とする。
前記のような従来技術の問題点を解決するため本発明
の一致検出回路においては、 （１）それぞれＮ（Ｎは正整数）ビットの第１のディジ
タル信号と第２のディジタル信号を比較し、該第１のデ
ィジタル信号と該第２のディジタル信号が所定の関係と
なった状態を検出する一致検出回路において、 前記第１のディジタル信号の各ビットの信号をそれぞ
れゲートに入力するＮ個の第１導電型の第１のトランジ
スタのソース・ドレインを直列接続し、 前記第２のディジタル信号の各ビットの信号をそれぞ
れゲートに入力するＮ個の第１導電型の第２のトランジ
スタのソース・ドレインを直列接続し、 １個の前記第１のトランジスタと１個の前記第２のト
ランジスタを組にしてＮ個の組を成し、該各組の前記第
１及び第２のトランジスタのソース同士、ドレイン同士
をそれぞれ接続して直並列回路を構成してなり、 該直並列回路の一端側の前記第１及び第２のトランジ
スタのドレインと第１の電源電位との間に、制御信号を
ゲートに入力する第２導電型の第１の制御トランジスタ
を直列接続し、 該直並列回路の他端側の前記第１及び第２のトランジ
スタのソースと第２の電源電位との間に、前記制御信号
と相補な制御信号をゲートに入力する第１導電型の第２
の制御トランジスタを直列接続し、 前記第１の制御トランジスタを前記制御信号に基づき
検出前に導通させ、検出時には非導通せしめ、前記直並
列回路と前記第１の制御トランジスタの直列接続点の電
位変化から一致検出してなる ことを特徴とする。
の一致検出回路においては、 （１）それぞれＮ（Ｎは正整数）ビットの第１のディジ
タル信号と第２のディジタル信号を比較し、該第１のデ
ィジタル信号と該第２のディジタル信号が所定の関係と
なった状態を検出する一致検出回路において、 前記第１のディジタル信号の各ビットの信号をそれぞ
れゲートに入力するＮ個の第１導電型の第１のトランジ
スタのソース・ドレインを直列接続し、 前記第２のディジタル信号の各ビットの信号をそれぞ
れゲートに入力するＮ個の第１導電型の第２のトランジ
スタのソース・ドレインを直列接続し、 １個の前記第１のトランジスタと１個の前記第２のト
ランジスタを組にしてＮ個の組を成し、該各組の前記第
１及び第２のトランジスタのソース同士、ドレイン同士
をそれぞれ接続して直並列回路を構成してなり、 該直並列回路の一端側の前記第１及び第２のトランジ
スタのドレインと第１の電源電位との間に、制御信号を
ゲートに入力する第２導電型の第１の制御トランジスタ
を直列接続し、 該直並列回路の他端側の前記第１及び第２のトランジ
スタのソースと第２の電源電位との間に、前記制御信号
と相補な制御信号をゲートに入力する第１導電型の第２
の制御トランジスタを直列接続し、 前記第１の制御トランジスタを前記制御信号に基づき
検出前に導通させ、検出時には非導通せしめ、前記直並
列回路と前記第１の制御トランジスタの直列接続点の電
位変化から一致検出してなる ことを特徴とする。
（２） 前記直並列回路と前記第１の制御トランジスタ
の直列接続点の出力を入力する第１のインバータと、該
第１のインバータの出力を当該第１のインバータの入力
に帰還する第２のインバータとからなる保持回路を備え
ることを特徴とする。
の直列接続点の出力を入力する第１のインバータと、該
第１のインバータの出力を当該第１のインバータの入力
に帰還する第２のインバータとからなる保持回路を備え
ることを特徴とする。
（３） 前記第２のインバータは、前記第１のインバー
タより出力抵抗が大であることを特徴とする。
タより出力抵抗が大であることを特徴とする。
本発明では、以上に述べた手段で構成することによ
り、Ｎビットの２つの信号を、並列に接続された第１及
び第２のトランジスタの組がＮ段直列に接続された第１
及び第２のトランジスタ群（Ｎ×２個）で比較し、各ト
ランジスタの組のどちらか一方が導通すれば、第１の電
源電位にある出力点が第２の電源電位に変化して、一致
検出信号として出力される。
り、Ｎビットの２つの信号を、並列に接続された第１及
び第２のトランジスタの組がＮ段直列に接続された第１
及び第２のトランジスタ群（Ｎ×２個）で比較し、各ト
ランジスタの組のどちらか一方が導通すれば、第１の電
源電位にある出力点が第２の電源電位に変化して、一致
検出信号として出力される。
従って、本発明の一致検出回路において、一致した時
点から出力状態を変えることで一致を検出できるのであ
る。
点から出力状態を変えることで一致を検出できるのであ
る。
［実施例］ 以下に本発明の一実施例を図面をもとに説明する。
第１図は本発明による一致検出回路を、液晶パネルを
用いた画像表示装置の輝度変調回路に応用した具体的な
実施例である。１は輝度変調パルス発生回路、２は輝度
変調回路である。上記輝度変調パルス発生回路１は、４
ビットのカウンタ10により構成されており、上記輝度変
調回路２は、データ比較検出回路３、ラッチ回路４、信
号電極駆動信号作成回路５より構成され、データ比較検
出回路３とラッチ回路４が一致検出回路を形成してい
る。上記４ビットのカウンタ10は、第２図に示すラッチ
パルスφＬによりリセットされクロックパルスφＣによ
りカウントアップ動作する。上記クロックパルスφ
Ｃは、第２図に示すように各ラッチパルスφＬ間におい
て例えば14発発生する。そして上記カウンタ10のQ1〜Q4
の出力は、上記輝度変調回路２内の上記データ比較検出
回路３に入力される。つまりこの信号が信号群Ａであ
り、上記データ比較検出回路３内のトランジスタ群Ｄの
トランジスタ11a〜11dにゲート入力される。また、上記
データ比較検出回路３では、４ビットのディジタル映像
信号D1〜D4が信号群Ｂとして上記トランジスタ群Ｄのト
ランジスタ12a〜12dに入力され、上記ラッチパルスφＬ
を反転したＬが信号Ｇとしてセット用トランジスタ13
であるトランジスタＦに入力されている。そして、上記
トランジスタ群Ｄと上記トランジスタＦのソースドレイ
ン間の導通が計られたとき、その出力は上記ラッチ回路
４に入力される。上記ラッチ回路４では、ループ状に接
続されたインバータ15、16が保持回路のインバータH,I
として、上記ラッチパルスＬでリセットされるまで保
持する。そして、上記ラッチ回路４の出力、すなわち一
致検出回路の出力Ｘは、フレーム信号φＦと共に上記信
号電極駆動信号作成回路５へ入力される。上記信号電極
駆動信号作成回路５は、同回路内の論理回路に応じて液
晶駆動用電圧V0,V2,V3,V5を選択し、液晶表示パネルの
信号電極駆動信号Ynを出力する。
用いた画像表示装置の輝度変調回路に応用した具体的な
実施例である。１は輝度変調パルス発生回路、２は輝度
変調回路である。上記輝度変調パルス発生回路１は、４
ビットのカウンタ10により構成されており、上記輝度変
調回路２は、データ比較検出回路３、ラッチ回路４、信
号電極駆動信号作成回路５より構成され、データ比較検
出回路３とラッチ回路４が一致検出回路を形成してい
る。上記４ビットのカウンタ10は、第２図に示すラッチ
パルスφＬによりリセットされクロックパルスφＣによ
りカウントアップ動作する。上記クロックパルスφ
Ｃは、第２図に示すように各ラッチパルスφＬ間におい
て例えば14発発生する。そして上記カウンタ10のQ1〜Q4
の出力は、上記輝度変調回路２内の上記データ比較検出
回路３に入力される。つまりこの信号が信号群Ａであ
り、上記データ比較検出回路３内のトランジスタ群Ｄの
トランジスタ11a〜11dにゲート入力される。また、上記
データ比較検出回路３では、４ビットのディジタル映像
信号D1〜D4が信号群Ｂとして上記トランジスタ群Ｄのト
ランジスタ12a〜12dに入力され、上記ラッチパルスφＬ
を反転したＬが信号Ｇとしてセット用トランジスタ13
であるトランジスタＦに入力されている。そして、上記
トランジスタ群Ｄと上記トランジスタＦのソースドレイ
ン間の導通が計られたとき、その出力は上記ラッチ回路
４に入力される。上記ラッチ回路４では、ループ状に接
続されたインバータ15、16が保持回路のインバータH,I
として、上記ラッチパルスＬでリセットされるまで保
持する。そして、上記ラッチ回路４の出力、すなわち一
致検出回路の出力Ｘは、フレーム信号φＦと共に上記信
号電極駆動信号作成回路５へ入力される。上記信号電極
駆動信号作成回路５は、同回路内の論理回路に応じて液
晶駆動用電圧V0,V2,V3,V5を選択し、液晶表示パネルの
信号電極駆動信号Ynを出力する。
上記の構成において、輝度変調パルス発生回路１は、
カウンタ10がラッチパルスφＬによりリセットされた
後、クロックパルスφＣをカウントして出力端子Q1〜Q4
から第２図に示す輝度変調パルスP1〜P4を出力する。上
記輝度変調パルスP1〜P4は、４ビットのディジタル映像
信号D1〜D4と共に輝度変調回路２のデータ比較検出回路
３に入力される。また一方、上記輝度変調回路２におい
ては、ラッチパルスφＬによってラッチ回路４の入力が
“1"になり、その出力信号Ｘは第２図に示すように“0"
に立下る。この状態で上記ディジタル信号D1〜D4と上記
輝度変調パルスP1〜P4の論理条件がとられ、上記カウン
タ10の内容が上記クロックパルスφＣにより順次カウン
トアップされると、並直列接続されたＮチャンネルトラ
ンジスタ11a〜11d,12a〜12dがONして、ソース−ドレイ
ン間が導通し、上記データ比較検出回路３の出力が“0"
となる。この時上記ラッチ回路４のインバータ16の能力
を安定動作できうる範囲で十分小さくすることによっ
て、ラッチ回路４の出力Ｘは“1"でラッチされる。今、
例えばディジタル映像信号D1〜D4が「0110」であったと
すれば、データ比較検出回路２内のトランジスタ12b,12
cはON状態にあるので、トランジスタ11a,11dが共にONに
なったときに上記データ比較検出回路２内の並直列接続
されたＮチャンネルトランジスタ群のソース−ドレイン
間が導通し、その出力が“0"に切り変わる。つまり、カ
ウンタ10が「９」までカウントアップされて、「0110」
の反転データである「1001」となった時に、上記データ
比較検出回路２の出力が“0"となり、ラッチ回路４の出
力Ｘは“1"でラッチされ、ラッチパルスＬによってリ
セットされるまでこの状態を続ける。上記のようにラッ
チ回路４の出力信号Ｘの時間幅は、ディジタル映像信号
のデータD1〜D4に対応して設定されるもので、第２図に
示す様に変化する。しかして、上記ラッチ回路４の出力
信号Ｘは、フレーム信号φＦと共に信号電極駆動信号作
成回路５内のノア回路19a〜19dを介して、ゲート回路20
a〜20dが制御されて液晶駆動電圧V0,V2,V3,V5が選択さ
れ、信号電極駆動信号Ynとして出力される。
カウンタ10がラッチパルスφＬによりリセットされた
後、クロックパルスφＣをカウントして出力端子Q1〜Q4
から第２図に示す輝度変調パルスP1〜P4を出力する。上
記輝度変調パルスP1〜P4は、４ビットのディジタル映像
信号D1〜D4と共に輝度変調回路２のデータ比較検出回路
３に入力される。また一方、上記輝度変調回路２におい
ては、ラッチパルスφＬによってラッチ回路４の入力が
“1"になり、その出力信号Ｘは第２図に示すように“0"
に立下る。この状態で上記ディジタル信号D1〜D4と上記
輝度変調パルスP1〜P4の論理条件がとられ、上記カウン
タ10の内容が上記クロックパルスφＣにより順次カウン
トアップされると、並直列接続されたＮチャンネルトラ
ンジスタ11a〜11d,12a〜12dがONして、ソース−ドレイ
ン間が導通し、上記データ比較検出回路３の出力が“0"
となる。この時上記ラッチ回路４のインバータ16の能力
を安定動作できうる範囲で十分小さくすることによっ
て、ラッチ回路４の出力Ｘは“1"でラッチされる。今、
例えばディジタル映像信号D1〜D4が「0110」であったと
すれば、データ比較検出回路２内のトランジスタ12b,12
cはON状態にあるので、トランジスタ11a,11dが共にONに
なったときに上記データ比較検出回路２内の並直列接続
されたＮチャンネルトランジスタ群のソース−ドレイン
間が導通し、その出力が“0"に切り変わる。つまり、カ
ウンタ10が「９」までカウントアップされて、「0110」
の反転データである「1001」となった時に、上記データ
比較検出回路２の出力が“0"となり、ラッチ回路４の出
力Ｘは“1"でラッチされ、ラッチパルスＬによってリ
セットされるまでこの状態を続ける。上記のようにラッ
チ回路４の出力信号Ｘの時間幅は、ディジタル映像信号
のデータD1〜D4に対応して設定されるもので、第２図に
示す様に変化する。しかして、上記ラッチ回路４の出力
信号Ｘは、フレーム信号φＦと共に信号電極駆動信号作
成回路５内のノア回路19a〜19dを介して、ゲート回路20
a〜20dが制御されて液晶駆動電圧V0,V2,V3,V5が選択さ
れ、信号電極駆動信号Ynとして出力される。
また、第３図は本発明による一致検出回路を用いた輝
度変調回路に、全消灯（INH）回路を付加した一実施例
であり、第４図はその動作を説明するためのタイムチャ
ートである。Ｎチャンネルトランジスタ21は、VSSをソ
ースとしてそのドレインがラッチ回路４の入力に接続さ
れていて、インヒビット信号φINHが“1"になるとONす
る。また、上記インヒビット信号φINHの反転信号INH
が、ラッチパルスφＬと共にナンド回路22に入力され、
フレーム信号φＦと共にアンド回路23に入力される。上
記インヒビット信号INHが“0"になると、上記ナンド
回路22は上記ラッチパルスφＬのいかんにかかわらず
“1"を出力し（）、上記ラッチ回路４内のリセット用
トランジスタ14にゲート入力される。従って、上記ラッ
チ回路４の入力は“0"となり、その出力Ｘは“1"でラッ
チされる。一方、上記アンド回路23は、上記インヒビッ
ト信号INHが“0"となると上記フレーム信号φＦのい
かんにかかわらず“0"を出力し（）、その出力は上記
ラッチ回路４の出力Ｘと共に信号電極駆動信号作成回路
５に入力される。上記信号電極駆動信号作成回路５で
は、それらの入力からノア回路19aを介してゲート回路2
0aが制御されて、全消灯時の液晶駆動電圧であるV0が選
択されて、信号電極駆動信号Ynとして出力される。
度変調回路に、全消灯（INH）回路を付加した一実施例
であり、第４図はその動作を説明するためのタイムチャ
ートである。Ｎチャンネルトランジスタ21は、VSSをソ
ースとしてそのドレインがラッチ回路４の入力に接続さ
れていて、インヒビット信号φINHが“1"になるとONす
る。また、上記インヒビット信号φINHの反転信号INH
が、ラッチパルスφＬと共にナンド回路22に入力され、
フレーム信号φＦと共にアンド回路23に入力される。上
記インヒビット信号INHが“0"になると、上記ナンド
回路22は上記ラッチパルスφＬのいかんにかかわらず
“1"を出力し（）、上記ラッチ回路４内のリセット用
トランジスタ14にゲート入力される。従って、上記ラッ
チ回路４の入力は“0"となり、その出力Ｘは“1"でラッ
チされる。一方、上記アンド回路23は、上記インヒビッ
ト信号INHが“0"となると上記フレーム信号φＦのい
かんにかかわらず“0"を出力し（）、その出力は上記
ラッチ回路４の出力Ｘと共に信号電極駆動信号作成回路
５に入力される。上記信号電極駆動信号作成回路５で
は、それらの入力からノア回路19aを介してゲート回路2
0aが制御されて、全消灯時の液晶駆動電圧であるV0が選
択されて、信号電極駆動信号Ynとして出力される。
尚、本発明は、画像表示装置だけに使われるものでは
なく、ディジタル値をアナログ値に変換するリニアな一
致検出を必要とする場合に広く応用できるものである。
なく、ディジタル値をアナログ値に変換するリニアな一
致検出を必要とする場合に広く応用できるものである。
以上に述べたように本発明によれば、以下の様な効果
を上げることができる。
を上げることができる。
すなわち、Ｎビットのディジタル信号の所定の関係を
一致検出する一致検出回路において、構成素子数がＮ×
２個と、これらのトランジスタ群に電源電位を供給する
制御用のトランジスタ２個となり、少ない素子数で一致
回路を構成することができる。また、ディジタル信号を
ゲートに入力するトランジスタは、同一の導電型トラン
ジスタであるため、IC化した場合に近接配置でき、上記
素子数の低減と相俟って回路の占有面積を大幅に低減で
きる。
一致検出する一致検出回路において、構成素子数がＮ×
２個と、これらのトランジスタ群に電源電位を供給する
制御用のトランジスタ２個となり、少ない素子数で一致
回路を構成することができる。また、ディジタル信号を
ゲートに入力するトランジスタは、同一の導電型トラン
ジスタであるため、IC化した場合に近接配置でき、上記
素子数の低減と相俟って回路の占有面積を大幅に低減で
きる。
さらに、２つの電源電位を供給する制御トランジスタ
が相補関係で導通するため、一致回路を介して貫通電流
が流れることが無くなり、低消費電流の回路を構成でき
る。
が相補関係で導通するため、一致回路を介して貫通電流
が流れることが無くなり、低消費電流の回路を構成でき
る。
第１図は本発明の一実施例を示す回路構成図。第２図は
同実施例の動作を説明するためのタイミングチャートで
あり、第３図は本発明の一実施例に全消灯回路を付加し
た場合の回路構成図、第４図は同回路の動作を説明する
ためのタイミングチャートである。 １……輝度変調パルス発生回路 ２……輝度変調回路 ３……データ比較検出回路 ４……ラッチ回路 ５……信号電極駆動信号作成回路 10……カウンタ 11a〜11d……輝度変調パルス入力用トランジスタ 12a〜12d……ディジタル映像信号入力用トランジスタ 13……セット用トランジスタ 14……リセット用トランジスタ 15……インバータ 16……能力の小さいインバータ 17,18……インバータ 19a〜19d……ノア回路 20a〜20d……ゲート回路 21……インヒビット用トランジスタ 22……ナンド回路 23……アンド回路
同実施例の動作を説明するためのタイミングチャートで
あり、第３図は本発明の一実施例に全消灯回路を付加し
た場合の回路構成図、第４図は同回路の動作を説明する
ためのタイミングチャートである。 １……輝度変調パルス発生回路 ２……輝度変調回路 ３……データ比較検出回路 ４……ラッチ回路 ５……信号電極駆動信号作成回路 10……カウンタ 11a〜11d……輝度変調パルス入力用トランジスタ 12a〜12d……ディジタル映像信号入力用トランジスタ 13……セット用トランジスタ 14……リセット用トランジスタ 15……インバータ 16……能力の小さいインバータ 17,18……インバータ 19a〜19d……ノア回路 20a〜20d……ゲート回路 21……インヒビット用トランジスタ 22……ナンド回路 23……アンド回路
Claims (3)
- 【請求項１】それぞれＮ（Ｎは正整数）ビットの第１の
ディジタル信号と第２のディジタル信号を比較し、該第
１のディジタル信号と該第２のディジタル信号が所定の
関係となった状態を検出する一致検出回路において、 前記第１のディジタル信号の各ビットの信号をそれぞれ
ゲートに入力するＮ個の第１導電型の第１のトランジス
タのソース・ドレインを直列接続し、 前記第２のディジタル信号の各ビットの信号をそれぞれ
ゲートに入力するＮ個の第１導電型の第２のトランジス
タのソース・ドレインを直列接続し、 １個の前記第１のトランジスタと１個の前記第２のトラ
ンジスタを組にしてＮ個の組を成し、該各組の前記第１
及び第２のトランジスタのソース同士、ドレイン同士を
それぞれ接続して直並列回路を構成してなり、 該直並列回路の一端側の前記第１及び第２のトランジス
タのドレインと第１の電源電位との間に、制御信号をゲ
ートに入力する第２導電型の第１の制御トランジスタを
直列接続し、 該直並列回路の他端側の前記第１及び第２のトランジス
タのソースと第２の電源電位との間に、前記制御信号と
相補な制御信号をゲートに入力する第１導電型の第２の
制御トランジスタを直列接続し、 前記第１の制御トランジスタを前記制御信号に基づき検
出前に導通させ、検出時には非導通せしめ、前記直並列
回路と前記第１の制御トランジスタの直列接続点の電位
変化から一致検出してなる ことを特徴とする一致検出回路。 - 【請求項２】前記直並列回路と前記第１の制御トランジ
スタの直列接続点の出力を入力する第１のインバータ
と、該第１のインバータの出力を当該第１のインバータ
の入力に帰還する第２のインバータとからなる保持回路
を備えることを特徴とする特許請求の範囲第１項記載の
一致検出回路。 - 【請求項３】前記第２のインバータは、前記第１のイン
バータより出力抵抗が大であることを特徴とする特許請
求の範囲第２項記載の一致検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62124907A JPH0824268B2 (ja) | 1987-05-21 | 1987-05-21 | 一致検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62124907A JPH0824268B2 (ja) | 1987-05-21 | 1987-05-21 | 一致検出回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14496195A Division JPH088727A (ja) | 1995-06-12 | 1995-06-12 | 一致検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63287999A JPS63287999A (ja) | 1988-11-25 |
| JPH0824268B2 true JPH0824268B2 (ja) | 1996-03-06 |
Family
ID=14897063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62124907A Expired - Lifetime JPH0824268B2 (ja) | 1987-05-21 | 1987-05-21 | 一致検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0824268B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0824268A (ja) * | 1994-07-13 | 1996-01-30 | Toshiba Corp | 衝撃波治療装置及び温熱治療装置 |
-
1987
- 1987-05-21 JP JP62124907A patent/JPH0824268B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63287999A (ja) | 1988-11-25 |
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