JPH08249084A - クロック信号生成回路 - Google Patents
クロック信号生成回路Info
- Publication number
- JPH08249084A JPH08249084A JP7052625A JP5262595A JPH08249084A JP H08249084 A JPH08249084 A JP H08249084A JP 7052625 A JP7052625 A JP 7052625A JP 5262595 A JP5262595 A JP 5262595A JP H08249084 A JPH08249084 A JP H08249084A
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- output
- input
- generation circuit
- signal generation
- Prior art date
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- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 制御系が不要で、かつ入力クロック信号ｎ本
のうち、任意の１本が正常ならば他の（ｎ−１）本が喪
失しても出力クロック信号の瞬断、位相変動が起こらな
いクロック信号生成回路を提供することを目的とする。 【構成】 それぞれ互いに同期した一対のクロック信号
を差動受信する複数の差動受信器１１〜１ｎと、これら
複数の差動受信器の出力をそれぞれＡＣ結合した後に伝
送線路上で加算するワイヤード演算回路３１〜３ｎ，４
１〜４ｎと、この演算回路の出力を帯域制限するフィル
タ５と、このフィルタの出力波形を識別して出力する出
力バッファ６とを具備して構成される。
のうち、任意の１本が正常ならば他の（ｎ−１）本が喪
失しても出力クロック信号の瞬断、位相変動が起こらな
いクロック信号生成回路を提供することを目的とする。 【構成】 それぞれ互いに同期した一対のクロック信号
を差動受信する複数の差動受信器１１〜１ｎと、これら
複数の差動受信器の出力をそれぞれＡＣ結合した後に伝
送線路上で加算するワイヤード演算回路３１〜３ｎ，４
１〜４ｎと、この演算回路の出力を帯域制限するフィル
タ５と、このフィルタの出力波形を識別して出力する出
力バッファ６とを具備して構成される。
Description
【０００１】
【産業上の利用分野】この発明は、デジタル通信装置等
に用いられ、複数のクロック信号から単一のクロック信
号を生成するクロック信号生成回路に関する。
に用いられ、複数のクロック信号から単一のクロック信
号を生成するクロック信号生成回路に関する。
【０００２】
【従来の技術】従来より、デジタル通信装置に用いられ
るクロック信号生成回路にあっては、信号処理に供され
るクロック信号の断を考慮して、複数のクロック信号か
ら単一のクロック信号を選択し、クロック信号断検出時
に他の正常なクロック信号に切り替えるようにしてい
る。
るクロック信号生成回路にあっては、信号処理に供され
るクロック信号の断を考慮して、複数のクロック信号か
ら単一のクロック信号を選択し、クロック信号断検出時
に他の正常なクロック信号に切り替えるようにしてい
る。
【０００３】従来のクロック信号生成回路の一般的な構
成を図２に示す。ここではｎ本のクロック信号の中から
単一のクロック信号を選択出力する場合を説明する。入
力クロック信号ＣＫ１〜ＣＫｎは共に選択回路７に供給
されると共に、それぞれに対応して設けられた入力ＣＫ
断検出器８１〜８ｎに供給される。これらの入力ＣＫ断
検出器８１〜８ｎは共に同一構成であり、入力クロック
信号を監視して、断検出時に断検出信号を出力する。各
ＣＫ断検出器８１〜８ｎから出力される断検出信号は選
択制御器９に供給される。
成を図２に示す。ここではｎ本のクロック信号の中から
単一のクロック信号を選択出力する場合を説明する。入
力クロック信号ＣＫ１〜ＣＫｎは共に選択回路７に供給
されると共に、それぞれに対応して設けられた入力ＣＫ
断検出器８１〜８ｎに供給される。これらの入力ＣＫ断
検出器８１〜８ｎは共に同一構成であり、入力クロック
信号を監視して、断検出時に断検出信号を出力する。各
ＣＫ断検出器８１〜８ｎから出力される断検出信号は選
択制御器９に供給される。
【０００４】上記選択器７は供給されるｎ本のクロック
信号から切替制御信号に基づいて１本のクロック信号を
選択出力するもので、選択されたクロック信号は出力Ｃ
Ｋ断検出器１０に供給される。この出力ＣＫ断検出器１
０は入力クロック信号を監視して、断検出時に断検出信
号を出力するもので、その断検出信号は選択制御器９に
供給される。
信号から切替制御信号に基づいて１本のクロック信号を
選択出力するもので、選択されたクロック信号は出力Ｃ
Ｋ断検出器１０に供給される。この出力ＣＫ断検出器１
０は入力クロック信号を監視して、断検出時に断検出信
号を出力するもので、その断検出信号は選択制御器９に
供給される。
【０００５】この選択制御器９は入力ＣＫ断検出器８１
〜８ｎからの断検出信号に基づいて入力クロック信号Ｃ
Ｋ１〜ＣＫｎの入力状態を判別すると共に、出力ＣＫ断
検出器１０からの断検出信号に基づいて出力状態を判別
し、これらの判別結果から出力クロック信号ＣＫout の
断発生時に正常な入力クロック信号を選択出力するよう
に、切替制御信号を生成して選択器７に送出する。これ
により、選択器７で正常なクロック信号が選択され、出
力ＣＫout として送出されるようになる。
〜８ｎからの断検出信号に基づいて入力クロック信号Ｃ
Ｋ１〜ＣＫｎの入力状態を判別すると共に、出力ＣＫ断
検出器１０からの断検出信号に基づいて出力状態を判別
し、これらの判別結果から出力クロック信号ＣＫout の
断発生時に正常な入力クロック信号を選択出力するよう
に、切替制御信号を生成して選択器７に送出する。これ
により、選択器７で正常なクロック信号が選択され、出
力ＣＫout として送出されるようになる。
【０００６】また、図３に示すように、出力段に位相比
較器１１及び電圧制御発振器（以下、ＶＣＯと記す）１
２からなる位相同期ループ（以下、ＰＬＬと記す）回路
を設けたものもある。尚、図３において、図２と同一部
分には同一符号を付して示す。
較器１１及び電圧制御発振器（以下、ＶＣＯと記す）１
２からなる位相同期ループ（以下、ＰＬＬと記す）回路
を設けたものもある。尚、図３において、図２と同一部
分には同一符号を付して示す。
【０００７】図２において、選択器７で選択されたクロ
ック信号は位相比較器１Ａの一方端に供給される。この
位相比較器１Ａは選択クロック信号ＣＫｓと出力クロッ
ク信号ＣＫout とを位相比較し、その位相差に応じた制
御電圧信号を生成するもので、この制御電圧信号はＶＣ
Ｏ１Ｂに供給される。このＶＣＯ１Ｂは制御電圧信号に
対応する周波数で発振してクロック信号を生成出力Ｖou
t する。
ック信号は位相比較器１Ａの一方端に供給される。この
位相比較器１Ａは選択クロック信号ＣＫｓと出力クロッ
ク信号ＣＫout とを位相比較し、その位相差に応じた制
御電圧信号を生成するもので、この制御電圧信号はＶＣ
Ｏ１Ｂに供給される。このＶＣＯ１Ｂは制御電圧信号に
対応する周波数で発振してクロック信号を生成出力Ｖou
t する。
【０００８】すなわち、選択されている入力クロック信
号が喪失した場合は、入力ＣＫ断検出器８１〜８ｎ及び
出力ＣＫ断検出器１０においてクロック信号断が検出さ
れ、断検出信号が制御器９に入力される。制御器９で
は、これらの断検出信号からクロック信号の状態を判断
し、「断」判断時に入力クロック信号の選択を切り替え
るための切替制御信号を選択器７に出力する。選択器７
は、制御器９からの切替制御信号に応じて出力クロック
信号の選択切替えを行う。
号が喪失した場合は、入力ＣＫ断検出器８１〜８ｎ及び
出力ＣＫ断検出器１０においてクロック信号断が検出さ
れ、断検出信号が制御器９に入力される。制御器９で
は、これらの断検出信号からクロック信号の状態を判断
し、「断」判断時に入力クロック信号の選択を切り替え
るための切替制御信号を選択器７に出力する。選択器７
は、制御器９からの切替制御信号に応じて出力クロック
信号の選択切替えを行う。
【０００９】選択されたクロック信号は位相比較器１Ａ
で出力クロック信号ＣＫout と位相比較され、その位相
差に相当する制御電圧信号がＶＣＯ１Ｂに送られ、これ
によってＶＣＯ１Ｂから選択クロック信号に相当する周
波数の位相調整されたクロック信号が発生出力される。
で出力クロック信号ＣＫout と位相比較され、その位相
差に相当する制御電圧信号がＶＣＯ１Ｂに送られ、これ
によってＶＣＯ１Ｂから選択クロック信号に相当する周
波数の位相調整されたクロック信号が発生出力される。
【００１０】しかしながら、上記のような従来のクロッ
ク信号生成回路では、クロック信号選択のために制御器
（系）が必要となる他、入力クロック信号の選択優先順
位付けが必要になる。また、選択器出力クロック信号の
喪失を検出してから選択クロック信号を切り替えている
ので、入力クロック信号喪失時の出力クロック信号の瞬
断もしくは位相変動が避けられない等の問題がある。
ク信号生成回路では、クロック信号選択のために制御器
（系）が必要となる他、入力クロック信号の選択優先順
位付けが必要になる。また、選択器出力クロック信号の
喪失を検出してから選択クロック信号を切り替えている
ので、入力クロック信号喪失時の出力クロック信号の瞬
断もしくは位相変動が避けられない等の問題がある。
【００１１】
【発明が解決しようとする課題】以上述べたように、従
来のクロック信号生成回路では、制御系が必要で回路規
模が増大する、入力クロック信号に優先順位付けが必要
となる、クロックの切替え時に瞬断もしくは位相変動が
生じる等の問題があった。
来のクロック信号生成回路では、制御系が必要で回路規
模が増大する、入力クロック信号に優先順位付けが必要
となる、クロックの切替え時に瞬断もしくは位相変動が
生じる等の問題があった。
【００１２】そこで、この発明は上記の課題を解決する
ためになされたもので、制御系が不要で、かつ入力クロ
ック信号ｎ本のうち、任意の１本が正常ならば他の（ｎ
−１）本が喪失しても出力クロック信号の瞬断、位相変
動が起こらないクロック信号生成回路を提供することを
目的とする。
ためになされたもので、制御系が不要で、かつ入力クロ
ック信号ｎ本のうち、任意の１本が正常ならば他の（ｎ
−１）本が喪失しても出力クロック信号の瞬断、位相変
動が起こらないクロック信号生成回路を提供することを
目的とする。
【００１３】
【課題を解決するための手段】上記目的を達成するため
にこの発明に係るクロック信号生成回路は、それぞれ互
いに同期した一対のクロック信号を差動受信する複数の
差動受信器と、これら複数の差動受信器の出力をそれぞ
れＡＣ結合した後に伝送線路上で加算するワイヤード演
算回路と、この演算回路の出力を帯域制限するフィルタ
と、このフィルタの出力波形を識別して出力する出力バ
ッファとを具備して構成される。
にこの発明に係るクロック信号生成回路は、それぞれ互
いに同期した一対のクロック信号を差動受信する複数の
差動受信器と、これら複数の差動受信器の出力をそれぞ
れＡＣ結合した後に伝送線路上で加算するワイヤード演
算回路と、この演算回路の出力を帯域制限するフィルタ
と、このフィルタの出力波形を識別して出力する出力バ
ッファとを具備して構成される。
【００１４】
【作用】上記構成によるクロック信号生成回路では、複
数の差動受信器を用いてそれぞれ互いに同期した一対の
クロック信号を差動受信し、これら複数の差動受信器で
受信されたクロック信号をそれぞれＡＣ結合した後に伝
送線路上で加算し、フィルタで帯域制限して、出力バッ
ファで出力波形を識別出力することで、各一対のクロッ
ク信号から単一のクロック信号を生成するようにしてい
る。
数の差動受信器を用いてそれぞれ互いに同期した一対の
クロック信号を差動受信し、これら複数の差動受信器で
受信されたクロック信号をそれぞれＡＣ結合した後に伝
送線路上で加算し、フィルタで帯域制限して、出力バッ
ファで出力波形を識別出力することで、各一対のクロッ
ク信号から単一のクロック信号を生成するようにしてい
る。
【００１５】
【実施例】以下、図１を参照して本発明の実施例を詳細
に説明する。図１はこの発明に係るクロック信号生成回
路の構成を示すものである。図１において、１１〜１ｎ
は差動受信器であり、それぞれ互いに同位相の第１、第
２のクロック信号ＣＫａ１〜ＣＫａｎ，ＣＫｂ１〜ＣＫ
ｂｎが一方は非反転入力端に、他方は反転入力端に供給
され、両入力の差信号を増幅出力する。
に説明する。図１はこの発明に係るクロック信号生成回
路の構成を示すものである。図１において、１１〜１ｎ
は差動受信器であり、それぞれ互いに同位相の第１、第
２のクロック信号ＣＫａ１〜ＣＫａｎ，ＣＫｂ１〜ＣＫ
ｂｎが一方は非反転入力端に、他方は反転入力端に供給
され、両入力の差信号を増幅出力する。
【００１６】各差動受信器１１〜１ｎの出力端にはそれ
ぞれインピーダンス整合のための終端抵抗器２１〜２ｎ
が接続されている。各差動受信器１１〜１ｎの出力信号
はＡＣ結合用コンデンサ３１〜３ｎ及びワイヤードオア
ラインのインピーダンスを高めるための抵抗器４１〜４
ｎを介して帯域制限フィルタ（ＢＰＦ）５に供給され
る。
ぞれインピーダンス整合のための終端抵抗器２１〜２ｎ
が接続されている。各差動受信器１１〜１ｎの出力信号
はＡＣ結合用コンデンサ３１〜３ｎ及びワイヤードオア
ラインのインピーダンスを高めるための抵抗器４１〜４
ｎを介して帯域制限フィルタ（ＢＰＦ）５に供給され
る。
【００１７】この帯域制限フィルタ５は入力信号から特
定周波数のみを抽出して波形整形する。このフィルタ出
力は出力バッファ６に供給される。この出力バッファ６
はコンパレータを用いて、入力信号を基準電圧Ｖref と
比較出力するものである。
定周波数のみを抽出して波形整形する。このフィルタ出
力は出力バッファ６に供給される。この出力バッファ６
はコンパレータを用いて、入力信号を基準電圧Ｖref と
比較出力するものである。
【００１８】上記構成において、以下その動作を説明す
る。入力差動クロック信号ＣＫａ１〜ＣＫａｎ，ＣＫｂ
１〜ＣＫｂｎはそれぞれ差動受信器１１〜１ｎにより受
信される。差動受信器１１〜１ｎの出力は終端抵抗器２
１〜２ｎによって終端処理され、コンデンサ３１〜３ｎ
に入力される。
る。入力差動クロック信号ＣＫａ１〜ＣＫａｎ，ＣＫｂ
１〜ＣＫｂｎはそれぞれ差動受信器１１〜１ｎにより受
信される。差動受信器１１〜１ｎの出力は終端抵抗器２
１〜２ｎによって終端処理され、コンデンサ３１〜３ｎ
に入力される。
【００１９】次に、コンデンサ３１〜３ｎを通過するこ
とにより、各入力クロック信号は出力バッファ６の出力
とＡＣ結合され、０Ｖを中心としてスイングする信号と
なる。
とにより、各入力クロック信号は出力バッファ６の出力
とＡＣ結合され、０Ｖを中心としてスイングする信号と
なる。
【００２０】これらのｎ本のクロック信号は電圧信号で
あるので、抵抗器４１〜４ｎにより出力バッファ６の入
力線路の入力インピーダンスを高くし、線路上で論理和
（ワイヤードオア）演算処理する。この演算出力は、帯
域制限フィルタ５で波形整形された後、出力バッファ６
によって振幅識別されて出力される。
あるので、抵抗器４１〜４ｎにより出力バッファ６の入
力線路の入力インピーダンスを高くし、線路上で論理和
（ワイヤードオア）演算処理する。この演算出力は、帯
域制限フィルタ５で波形整形された後、出力バッファ６
によって振幅識別されて出力される。
【００２１】ここで、入力クロック信号ＣＫａ１〜ＣＫ
ａｎ，ＣＫｂ１〜ＣＫｂｎの位相が揃っている場合に
は、同位相のクロック信号同士が論理和演算されるの
で、出力クロック信号も各入力信号と同様な信号を得る
ことができる。
ａｎ，ＣＫｂ１〜ＣＫｂｎの位相が揃っている場合に
は、同位相のクロック信号同士が論理和演算されるの
で、出力クロック信号も各入力信号と同様な信号を得る
ことができる。
【００２２】また、入力クロック信号ＣＫａ１〜ＣＫａ
ｎ，ＣＫｂ１〜ＣＫｂｎのうち、任意の（ｎ−１）本ま
でが喪失した場合（少なくとも１本の入力クロック信号
が健在な場合）でも、各入力信号はＡＣ結合されている
ため、ワイヤードオアされた信号には影響が及ばず、出
力クロック信号ＣＫout はｎ本の入力クロック信号が入
力されている状態と変わりなく出力される。
ｎ，ＣＫｂ１〜ＣＫｂｎのうち、任意の（ｎ−１）本ま
でが喪失した場合（少なくとも１本の入力クロック信号
が健在な場合）でも、各入力信号はＡＣ結合されている
ため、ワイヤードオアされた信号には影響が及ばず、出
力クロック信号ＣＫout はｎ本の入力クロック信号が入
力されている状態と変わりなく出力される。
【００２３】したがって、上記構成によるクロック信号
生成回路によれば、制御系を用いずに、ｎ本の入力クロ
ック信号ＣＫａ１〜ＣＫａｎ，ＣＫｂ１〜ＣＫｂｎのう
ち、（ｎ−１）本までが喪失しても、出力クロック信号
ＣＫout に影響を全く与えない、すなわち瞬断、位相変
動が起こらないようにすることができる。尚、この発明
は上記実施例に限定されるものではなく、この発明の要
旨を逸脱しない範囲で種々変形しても同様に実施可能で
あることはいうまでもない。
生成回路によれば、制御系を用いずに、ｎ本の入力クロ
ック信号ＣＫａ１〜ＣＫａｎ，ＣＫｂ１〜ＣＫｂｎのう
ち、（ｎ−１）本までが喪失しても、出力クロック信号
ＣＫout に影響を全く与えない、すなわち瞬断、位相変
動が起こらないようにすることができる。尚、この発明
は上記実施例に限定されるものではなく、この発明の要
旨を逸脱しない範囲で種々変形しても同様に実施可能で
あることはいうまでもない。
【００２４】
【発明の効果】以上述べたようにこの発明によれば、制
御系が不要で、かつ入力クロック信号ｎ本のうち、任意
の１本が正常ならば他の（ｎ−１）本が喪失しても出力
クロック信号の瞬断、位相変動が起こらないクロック信
号生成回路を提供することができる。
御系が不要で、かつ入力クロック信号ｎ本のうち、任意
の１本が正常ならば他の（ｎ−１）本が喪失しても出力
クロック信号の瞬断、位相変動が起こらないクロック信
号生成回路を提供することができる。
【図１】この発明に係るクロック信号生成回路の実施例
の構成を示すブロック回路図である。
の構成を示すブロック回路図である。
【図２】従来のクロック信号生成回路の第１の構成例を
示すブロック回路図である。
示すブロック回路図である。
【図３】従来のクロック信号生成回路の第２の構成例を
示すブロック回路図である。
示すブロック回路図である。
１１〜１ｎ…差動受信器、２１〜２ｎ…終端抵抗器、３
１〜３ｎ…ＡＣ結合用コンデンサ、４１〜４ｎ…抵抗
器、５…帯域制限フィルタ、６…出力バッファ、７…選
択器、８１〜８ｎ…入力ＣＫ断検出器、９…制御器、１
０…出力ＣＫ断検出器、１Ａ…位相比較器、１Ｂ…ＶＣ
Ｏ。
１〜３ｎ…ＡＣ結合用コンデンサ、４１〜４ｎ…抵抗
器、５…帯域制限フィルタ、６…出力バッファ、７…選
択器、８１〜８ｎ…入力ＣＫ断検出器、９…制御器、１
０…出力ＣＫ断検出器、１Ａ…位相比較器、１Ｂ…ＶＣ
Ｏ。
Claims (2)
- 【請求項１】 それぞれ互いに同期した一対のクロック
信号を差動受信する複数の差動受信器と、 これら複数の差動受信器の出力をそれぞれＡＣ結合した
後に伝送線路上で加算するワイヤード演算回路と、 この演算回路の出力を帯域制限するフィルタと、 このフィルタの出力波形を識別して出力する出力バッフ
ァとを具備するクロック信号生成回路。 - 【請求項２】 前記ワイヤード演算回路は排他的論理和
を演算することを特徴とする請求項１記載のクロック信
号生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7052625A JPH08249084A (ja) | 1995-03-13 | 1995-03-13 | クロック信号生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7052625A JPH08249084A (ja) | 1995-03-13 | 1995-03-13 | クロック信号生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08249084A true JPH08249084A (ja) | 1996-09-27 |
Family
ID=12920004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7052625A Pending JPH08249084A (ja) | 1995-03-13 | 1995-03-13 | クロック信号生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08249084A (ja) |
-
1995
- 1995-03-13 JP JP7052625A patent/JPH08249084A/ja active Pending
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