JPH08251446A - 映像信号のクランプ回路 - Google Patents
映像信号のクランプ回路Info
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- JPH08251446A JPH08251446A JP7049879A JP4987995A JPH08251446A JP H08251446 A JPH08251446 A JP H08251446A JP 7049879 A JP7049879 A JP 7049879A JP 4987995 A JP4987995 A JP 4987995A JP H08251446 A JPH08251446 A JP H08251446A
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- Japan
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Abstract
(57)【要約】
【目的】 ディジタル変換された映像信号のペデスタル
レベルが０になるようにクランプする。 【構成】 入力端子１よりのアナログの映像信号を演算
増幅器２で増幅し、ＬＰＦ３、演算増幅器４で処理し、
直流阻止コンデンサＣで直流分をカットし、抵抗器Ｒよ
りの電流でペデスタルレベルをクランプし、緩衝増幅器
５、６を介しＡ／Ｄ変換部７に入力し、ディジタル信号
に変換し、端子８より出力する。このディジタルの信号
をコンパレータ９に入力し、全ビットのデータが０の場
合にＨ、データが１つでも１の場合はＬを出力する。こ
れらの信号をラッチ回路10でラッチし、クランプパルス
11によってオンされるスイッチＳを経て抵抗器Ｒを介し
てコンデンサＣに印加する。
レベルが０になるようにクランプする。 【構成】 入力端子１よりのアナログの映像信号を演算
増幅器２で増幅し、ＬＰＦ３、演算増幅器４で処理し、
直流阻止コンデンサＣで直流分をカットし、抵抗器Ｒよ
りの電流でペデスタルレベルをクランプし、緩衝増幅器
５、６を介しＡ／Ｄ変換部７に入力し、ディジタル信号
に変換し、端子８より出力する。このディジタルの信号
をコンパレータ９に入力し、全ビットのデータが０の場
合にＨ、データが１つでも１の場合はＬを出力する。こ
れらの信号をラッチ回路10でラッチし、クランプパルス
11によってオンされるスイッチＳを経て抵抗器Ｒを介し
てコンデンサＣに印加する。
Description
【０００１】
【産業上の利用分野】本発明は映像信号のディジタル処
理に於けるペデスタルレベルクランプ回路に関する。
理に於けるペデスタルレベルクランプ回路に関する。
【０００２】
【従来の技術】映像信号のペデスタルレベルのクランプ
は、例えば、図２に示すように、入力端子１よりの映像
信号を増幅器21で増幅し、ＬＰＦ（低域通過フィルタ）
22で不要な高周波成分を除去し、増幅器23で増幅し、直
流阻止コンデンサＣで直流分をカットし、水平同期信号
より生成したクランプパルス11によって映像信号のペデ
スタル期間にオンされるスイッチＳを介し直流阻止コン
デンサＣの出力側に基準電圧Vrefから電流を印加し、映
像信号のペデスタルレベルを基準電圧Vrefにクランプ
し、増幅器24を介しＡ／Ｄ変換部25に入力し、ディジタ
ル信号に変換し出力（26）している。この回路では、映
像信号のペデスタルレベルは、直流阻止コンデンサＣの
出力側で基準電圧Vrefにクランプされるが、基準電圧Vr
efのばらつき、経時変化あるいは温度変化等によるペデ
スタルレベルの変動は補償されず、また、増幅器24ある
いはＡ／Ｄ変換部25に起因する変動分も補償できず、デ
ィジタル変換後の映像信号のペデスタルレベルを０にす
ることは困難である。あるいは、図３に示すように、増
幅器24の出力側にコンパレータ31を設け、増幅器24より
出力される映像信号のペデスタルレベルを基準電圧Vref
と比較し、ペデスタルレベルが基準電圧Vrefより低い場
合にスイッチＳを介して前記直流阻止コンデンサＣに電
流を印加し、ペデスタルレベルを基準電圧Vrefに等しく
なるようにする回路もあるが、この場合でも、Ａ／Ｄ変
換部25に起因するペデスタルレベルの変動分は補償され
ない。
は、例えば、図２に示すように、入力端子１よりの映像
信号を増幅器21で増幅し、ＬＰＦ（低域通過フィルタ）
22で不要な高周波成分を除去し、増幅器23で増幅し、直
流阻止コンデンサＣで直流分をカットし、水平同期信号
より生成したクランプパルス11によって映像信号のペデ
スタル期間にオンされるスイッチＳを介し直流阻止コン
デンサＣの出力側に基準電圧Vrefから電流を印加し、映
像信号のペデスタルレベルを基準電圧Vrefにクランプ
し、増幅器24を介しＡ／Ｄ変換部25に入力し、ディジタ
ル信号に変換し出力（26）している。この回路では、映
像信号のペデスタルレベルは、直流阻止コンデンサＣの
出力側で基準電圧Vrefにクランプされるが、基準電圧Vr
efのばらつき、経時変化あるいは温度変化等によるペデ
スタルレベルの変動は補償されず、また、増幅器24ある
いはＡ／Ｄ変換部25に起因する変動分も補償できず、デ
ィジタル変換後の映像信号のペデスタルレベルを０にす
ることは困難である。あるいは、図３に示すように、増
幅器24の出力側にコンパレータ31を設け、増幅器24より
出力される映像信号のペデスタルレベルを基準電圧Vref
と比較し、ペデスタルレベルが基準電圧Vrefより低い場
合にスイッチＳを介して前記直流阻止コンデンサＣに電
流を印加し、ペデスタルレベルを基準電圧Vrefに等しく
なるようにする回路もあるが、この場合でも、Ａ／Ｄ変
換部25に起因するペデスタルレベルの変動分は補償され
ない。
【０００３】
【発明が解決しようとする課題】本発明はこのような点
に鑑み、ディジタル信号に変換した後の映像信号のペデ
スタルレベルを検出し、検出されたデータに基づいて直
流阻止コンデンサに電流を印加する／印加しないの制御
を行い、ディジタル変換された映像信号のペデスタルレ
ベルが常に「０」になるようにすることにある。
に鑑み、ディジタル信号に変換した後の映像信号のペデ
スタルレベルを検出し、検出されたデータに基づいて直
流阻止コンデンサに電流を印加する／印加しないの制御
を行い、ディジタル変換された映像信号のペデスタルレ
ベルが常に「０」になるようにすることにある。
【０００４】
【課題を解決するための手段】本発明は上述の課題を解
決するため、アナログの映像信号のペデスタルレベルを
クランプするクランプ回路と、クランプ回路よりの映像
信号をディジタル信号に変換するＡ／Ｄ変換部と、Ａ／
Ｄ変換部よりの映像信号のレベルが０より高いか低いか
に応じてそれぞれ相応する信号を出力するコンパレータ
回路とからなり、コンパレータ回路よりの信号に基づい
て前記クランプ回路を制御するようにした映像信号のク
ランプ回路を提供するものである。
決するため、アナログの映像信号のペデスタルレベルを
クランプするクランプ回路と、クランプ回路よりの映像
信号をディジタル信号に変換するＡ／Ｄ変換部と、Ａ／
Ｄ変換部よりの映像信号のレベルが０より高いか低いか
に応じてそれぞれ相応する信号を出力するコンパレータ
回路とからなり、コンパレータ回路よりの信号に基づい
て前記クランプ回路を制御するようにした映像信号のク
ランプ回路を提供するものである。
【０００５】
【作用】以上のように構成したので、本発明による映像
信号のクランプ回路においては、ディジタル信号に変換
された映像信号を論理和否定回路（ＮＯＲゲート回路）
で構成したコンパレータに印加する。コンパレータは、
映像信号のペデスタルの全ビットのデータが０の場合は
Ｈレベルの信号を、データが１のビットが１つでもある
場合はＬレベルの信号を出力する。この信号を映像信号
のペデスタル期間にオンされるスイッチを介して映像信
号の直流阻止コンデンサに印加し、ペデスタルレベルを
０にクランプする。
信号のクランプ回路においては、ディジタル信号に変換
された映像信号を論理和否定回路（ＮＯＲゲート回路）
で構成したコンパレータに印加する。コンパレータは、
映像信号のペデスタルの全ビットのデータが０の場合は
Ｈレベルの信号を、データが１のビットが１つでもある
場合はＬレベルの信号を出力する。この信号を映像信号
のペデスタル期間にオンされるスイッチを介して映像信
号の直流阻止コンデンサに印加し、ペデスタルレベルを
０にクランプする。
【０００６】
【実施例】以下、図面に基づいて本発明による映像信号
のクランプ回路の実施例を詳細に説明する。図１は本発
明による映像信号のクランプ回路の一実施例の要部ブロ
ック図である。図において、１は映像信号入力端子、２
および４は演算増幅器、３はＬＰＦ（低域通過フィル
タ）である。Ｃは直流阻止コンデンサで、演算増幅器４
より出力される映像信号の直流分をカットする。５およ
び６はＦＥＴ（電界効果トランジスタ）で、高入力イン
ピーダンスの緩衝増幅器を構成する。７はＡ／Ｄ変換部
で、ＦＥＴ５および６よりの映像信号をディジタル信号
に変換する。９はコンパレータで、Ａ／Ｄ変換部７より
のディジタル信号のビット数に対応する入力端子を持つ
ＮＯＲゲート回路で構成され、映像信号のペデスタルの
全ビットのデータが０の場合はＨレベルの信号を出力
し、データが１のビットが１つでもある場合はＬレベル
の信号を出力する。10はラッチ回路で、コンパレータ９
よりの信号をラッチして出力する。11はクランプパルス
で、水平同期信号に基づいて生成された映像信号のペデ
スタル期間に対応するパルスで、このクランプパルス11
によりスイッチＳをオンし、ラッチ回路10よりの信号を
抵抗器Ｒを介して直流阻止コンデンサＣに印加する。12
はＡ／Ｄ変換部７およびラッチ回路10等に供給されるク
ロック信号である。
のクランプ回路の実施例を詳細に説明する。図１は本発
明による映像信号のクランプ回路の一実施例の要部ブロ
ック図である。図において、１は映像信号入力端子、２
および４は演算増幅器、３はＬＰＦ（低域通過フィル
タ）である。Ｃは直流阻止コンデンサで、演算増幅器４
より出力される映像信号の直流分をカットする。５およ
び６はＦＥＴ（電界効果トランジスタ）で、高入力イン
ピーダンスの緩衝増幅器を構成する。７はＡ／Ｄ変換部
で、ＦＥＴ５および６よりの映像信号をディジタル信号
に変換する。９はコンパレータで、Ａ／Ｄ変換部７より
のディジタル信号のビット数に対応する入力端子を持つ
ＮＯＲゲート回路で構成され、映像信号のペデスタルの
全ビットのデータが０の場合はＨレベルの信号を出力
し、データが１のビットが１つでもある場合はＬレベル
の信号を出力する。10はラッチ回路で、コンパレータ９
よりの信号をラッチして出力する。11はクランプパルス
で、水平同期信号に基づいて生成された映像信号のペデ
スタル期間に対応するパルスで、このクランプパルス11
によりスイッチＳをオンし、ラッチ回路10よりの信号を
抵抗器Ｒを介して直流阻止コンデンサＣに印加する。12
はＡ／Ｄ変換部７およびラッチ回路10等に供給されるク
ロック信号である。
【０００７】次に、本技術による映像信号のクランプ回
路の動作を説明する。映像信号入力端子１よりの映像信
号は演算増幅器２で適宜の信号レベルに増幅され、ＬＰ
Ｆ３で不要な高周波成分を濾波し、演算増幅器４で適宜
に増幅し、直流阻止コンデンサＣで直流分をカットし、
ＦＥＴ５およびＦＥＴ６で構成した緩衝増幅器を介して
Ａ／Ｄ変換部７に入力し、所要ビット数のディジタル信
号に変換し、映像信号出力端子８より出力すると共に、
コンパレータ９に入力する。コンパレータ９は映像信号
のビット数の入力端子を持つＮＯＲゲート回路で構成さ
れ、Ａ／Ｄ変換部７よりの信号の全ビットのデータが０
の場合にＨレベルの信号を出力し、データが１のビット
が１つでもある場合はＬレベルの信号を出力する。前記
Ａ／Ｄ変換部７は、変換電圧範囲を下回った入力の場合
も０を出力するので、コンパレータ９は、Ａ／Ｄ変換部
７の入力信号のレベルが０若しくは０以下の場合にＨレ
ベルの信号を出力し、Ａ／Ｄ変換部７の入力信号のレベ
ルが０より大きい場合はＬレベルの信号を出力するもの
となる。
路の動作を説明する。映像信号入力端子１よりの映像信
号は演算増幅器２で適宜の信号レベルに増幅され、ＬＰ
Ｆ３で不要な高周波成分を濾波し、演算増幅器４で適宜
に増幅し、直流阻止コンデンサＣで直流分をカットし、
ＦＥＴ５およびＦＥＴ６で構成した緩衝増幅器を介して
Ａ／Ｄ変換部７に入力し、所要ビット数のディジタル信
号に変換し、映像信号出力端子８より出力すると共に、
コンパレータ９に入力する。コンパレータ９は映像信号
のビット数の入力端子を持つＮＯＲゲート回路で構成さ
れ、Ａ／Ｄ変換部７よりの信号の全ビットのデータが０
の場合にＨレベルの信号を出力し、データが１のビット
が１つでもある場合はＬレベルの信号を出力する。前記
Ａ／Ｄ変換部７は、変換電圧範囲を下回った入力の場合
も０を出力するので、コンパレータ９は、Ａ／Ｄ変換部
７の入力信号のレベルが０若しくは０以下の場合にＨレ
ベルの信号を出力し、Ａ／Ｄ変換部７の入力信号のレベ
ルが０より大きい場合はＬレベルの信号を出力するもの
となる。
【０００８】コンパレータ９よりの信号はラッチ回路10
でラッチされ、映像信号のペデスタル期間に出力される
クランプパルス11にてオンされるスイッチＳを通り、抵
抗器Ｒを介して直流阻止コンデンサＣに印加される。こ
れにより、ディジタルの映像信号８のペデスタルレベル
が０より大きい場合、ラッチ回路10の出力信号レベルが
「Ｌ」であるので、直流阻止コンデンサＣから抵抗器Ｒ
に向かって電流が引出され、ペデスタルレベルは引下げ
られ、また、ディジタルの映像信号８のペデスタルレベ
ルが０より小さい場合はラッチ回路10の出力信号レベル
が「Ｈ」であるから、抵抗器Ｒを介して直流阻止コンデ
ンサＣに電流が供給され、ペデスタルレベルが押上げら
れる、・・・という動作を繰返し、これにより、ディジ
タルの映像信号８のペデスタルレベルは０に収斂され
る。従って、従来の問題であった回路素子の経時変化あ
るいは温度変化等によるクランプレベルの変動、クラン
プ後の信号処理回路によるペデスタルレベルの変動等は
生じ得ないものとなる。なお、コンパレータ９の次にラ
ッチ回路10を設けるのは、Ａ／Ｄ変換部７よりの映像信
号のビットが時間的にばらつき、この時間のずれによっ
て瞬時的に誤ったデータが出力され、クランプ回路が誤
動作するのを防止するためである。また、緩衝増幅器を
ＦＥＴで構成したのは、入力インピーダンスを高くして
直流阻止コンデンサＣの電荷が緩衝増幅器に流出して電
圧が下がり、ペデスタルレベルが低下するのをするのを
防止するためである。
でラッチされ、映像信号のペデスタル期間に出力される
クランプパルス11にてオンされるスイッチＳを通り、抵
抗器Ｒを介して直流阻止コンデンサＣに印加される。こ
れにより、ディジタルの映像信号８のペデスタルレベル
が０より大きい場合、ラッチ回路10の出力信号レベルが
「Ｌ」であるので、直流阻止コンデンサＣから抵抗器Ｒ
に向かって電流が引出され、ペデスタルレベルは引下げ
られ、また、ディジタルの映像信号８のペデスタルレベ
ルが０より小さい場合はラッチ回路10の出力信号レベル
が「Ｈ」であるから、抵抗器Ｒを介して直流阻止コンデ
ンサＣに電流が供給され、ペデスタルレベルが押上げら
れる、・・・という動作を繰返し、これにより、ディジ
タルの映像信号８のペデスタルレベルは０に収斂され
る。従って、従来の問題であった回路素子の経時変化あ
るいは温度変化等によるクランプレベルの変動、クラン
プ後の信号処理回路によるペデスタルレベルの変動等は
生じ得ないものとなる。なお、コンパレータ９の次にラ
ッチ回路10を設けるのは、Ａ／Ｄ変換部７よりの映像信
号のビットが時間的にばらつき、この時間のずれによっ
て瞬時的に誤ったデータが出力され、クランプ回路が誤
動作するのを防止するためである。また、緩衝増幅器を
ＦＥＴで構成したのは、入力インピーダンスを高くして
直流阻止コンデンサＣの電荷が緩衝増幅器に流出して電
圧が下がり、ペデスタルレベルが低下するのをするのを
防止するためである。
【０００９】
【発明の効果】以上に説明したように、本発明による映
像信号のクランプ回路によれば、ディジタル変換された
映像信号のペデスタルレベルが０より大きいか小さいか
に応じて直流阻止コンデンサの電流を引出し、あるいは
電流を供給し、映像信号のペデスタルレベルを制御する
ものであるから、基準電圧等の素子のばらつき、信号処
理回路の動作の変動、温度変化あるいは経時変化等の影
響を受けないものである。
像信号のクランプ回路によれば、ディジタル変換された
映像信号のペデスタルレベルが０より大きいか小さいか
に応じて直流阻止コンデンサの電流を引出し、あるいは
電流を供給し、映像信号のペデスタルレベルを制御する
ものであるから、基準電圧等の素子のばらつき、信号処
理回路の動作の変動、温度変化あるいは経時変化等の影
響を受けないものである。
【図１】本発明による映像信号のクランプ回路の一実施
例の要部回路図である。
例の要部回路図である。
【図２】従来の映像信号のクランプ回路の一例である。
【図３】従来の映像信号のクランプ回路の他の例であ
る。
る。
１ 映像信号入力 ２、４ 演算増幅器 ３ ＬＰＦ ５、６ バッファ増幅器 ７ Ａ／Ｄ変換部 ８ 映像信号出力 ９ コンパレータ（論理和反転回路） 10 ラッチ回路 11 クランプパルス Ｓ スイッチ Ｒ 抵抗器 Ｃ 直流阻止コンデンサ
Claims (6)
- 【請求項１】 アナログの映像信号のペデスタルレベル
をクランプするクランプ回路と、クランプ回路よりの映
像信号をディジタル信号に変換するＡ／Ｄ変換部と、Ａ
／Ｄ変換部よりの映像信号のレベルが０より高いか低い
かに応じてそれぞれ相応する信号を出力するコンパレー
タ回路とからなり、コンパレータ回路よりの信号に基づ
いて前記クランプ回路を制御するようにした映像信号の
クランプ回路。 - 【請求項２】 前記コンパレータ回路を論理和否定回路
で構成し、前記Ａ／Ｄ変換部よりの信号の全ビットのデ
ータが０の場合はＨレベルの信号を、データに１のビッ
トがある場合はＬレベルの信号をそれぞれ出力するよう
にした請求項１記載の映像信号のクランプ回路。 - 【請求項３】 前記クランプ回路は、水平同期信号に基
づいて生成されたクランプパルスでオンされるスイッチ
により、前記コンパレータ回路よりの信号を映像信号の
直流分をカットする直流阻止コンデンサに所要の抵抗器
を介して印加するようにした請求項１または請求項２記
載の映像信号のクランプ回路。 - 【請求項４】 前記クランプ回路およびＡ／Ｄ変換部の
間に高入力インピーダンスの緩衝増幅器を設け、前記直
流阻止コンデンサに印加された電圧の流出を防止するよ
うにした請求項３記載の映像信号のクランプ回路。 - 【請求項５】 前記緩衝増幅器は、電界効果トランジス
タを用いて構成するようにした請求項４記載の映像信号
のクランプ回路。 - 【請求項６】 前記コンパレータ回路およびクランプ回
路の間にコンパレータ回路よりの信号をラッチするラッ
チ回路を設けてなる請求項１、請求項２、請求項３、請
求項４または請求項５記載の映像信号のクランプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7049879A JPH08251446A (ja) | 1995-03-09 | 1995-03-09 | 映像信号のクランプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7049879A JPH08251446A (ja) | 1995-03-09 | 1995-03-09 | 映像信号のクランプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08251446A true JPH08251446A (ja) | 1996-09-27 |
Family
ID=12843339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7049879A Pending JPH08251446A (ja) | 1995-03-09 | 1995-03-09 | 映像信号のクランプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08251446A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09326949A (ja) * | 1996-06-07 | 1997-12-16 | Nec Corp | 高速クランプ回路 |
-
1995
- 1995-03-09 JP JP7049879A patent/JPH08251446A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09326949A (ja) * | 1996-06-07 | 1997-12-16 | Nec Corp | 高速クランプ回路 |
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