JPH08255142A - 並列プロセッサ装置 - Google Patents

Abstract

(57)【要約】 【目的】映像信号などのリアルタイム処理を適切に行う
ことができ、さらに、その他の処理もその映像信号のリ
アルタイム処理に影響を及ぼすことなく適切に行うこと
のできる並列プロセッサ装置を提供する。 【構成】並列プロセッサ１０は、同期信号伝送路１５か
ら入力される同期信号に同期して、複数の単位プロセッ
サ１１ａ〜１１ｎ各々において共通伝送路１３を介して
データが伝送される。そして、その共通伝送路１３を介
して伝送されたデータに関する処理は、前記同期信号に
同期して、その同期信号の周期内に実行される。その周
期内で、前記共通伝送路１３を介して伝送されたデータ
に関する処理が終了した空き期間に、複数のプロセッサ
１１ａ〜１１ｎをリング状に接続した個別伝送路１４を
監視し、その個別伝送路１４により伝送されるデータの
送受信およびそのデータに基づく処理を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、たとえば、映像信号の
リアルタイム処理などに用いて好適な、並列プロセッサ
装置に関する。

【０００２】

【従来の技術】映像信号や音声信号（以後、両者を合わ
せてＡＶデータと言う）のデジタル化により放送局内の
デジタル化も進み、局内の記録装置、編集装置、再生装
置などの各種装置も、コンピュータにより所定の処理が
施され、コンピュータにより制御されるようになってい
る。さらに、画像圧縮技術やデータ記録技術の進展にと
もなって、ＡＶデータの処理・蓄積が容易になり、より
大規模で高度な処理を行う機器が出現している。

【０００３】たとえば、複数の入力系統から入力される
ＡＶデータを蓄積し、あるいは、予め蓄積されているＡ
Ｖデータを用いて、逐次発生する要求に応じて適宜編集
などを行いながら、複数のチャネルに随時映像を出力す
るようなＡＶサーバ装置も実現されようとしている。そ
のようなＡＶ処理装置で実際に画像処理などを行う処理
手段、また、それらの処理装置を制御する制御手段とし
ては、その処理量の大きさや並列性から、各々が複数の
プロセッサを有する並列プロセッサ構成である場合が多
い。たとえば、画面上の所定領域ごとに１のプロセッサ
により所定の画像処理を行ったり、出力チャネルごとに
１のプロセッサを割り当てて所定の制御を行ったりす
る。

【０００４】

【発明が解決しようとする課題】リアルタイム処理を要
求されない編集などを行う場合であれば、通常の並列プ
ロセッサでも十分対応可能であるが、データを実際に送
出するためのスイッチャーなど、リアルタイムで制御す
る必要のある映像信号処理装置を複数のプロセッサによ
り制御しようとすると、各プロセッサの同期が完全にと
れている必要がある。すなわち、各映像処理装置を、た
とえば、フィールド単位で制御して、さらに各プロセッ
サ間の通信遅延を考慮して処理の進捗状況を画素単位に
揃える必要があった。そのため、複数のプロセッサを備
え、ただ単に相互の通信機能を有するような通常の並列
プロセッサにおいては、このような映像信号処理装置の
実現が難しかった。

【０００５】また、前述したような映像信号処理装置に
おいては、映像信号のリアルタイム処理以外の処理も行
う必要がある。たとえば、ステータスセンスや自己診
断、あるいは、パラメータ設定などの処理である。しか
し、複数の並列プロセッサを完全に同期させて、たとえ
ば、１／６０秒のフィールド周期で映像信号のリアルタ
イム処理を行うと、前述したようなその他の処理が行え
なくなるという問題があった。特に、データの伝送がネ
ックとなり、そのようなその他の処理を指示することが
できなかった。無理にそのような伝送を行うと、前述し
たような映像信号のリアルタイム処理に影響を与えてし
まう場合があった。

【０００６】したがって、本発明の目的は、映像信号な
どのリアルタイム処理を適切に行うことができ、さら
に、その他の処理も前記映像信号のリアルタイム処理に
影響を及ぼすことなく適切に行うことのできる並列プロ
セッサ装置を提供することにある。

【０００７】

【課題を解決するための手段】前記課題を解決するため
に、まず、複数のプロセッサに共通の同期信号を入力
し、バスを介したデータ伝送および各プロセッサでの処
理が複数のプロセッサ間で完全に同期して行われるよう
にした。また、映像信号のリアルタイム処理に用いられ
る前記バスを介したデータ伝送手段とは別個に、各プロ
セッサ間のデータ伝送手段を設け、リアルタイム処理の
必要のない処理データや制御データはこの伝送経路によ
り伝送するようにし、データの伝送が障害となり効率的
な処理が行えなくなることを回避するようにした。

【０００８】したがって、本発明の並列プロセッサ装置
は、複数の単位プロセッサと、前記複数の単位プロセッ
サに外部割り込み信号として共通の同期信号を入力する
同期信号伝送路と、前記複数の単位プロセッサの各々に
接続され、前記同期信号伝送路により入力される同期信
号に基づいて、前記複数の単位プロセッサ間のデータの
伝送を行う少なくとも１つの通信用バスと、前記複数の
単位プロセッサ各々を順に直接的に接続し、前記通信用
バスを介したデータの伝送とは独立に前記複数の単位プ
ロセッサ間のデータの伝送を行うリング状通信路とを有
し、前記複数の単位プロセッサにおいては、前記通信用
バスを介して伝送されたデータに関する処理を、前記リ
ング状通信路を介して伝送されるデータに関する処理よ
りも優先して実行する。

【０００９】

【作用】本発明の並列プロセッサ装置によれば、同期信
号伝送路から入力される同期信号に同期して、複数の単
位プロセッサ各々において通信用バスを介したデータの
送受信が行われる。さらに各単位プロセッサにおいて
は、前記同期信号に同期してデータの送受信が可能なよ
うに、その同期信号の周期で所定の処理を行う。また、
前記通信用バスを介して送受信されるデータに関する前
記周期的な処理の空き期間に、前記リング状通信路を監
視し、そのリング状通信路により伝送されるデータの送
受信およびそのデータに基づく処理を行う。

【００１０】

【実施例】第１実施例 本発明の第１実施例の並列プロセッサ装置を図１および
図２を参照して説明する。図１は、本発明の第１実施例
の並列プロセッサ装置の構成を示すブロック図である。
並列プロセッサ装置１０は、プロセッサ１１ａ〜１１
ｎ、通信用バス１３、リング状伝送路１４ａ〜１４ｎ、
および、同期信号伝送路１５を有する。

【００１１】まず、並列プロセッサ装置１０の構成につ
いて説明する。並列プロセッサ装置１０は、ｎ個のプロ
セッサ１１ａ〜１１ｎが図示のごとく接続された構成で
ある。各プロセッサｉ（ｉ＝ａ〜ｎ）には、そのプロセ
ッサの識別番号（以後、プロセッサＩＤと言う）が付与
されている。プロセッサ１１ａ〜１１ｎは、各々演算回
路、メモリ、Ｉ／Ｏ部などを内蔵する汎用のプロセッサ
である。メモリには、前記プロセッサＩＤ、所定の処理
を行うためのプログラム、および、そのプログラムの実
行に際して必要とされるパラメータなどが予め記録され
る。

【００１２】また各プロセッサ１１ｉ（ｉ＝ａ〜ｎ）の
Ｉ／Ｏ部は、少なくとも３つのＩ／Ｏポートを有し、そ
の１つが通信用バス１３（以後、バス１３と言う）に接
続され、残りの２つのＩ／Ｏポートは、各々別のプロセ
ッサのＩ／Ｏポートに専用の伝送路で直接接続される。
バス１３は、所定のビット幅を有する共通伝送路であ
り、並列プロセッサ装置１０の外部からプロセッサ１１
ａ〜１１ｎへのデータの伝送、および、プロセッサ１１
ａ〜１１ｎ間相互のデータの転送を行う。プロセッサ１
１ａ〜１１ｎ間を直接接続する専用の伝送路は、ｎ個の
プロセッサ１１ａ〜１１ｎを順次接続し、全体としてリ
ング状伝送路１４を構成する。

【００１３】また、各プロセッサ１１ｉ（ｉ＝ａ〜ｎ）
の割り込み入力の１つは、同期信号伝送路１５に接続さ
れている。したがって、この同期信号伝送路１５に所定
の信号を印加することにより、プロセッサ１１ａ〜１１
ｎの全てに同時に割り込みがかかり、データ転送および
処理の同期をとることができる。

【００１４】このように、並列プロセッサ装置１０にお
いては、ｎ個のプロセッサ１１ａ〜１１ｎが、バス１３
およびリング状伝送路１４により結合されており、バス
１３およびリング状伝送路１４のどちらの伝送路を介し
ても、プロセッサ相互にデータの伝送が可能な構成にな
っている。

【００１５】このような並列プロセッサ装置１０の動作
について説明する。ｎ個のプロセッサ１１ａ〜１１ｎ各
々においては、同期信号伝送路１５から入力される同期
信号に基づいて、予めプロセッサ１１ａ〜１１ｎのメモ
リに記録された処理プログラムが起動され、そのプログ
ラムに基づく処理を開始する。各プロセッサ１１ａ〜１
１ｎで処理が開始されると、まず、ｎ個のプロセッサ１
１ａ〜１１ｎのいずれかがバスを支配し、前記同期信号
に同期した所定のタイミングでデータパケットをバス１
３に送出する。

【００１６】そのデータパケットを受信した各プロセッ
サは、プロセッサＩＤに基づいてそのデータパケットか
ら自プロセッサに対するデータを読み出し、そのデータ
に対して、あるいは、そのデータに従って、各々所定の
処理を行う。また、前記データパケットのデータにより
指定された次にバス１３を支配しデータの送出を行うプ
ロセッサは、次の同期信号のタイミングで所定の形式の
データパケットをバス１３に送出する。以後、各周期ご
とにこの処理を繰り返す。

【００１７】ここで、前述したバス１３を介して伝送さ
れるデータパケットのフォーマットについて図２を参照
して説明する。図２は、バス１３により伝送されるデー
タの形式を示す図である。データパケットは、次の周期
でバス１３を支配するプロセッサのＩＤ、すなわち、次
の周期でデータパケットを送出するプロセッサのＩＤ
と、各プロセッサごとの伝送データが記録されている。
各プロセッサへの伝送データは、各プロセッサＩＤと実
データのアドレスが対に記録されたマップ部と、実デー
タが記録されたデータブロック部とで構成される。

【００１８】このようなフォーマットのデータパケット
が伝送されると、各プロセッサはマップ部から自分のプ
ロセッサＩＤを探索し、プロセッサＩＤの次のワードに
記録されているデータアドレスを読み出し、そのアドレ
スに基づいてデータブロック内の自プロセッサに対する
データを読み込む。また、各プロセッサは、データパケ
ットの先頭ワードに記録されている次の周期でデータパ
ケットを送出するプロセッサのＩＤを読み出し、それが
自分のプロセッサＩＤであれば、適宜送出用のデータパ
ケットを組み立て、次の周期でバス１３にデータを送出
する。

【００１９】また、各プロセッサ１１ａ〜１１ｎは、そ
のようなバス１３を介した周期的なデータの送受信およ
びその送受信データに基づく処理の合間に、リング状伝
送路１４を介したデータの送受信および、そのデータに
基づく処理を行う。すなわち、各プロセッサ１１ａ〜１
１ｎは、前記周期的な処理を終了して演算回路が空き状
態になると、リング状伝送路１４と接続されているＩ／
Ｏポートをチェックし、入力データの有無を調べる。

【００２０】データが伝送されてきていた場合には、そ
のデータの宛て先プロセッサＩＤをチェックする。チェ
ックの結果、そのデータが自プロセッサに対するデータ
だった場合には、そのデータをメモリに記憶し、そのデ
ータに従って所定の処理を行う。処理結果の送出が必要
な場合には、送出データを組み立て、リング状伝送路１
４に送出する。リング状伝送路１４を介して伝送されて
きたデータが自プロセッサに対するデータでなかった場
合には、受信したＩ／Ｏポートとは異なる他のＩ／Ｏポ
ートから、リング状伝送路１４にそのデータをそのまま
出力する。

【００２１】このリング状伝送路１４により伝送された
データの送受信、および、そのデータに基づく処理は、
前述したように、全て、前記同期信号伝送路１５の同期
信号に基づいた各周期ごとのデータの送受信や処理が終
了した空き期間に行う。空き期間が無かったり、十分な
期間なかった場合には、前記リング状伝送路１４により
伝送されたデータに関する処理は、空き期間が生じるま
で長い周期にわたって少しずつ行われる。そのため、こ
れらの処理を行うことにより、前記周期的な処理が待ち
状態にされることはない。

【００２２】このように、第１実施例の並列プロセッサ
装置１０においては、同期信号伝送路１５を介して入力
される同期信号に基づいて、各周期ごとにｎ個のプロセ
ッサ１１ａ〜１１ｎのいずれかが適宜データを送出し、
その他のプロセッサはそのデータを受信し、そのデータ
の中の自プロセッサのためのデータに従って所定の処理
を実行する。したがって、各プロセッサが完全に同期し
てデータの伝送、および処理を行うことができるので、
処理の進捗状況まで揃えて並列処理をする必要のある場
合でも適切に処理ができる。

【００２３】また、伝送するデータに記録されているプ
ロセッサＩＤに従って順次バスを支配するプロセッサが
決定されるので、バスアービストレーションなどのオー
バーヘッドタイムが不要となり、高速に処理が行える。

【００２４】また、各プロセッサで同期をとって、高速
にリアルタイムで実行する必要のないデータは、リング
状伝送路１４を介して各プロセッサに伝送され、各プロ
セッサで前記同期処理の合間に適宜処理を行うので、前
記同期処理を妨げることなく適切に処理が行える。ま
た、そのようなリアルタイムで実行する必要のない処理
のためのプロセッサを別個に設ける必要もない。

【００２５】第２実施例 本発明の第２実施例として、本発明の並列プロセッサ装
置を画像処理装置に適用した場合について図３および図
４を参照して説明する。図３は、本発明の並列プロセッ
サ装置を適用したＡＶサーバ装置の構成を示すブロック
図である。このＡＶサーバ装置は、大容量のデータ記録
装置に映像信号と音声信号よりなる種々のＡＶデータを
記録しておき、要求に応じて適宜出力し、編集あるいは
放送などを行うＡＶデータ供給装置である。

【００２６】まず、ＡＶサーバ装置９０の構成・動作に
ついて説明する。ＡＶサーバ装置９０は映像信号符号化
装置９１、回線交換装置９２、データ蓄積装置９３、映
像信号復号装置９４、同期システム制御実行装置２０、
および、制御命令伝達装置９６を有する。取材などで得
られた種々の素材ＡＶデータは、映像信号符号化装置９
１により高能率符号化され、回線交換装置９２を介して
所望のデータ蓄積装置９３に蓄積される。

【００２７】データ蓄積装置９３は、ＭＯディスクなど
のランダムアクセス可能な記録媒体により構成されてお
り、記録されているＡＶデータを直ちに再生し出力する
ことができる。そして、たとえば編集装置などの応用シ
ステム９７より所定のＡＶデータの供給要求信号がＬＡ
Ｎを介して制御命令伝達装置９６に入力されると、同期
システム制御実行装置２０により各部が制御され、ＡＶ
データの出力が行われる。すなわち、データ蓄積装置９
３に記録されていた前記要求されたＡＶデータが再生さ
れ、回線交換装置９２を介して映像信号復号装置９４に
入力される。そして映像信号復号装置９４により復号化
され、前記編集装置に出力される。

【００２８】このように、ＡＶサーバ装置９０において
は、各々複数の映像信号符号化装置９１、回線交換装置
９２、データ蓄積装置９３、および、映像信号復号装置
９４を完全に同期させて、すなわちフィールド単位ある
いはフレーム単位で同期させて動作させる必要がある。
ＡＶサーバ装置９０は、それらの各映像機器ごとに完全
に同期させて制御を行う同期システム制御実行装置２０
に、本発明の並列プロセッサ装置を適用したものであ
る。

【００２９】その同期システム制御実行装置２０の構成
について、図４を参照して説明する。図４は、同期シス
テム制御実行装置２０の構成を示すブロック図である。
この同期システム制御実行装置２０は、第１実施例の並
列プロセッサ装置１０と基本的に同じ構成であるが、複
数のプロセッサのうちの１つのプロセッサを、その他の
プロセッサの管理、および、上位装置とのインターフェ
イス専用に用いるようにした。

【００３０】同期システム制御実行装置２０は、１つの
イベント管理プロセッサ２１と、ｎ個の映像機器制御プ
ロセッサ２２ａ〜２２ｎが図示のごとく接続された構成
である。イベント管理プロセッサ２１および映像機器制
御プロセッサ２２ａ〜２２ｎには、そのプロセッサの識
別番号（以後、プロセッサＩＤと言う）が付与されてい
る。また、それらのプロセッサは、第１実施例の並列プ
ロセッサ装置１０の各プロセッサと同じく、各々演算回
路、メモリ、Ｉ／Ｏ部などを内蔵する汎用のプロセッサ
であり、そのメモリには、プロセッサＩＤ、プログラム
およびパラメータなどが記録される。

【００３１】これらのプロセッサのＩ／Ｏ部は複数のＩ
／Ｏポートを有し、その１つはバス２３に接続され、２
つは各々別のプロセッサのＩ／Ｏポートにリング状伝送
路２４で直接接続されている。映像機器制御プロセッサ
２２のＩ／Ｏ部は、さらに複数のＩ／Ｏポートが、前述
した種々の映像機器に接続される。映像機器制御プロセ
ッサ２２は、この接続線により各映像機器を制御する。
また、イベント管理プロセッサ２１のＩ／Ｏ部は、上位
装置である制御命令伝達装置９６と専用の伝送路で接続
される。イベント管理プロセッサ２１は、この接続線に
より、制御命令伝達装置９６より各映像機器の制御情報
を得る。

【００３２】バス２３およびリング状伝送路２４の構成
は並列プロセッサ装置１０のバス１３およびリング状伝
送路１４と同じである。同期システム制御実行装置２０
の同期信号伝送路２５には、映像信号のフィールドシン
ク信号が入力される。同期システム制御実行装置２０の
各プロセッサはこの同期信号に同期して、フィールド周
期で順次各処理を行う。

【００３３】次に、この同期システム制御実行装置２０
の動作について説明する。イベント管理プロセッサ２１
は、同期信号伝送路２５を介して外部割り込みとして入
力される同期信号で同期をとって、データパケットを、
バス１３を介してｎ個の映像機器制御プロセッサ２２ａ
〜２２ｎにブロードキャスト送信する。このデータパケ
ットの構成は図２に示した第１実施例の場合と同じであ
る。ブロードキャスト送信されたデータパケットは、各
映像機器制御プロセッサ２２ａ〜２２ｎ内のローカルメ
モリに記憶される。

【００３４】各映像機器制御プロセッサ２２ａ〜２２ｎ
では、自分のローカルメモリ上にある前記データパケッ
トを読み込み、先頭ワードに記憶されている次の送り手
プロセッサＩＤを調べる。このプロセッサＩＤが自プロ
セッサのＩＤであれば、その映像機器制御プロセッサ２
２ｉ（ｉ＝ａ〜ｎ）が次の周期におけるデータ送出プロ
セッサとなる。この際に、その映像機器制御プロセッサ
２２ｉで作成するデータパケットにおける先頭ワード、
すなわち、次の送り手プロセッサＩＤは、イベント管理
プロセッサ２１のプロセッサＩＤを設定する。

【００３５】これにより、イベント管理プロセッサ２１
からｎ個の映像機器制御プロセッサ２２ａ〜２２ｎへの
データの送信、いずれかの映像機器制御プロセッサ２２
ｉからイベント管理プロセッサ２１および他の映像機器
制御プロセッサ２２へのデータの送信が、フィールド間
隔単位でバス２３を介して交互に行われる。したがっ
て、ｎフレーム分の期間を経た時点で、全てのイベント
管理プロセッサ２１および映像機器制御プロセッサ２２
間相互のデータの伝送が完了する。

【００３６】また、診断プログラムや、映像信号に非同
期で動作して支障のない処理は、リング状伝送路２４を
介して順次映像機器制御プロセッサ２２間を伝送され
る。この処理については第１実施例と同じである。

【００３７】このように、第２実施例のＡＶサーバ装置
９０においては、同期システム制御実行装置２０として
本発明の並列プロセッサ装置を用いたので、映像信号各
フレームの、第１フィールドでイベント管理プロセッサ
２１からｎ個の映像機器制御プロセッサ２２ａ〜２２ｎ
へのデータの送信を行い、第２フィールドで任意の映像
機器制御プロセッサ２２ｉからイベント管理プロセッサ
２１へのデータの送信を行うことができる。したがっ
て、フレーム単位で全映像機器の動作の足並みを揃わせ
ることが可能となり、リアルタイムで高精度な映像編集
が可能な、高度なＡＶサーバ装置が実現できる。

【００３８】なお、本発明の並列プロセッサ装置は、第
１実施例および第２実施例に限れるものではなく、種々
の改変が可能である。たとえば、並列プロセッサ装置を
構成する各プロセッサは、本実施例のような汎用のもの
でもよいし、特殊用途向けの専用のものでもよく、それ
らが混在していてもよい。また、各単位プロセッサは、
１チップで形成されたプロセッサに限られるものではな
く、複数のチップで構成されるチップセットや、基板上
に構成されたプロセッサボードのような構成の演算処理
装置でもよい。また、通信用バス（バス）のアーキテク
チャについては、何ら限られるものではなく任意の方式
のバスを用いてよい。また、データパケットの形式も図
２に示した例に限られるものではなく、任意のフォーマ
ットを用いてよい。

【００３９】また、本実施例に明示しなかった種々の処
理の詳細は、通常行われる任意の方法でよい。たとえ
ば、各プロセッサごとのデータの終わりは、マップ部の
次のプロセッサに対するデータ先頭アドレスにより求め
てもよいし、データブロック中にＥＯＤ（エンドオブデ
ータ）コードを付加し、このコードの検出によりデータ
の終わりを検出するようにしてもよい。

【００４０】また、本発明の並列プロセッサをＡＶ処理
装置に適用した場合を第２実施例として説明したが、こ
の並列プロセッサの用途はＡＶ処理装置に限られるもの
ではない。汎用の計算機装置や、種々の専用制御装置な
どに対しても有効に適用可能である。

【００４１】

【発明の効果】本発明の並列プロセッサ装置を使用すれ
ば、複数のプロセッサでの処理が完全に同期して行われ
るので、各ブロセッサでの処理の進捗状況を揃えて並列
処理を行うことができる。したがって、たとえば、放送
局などにおけるデータを実際に送出するためのスイッチ
ャーなどの、厳密なリアルタイム制御が必要な装置に用
いても好適な並列プロセッサ装置を提供することができ
ル。

【００４２】また、前記リアルタイム処理に関わるデー
タ伝送とは独立に、各プロセッサ間でデータ伝送が行え
るので、たとえば、ステータスセンスや自己診断、ある
いは、パラメータ設定などのリアルタイム処理の必要の
ない処理に関するデータはこの伝送経路により伝送する
ことができる。したがって、前記リアルタイム処理の間
隙で随時それらの処理を行うことができ、データの伝送
が障害となり効率的な処理が行えなくなることを回避す
ることができる。

【００４３】すなわち、本発明によれば、映像信号など
のリアルタイム処理を適切に行うことができ、さらに、
その他の処理も前記映像信号のリアルタイム処理に影響
を及ぼすことなく適切に行うことのできる並列プロセッ
サ装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例の並列プロセッサ装置の構
成を示すブロック図である。

【図２】バスにより伝送されるデータ形式の例を示す図
である。

【図３】本発明の第２実施例の並列プロセッサ装置を適
用したＡＶサーバ装置の構成を示すブロック図である。

【図４】本発明の第２実施例の並列プロセッサ装置の構
成を示すブロック図である。

【符号の説明】

１０…並列プロセッサ装置 １１…プロセッサ １３…通信用バス １４…リング状伝送路 １５…同期信号伝送
路 ２０…同期システム制御実行装置 ２１…イベント管理プロセッサ ２２…映像機器制御
プロセッサ ２３…通信用バス ２４…リング状伝送
路 ２５…同期信号伝送路 ９０…ＡＶサーバ装置 ９１…映像信号符号化装置 ９２…回線交換装置 ９３…データ蓄積装置 ９４…映像信号復号
装置 ９６…制御命令伝達装置 ９７…応用システム

Claims (1)

【特許請求の範囲】
1. 【請求項１】複数の単位プロセッサと、 前記複数の単位プロセッサに外部割り込み信号として共
   通の同期信号を入力する同期信号伝送路と、 前記複数の単位プロセッサの各々に接続され、前記同期
   信号伝送路により入力される同期信号に基づいて、前記
   複数の単位プロセッサ間のデータの伝送を行う少なくと
   も１つの通信用バスと、 前記複数の単位プロセッサ各々を順に直接的に接続し、
   前記通信用バスを介したデータの伝送とは独立に前記複
   数の単位プロセッサ間のデータの伝送を行うリング状通
   信路とを有し、 前記複数の単位プロセッサにおいては、前記通信用バス
   を介して伝送されたデータに関する処理を、前記リング
   状通信路を介して伝送されるデータに関する処理よりも
   優先して実行する並列プロセッサ装置。