JPH08255914A - 横方向分離を改良した垂直スイッチ型エミッタ構成体 - Google Patents
横方向分離を改良した垂直スイッチ型エミッタ構成体Info
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Abstract
(57)【要約】
【課題】 高電圧又は高パワー動作条件用の改良したパ
ワー半導体装置構成体及びその製造方法を提供する。 【解決手段】 垂直スイッチ型エミッタ装置構成体（１
００）が提供され、垂直電流流れＭＯＳ装置（１１１）
の本体がＰ型表面エピタキシャル領域（１３０）内に形
成されている。誘電体分離（１０３，１０４）が該本体
を埋込Ｐ型ベース領域（４）に対する表面コンタクトか
ら横方向に分離している。
ワー半導体装置構成体及びその製造方法を提供する。 【解決手段】 垂直スイッチ型エミッタ装置構成体（１
００）が提供され、垂直電流流れＭＯＳ装置（１１１）
の本体がＰ型表面エピタキシャル領域（１３０）内に形
成されている。誘電体分離（１０３，１０４）が該本体
を埋込Ｐ型ベース領域（４）に対する表面コンタクトか
ら横方向に分離している。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、高電圧及び／又は
高パワー動作条件用のパワー半導体装置構成体及びその
製造方法に関するものである。
高パワー動作条件用のパワー半導体装置構成体及びその
製造方法に関するものである。
【０００２】
【従来の技術】エミッタスイッチングは、低電圧パワー
トランジスタ（典型的にＭＯＳトランジスタ）が高電圧
パワートランジスタ（典型的にバイポーラトランジス
タ）のエミッタ電流をカットオフしてそれをスイッチオ
フさせる回路形態である。この形態は以下のような利点
を与えている。
トランジスタ（典型的にＭＯＳトランジスタ）が高電圧
パワートランジスタ（典型的にバイポーラトランジス
タ）のエミッタ電流をカットオフしてそれをスイッチオ
フさせる回路形態である。この形態は以下のような利点
を与えている。
【０００３】それは、逆二次ブレークダウン（ＥＳＢ）
に対してバイポーラトランジスタを保護することに貢献
する。それは、低電圧トランジスタの高速性と操作され
るトランジスタの電流及び電圧担持能力とを結合させて
いる。それは、ＭＯＳゲートを介してリニア論理回路で
直接的にシステムを操作することを可能としている。米
国特許第５，１１８，６３５号及び第５，０６５，２１
３号はスイッチ型エミッタ装置構成体におけるパイオニ
ア的な改良を記載している。これらの特許に記載されて
いる主要な実施例においては、パワーバイポーラトラン
ジスタの上側にパワーＭＯＳ（ＶＤＭＯＳ）装置が設け
られている。このＶＤＭＯＳ装置は垂直電流流れ装置で
あってそれはその表面における絶縁ゲートによって容易
にスイッチ動作される。ＶＤＭＯＳ装置のドレインは埋
込層であって、それは、更に、パワーバイポーラ装置の
エミッタとしても機能する。従って、ＶＤＭＯＳのオン
又はオフ状態は、バイポーラ装置のエミッタの電圧を変
化させる（従って、この装置の名前となっている）。バ
イポーラ装置のベースは別の埋込層（エミッタ層を取囲
んでおり且つそれよりも一層深い）であり、それは一定
電圧に保持される。ＶＤＭＯＳがターンオンされると、
その導通によってドレイン／エミッタ拡散部がプルアッ
プされる。このことはベース／エミッタ接合を順方向バ
イアスさせてバイポーラトランジスタをターンオンさせ
る。バイポーラトランジスタがターンオンすると、それ
は同一のブレークダウン電圧のＭＯＳトランジスタより
も単位面積当たり一層低いオン抵抗を与える（バイポー
ラ導通及び関連する再生利得に起因する）。従って、こ
の構造は、オン抵抗Ｒｏｎとブレークダウン電圧Ｖｍａ
ｘとの間の利益衡量における独特な有益的な改良を与え
ている。
に対してバイポーラトランジスタを保護することに貢献
する。それは、低電圧トランジスタの高速性と操作され
るトランジスタの電流及び電圧担持能力とを結合させて
いる。それは、ＭＯＳゲートを介してリニア論理回路で
直接的にシステムを操作することを可能としている。米
国特許第５，１１８，６３５号及び第５，０６５，２１
３号はスイッチ型エミッタ装置構成体におけるパイオニ
ア的な改良を記載している。これらの特許に記載されて
いる主要な実施例においては、パワーバイポーラトラン
ジスタの上側にパワーＭＯＳ（ＶＤＭＯＳ）装置が設け
られている。このＶＤＭＯＳ装置は垂直電流流れ装置で
あってそれはその表面における絶縁ゲートによって容易
にスイッチ動作される。ＶＤＭＯＳ装置のドレインは埋
込層であって、それは、更に、パワーバイポーラ装置の
エミッタとしても機能する。従って、ＶＤＭＯＳのオン
又はオフ状態は、バイポーラ装置のエミッタの電圧を変
化させる（従って、この装置の名前となっている）。バ
イポーラ装置のベースは別の埋込層（エミッタ層を取囲
んでおり且つそれよりも一層深い）であり、それは一定
電圧に保持される。ＶＤＭＯＳがターンオンされると、
その導通によってドレイン／エミッタ拡散部がプルアッ
プされる。このことはベース／エミッタ接合を順方向バ
イアスさせてバイポーラトランジスタをターンオンさせ
る。バイポーラトランジスタがターンオンすると、それ
は同一のブレークダウン電圧のＭＯＳトランジスタより
も単位面積当たり一層低いオン抵抗を与える（バイポー
ラ導通及び関連する再生利得に起因する）。従って、こ
の構造は、オン抵抗Ｒｏｎとブレークダウン電圧Ｖｍａ
ｘとの間の利益衡量における独特な有益的な改良を与え
ている。
【０００４】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、高電圧及び／又は高パワー
条件用の改良したパワー半導体装置構成体及びその製造
方法を提供することを目的とする。
鑑みなされたものであって、高電圧及び／又は高パワー
条件用の改良したパワー半導体装置構成体及びその製造
方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、高電圧バイポ
ーラパワートランジスタを有すると共に、凹所内にチャ
ンネルが形成されておりエミッタスイッチング形態で結
合されている低電圧垂直電流流れＭＯＳパワートランジ
スタを有する合体した構成体を提供している。１実施例
においては、垂直ＭＯＳ装置は必ずしもＶＤＭＯＳ装置
ではなく、その代わりに、上部Ｐ型エピタキシャル層内
に埋め込まれており、且つバイポーラトランジスタのベ
ースと接触するシンカー拡散部から横方向に絶縁分離さ
れている（上部Ｐ型エピタキシャル層は容易にＶＤＭＯ
Ｓ装置に適合可能なものではない）。第一実施例におい
ては、ＭＯＳトランジスタはＶＭＯＳ装置である。第二
実施例においては、ＭＯＳトランジスタはトレンチトラ
ンジスタである。
ーラパワートランジスタを有すると共に、凹所内にチャ
ンネルが形成されておりエミッタスイッチング形態で結
合されている低電圧垂直電流流れＭＯＳパワートランジ
スタを有する合体した構成体を提供している。１実施例
においては、垂直ＭＯＳ装置は必ずしもＶＤＭＯＳ装置
ではなく、その代わりに、上部Ｐ型エピタキシャル層内
に埋め込まれており、且つバイポーラトランジスタのベ
ースと接触するシンカー拡散部から横方向に絶縁分離さ
れている（上部Ｐ型エピタキシャル層は容易にＶＤＭＯ
Ｓ装置に適合可能なものではない）。第一実施例におい
ては、ＭＯＳトランジスタはＶＭＯＳ装置である。第二
実施例においては、ＭＯＳトランジスタはトレンチトラ
ンジスタである。
【０００６】
【発明の実施の形態】以下、添付の図面を参考に、本発
明の実施の形態について詳細に説明する。図１Ｂは４端
子複合スイッチ型エミッタ構成体の等価回路図を示して
いる。この回路は、低電圧ＭＯＳパワートランジスタＰ
のドレインへエミッタが接続されている高電圧バイポー
ラパワートランジスタＴから構成されている。
明の実施の形態について詳細に説明する。図１Ｂは４端
子複合スイッチ型エミッタ構成体の等価回路図を示して
いる。この回路は、低電圧ＭＯＳパワートランジスタＰ
のドレインへエミッタが接続されている高電圧バイポー
ラパワートランジスタＴから構成されている。
【０００７】上掲した特許のＶＤＭＯＳ／ＮＰＮ製造方
法の種々の段階について説明する。第一高固有抵抗Ｎ−
導電型エピタキシャル層２をＮ＋型基板１の上に成長さ
せる（図２）。次いで、層２の上に付着又はイオン注入
を行ないその後に拡散させることによってＰ＋型領域３
が得られる（図３）。次いで、同一のプロセスによって
Ｎ＋型領域４が得られる（図４）。これに続いて第二Ｎ
型エピタキシャル層５を成長させ（図５）、且つ公知の
酸化、ホトマスク、イオン注入及び拡散等の方法によ
り、Ｐ＋型領域８を形成し、それはバイポーラトランジ
スタのベースを構成する領域３が表面と接続させること
を可能とする（図６）。
法の種々の段階について説明する。第一高固有抵抗Ｎ−
導電型エピタキシャル層２をＮ＋型基板１の上に成長さ
せる（図２）。次いで、層２の上に付着又はイオン注入
を行ないその後に拡散させることによってＰ＋型領域３
が得られる（図３）。次いで、同一のプロセスによって
Ｎ＋型領域４が得られる（図４）。これに続いて第二Ｎ
型エピタキシャル層５を成長させ（図５）、且つ公知の
酸化、ホトマスク、イオン注入及び拡散等の方法によ
り、Ｐ＋型領域８を形成し、それはバイポーラトランジ
スタのベースを構成する領域３が表面と接続させること
を可能とする（図６）。
【０００８】次いで、低電圧垂直ＭＯＳパワートランジ
スタ、特に、Ｐ導電型本体領域６、Ｎ＋型ソース領域７
（図７）、ゲート９及び領域６，７，８及び基板１との
オーミック接触を確保するための金属コーティング１
０，１１，１４（図８）を公知の手順にしたがって２つ
の領域８の間の区域内に形成する。図８は最終的な構造
を示しており、端子Ｃ（コレクタ）、Ｂ（ベース）、Ｓ
（ソース）及びＧ（ゲート）及びゲート９の絶縁層１２
（ゲートは絶縁されている導体１３によって夫々の端子
へ接続されている）を付加した後の状態を示している。
この図の領域１，２，３，４は、夫々、バイポーラトラ
ンジスタのコレクタ、ベース及びエミッタを構成してお
り、一方領域５はＭＯＳ装置のドレインを構成してい
る。そのドレインは結果的にバイポーラトランジスタの
エミッタへ直接的に接続されており、従って図１Ｂの回
路を等価回路として有する構成を形成している。エミッ
タ４は完全に埋め込まれたＮ＋型活性領域を表わしてお
り、第二Ｎ型エピタキシャル層５を成長させることによ
って、ＭＯＳ装置のドレインをバイポーラトランジスタ
のエミッタ４へ接続させることが可能である。図７の断
面Ａ−Ａに沿っての構成体の異なる領域における種々の
タイプのドーピング剤の濃度分布（Ｃｏ）を図９に示し
てある。尚、図９における軸ｘはその構成体の上表面か
らの距離を表わしている。最終的に得られる構成体は４
つの端子が設けられており、それらのうちの３つの端子
はチップの１つの面の上に位置されており且つ４番目の
ものは他の面に位置されている。
スタ、特に、Ｐ導電型本体領域６、Ｎ＋型ソース領域７
（図７）、ゲート９及び領域６，７，８及び基板１との
オーミック接触を確保するための金属コーティング１
０，１１，１４（図８）を公知の手順にしたがって２つ
の領域８の間の区域内に形成する。図８は最終的な構造
を示しており、端子Ｃ（コレクタ）、Ｂ（ベース）、Ｓ
（ソース）及びＧ（ゲート）及びゲート９の絶縁層１２
（ゲートは絶縁されている導体１３によって夫々の端子
へ接続されている）を付加した後の状態を示している。
この図の領域１，２，３，４は、夫々、バイポーラトラ
ンジスタのコレクタ、ベース及びエミッタを構成してお
り、一方領域５はＭＯＳ装置のドレインを構成してい
る。そのドレインは結果的にバイポーラトランジスタの
エミッタへ直接的に接続されており、従って図１Ｂの回
路を等価回路として有する構成を形成している。エミッ
タ４は完全に埋め込まれたＮ＋型活性領域を表わしてお
り、第二Ｎ型エピタキシャル層５を成長させることによ
って、ＭＯＳ装置のドレインをバイポーラトランジスタ
のエミッタ４へ接続させることが可能である。図７の断
面Ａ−Ａに沿っての構成体の異なる領域における種々の
タイプのドーピング剤の濃度分布（Ｃｏ）を図９に示し
てある。尚、図９における軸ｘはその構成体の上表面か
らの距離を表わしている。最終的に得られる構成体は４
つの端子が設けられており、それらのうちの３つの端子
はチップの１つの面の上に位置されており且つ４番目の
ものは他の面に位置されている。
【０００９】図１Ａは本発明の第一実施例（左側）及び
第二実施例（右側）の両方を示している概略断面図であ
る。これらの実施例において、垂直ＭＯＳ装置は上部Ｐ
−エピタキシャル層内に構築されており、且つバイポー
ラトランジスタのベースと接触するシンカー拡散部から
横方向に絶縁分離されている。
第二実施例（右側）の両方を示している概略断面図であ
る。これらの実施例において、垂直ＭＯＳ装置は上部Ｐ
−エピタキシャル層内に構築されており、且つバイポー
ラトランジスタのベースと接触するシンカー拡散部から
横方向に絶縁分離されている。
【００１０】図示した構成においては、電界効果装置は
上部Ｐ−エピタキシャル層の中間部に位置されている。
単に１つのＶＭＯＳトランジスタを示してあるに過ぎな
いが、単一の装置とする代わりに複数個の垂直電流流れ
電界効果トランジスタ（ＶＭＯＳ又はその他）からなる
アレイを使用することも可能である。
上部Ｐ−エピタキシャル層の中間部に位置されている。
単に１つのＶＭＯＳトランジスタを示してあるに過ぎな
いが、単一の装置とする代わりに複数個の垂直電流流れ
電界効果トランジスタ（ＶＭＯＳ又はその他）からなる
アレイを使用することも可能である。
【００１１】本発明の第一実施例（左側）はこの分離を
与えるためにＶ溝を使用しており、且つ本発明の第二実
施例（右側）は再充填したトレンチを使用している。ト
ランジスタ自身は、好適には、分離部を構成するのに使
用したものと同一のシリコンエッチで形成する。
与えるためにＶ溝を使用しており、且つ本発明の第二実
施例（右側）は再充填したトレンチを使用している。ト
ランジスタ自身は、好適には、分離部を構成するのに使
用したものと同一のシリコンエッチで形成する。
【００１２】トレンチ分離部が他の目的のためにトレン
チＭＯＳＦＥＴの使用と結合される場合には、Ｐ−型エ
ピタキシャル層６′を使用することは処理上の観点から
特に魅力のあるものである（同様の考慮がＶ溝分離とＶ
ＭＯＳトランジスタとの結合にも適用されるが、この結
合は現在の製造方法の傾向との適合性はより少ない）。
チＭＯＳＦＥＴの使用と結合される場合には、Ｐ−型エ
ピタキシャル層６′を使用することは処理上の観点から
特に魅力のあるものである（同様の考慮がＶ溝分離とＶ
ＭＯＳトランジスタとの結合にも適用されるが、この結
合は現在の製造方法の傾向との適合性はより少ない）。
【００１３】上述した処理の流れは、図６のステップの
後に修正されて、ソース及び／又はゲートを形成する前
又は後のいずれかに、図示した如くエピタキシャル層１
３０内にトレンチ１０２又は溝１０４を形成する。従来
の方法にしたがって、分離トレンチ１０２（又は分離溝
１０４）を例えば酸化物１０３で再充填する。どちらの
種類の凹所が使用される場合でも、ＭＯＳトランジスタ
１１１は絶縁されたゲート１１２と共に形成され、その
ゲートは凹所内に下方向へ延在し溝の側壁に沿ってＰ−
エピタキシャル層との容量結合を与える。
後に修正されて、ソース及び／又はゲートを形成する前
又は後のいずれかに、図示した如くエピタキシャル層１
３０内にトレンチ１０２又は溝１０４を形成する。従来
の方法にしたがって、分離トレンチ１０２（又は分離溝
１０４）を例えば酸化物１０３で再充填する。どちらの
種類の凹所が使用される場合でも、ＭＯＳトランジスタ
１１１は絶縁されたゲート１１２と共に形成され、その
ゲートは凹所内に下方向へ延在し溝の側壁に沿ってＰ−
エピタキシャル層との容量結合を与える。
【００１４】１実施例においては、Ｐ−エピタキシャル
層１３０は０．８乃至３ミクロンの間の厚さであり、且
つ１０15ｃｍ-3乃至１０16ｃｍ-3の範囲内の値でドーピ
ングする。溝又はトレンチは、好適には、エピタキシャ
ル層よりも少なくとも０．５μｍ大きな深さへエッチン
グする。
層１３０は０．８乃至３ミクロンの間の厚さであり、且
つ１０15ｃｍ-3乃至１０16ｃｍ-3の範囲内の値でドーピ
ングする。溝又はトレンチは、好適には、エピタキシャ
ル層よりも少なくとも０．５μｍ大きな深さへエッチン
グする。
【００１５】上述したプロセスは、同一のチップ上にお
いて、共通のコレクタ端子を有すると共にそれらのベー
スコンタクト、ソース及びゲートを本プロセスの最後に
チップの前部上で実施する金属コーティングによって３
つの夫々の共通端子へ接続させた幾つかの対のバイポー
ラトランジスタ及びＭＯＳトランジスタを同時的に得る
ために使用することが可能である。
いて、共通のコレクタ端子を有すると共にそれらのベー
スコンタクト、ソース及びゲートを本プロセスの最後に
チップの前部上で実施する金属コーティングによって３
つの夫々の共通端子へ接続させた幾つかの対のバイポー
ラトランジスタ及びＭＯＳトランジスタを同時的に得る
ために使用することが可能である。
【００１６】トレンチトランジスタの製造プロセスに関
する記載はＩＳＰＳＤ会議（パワーＳＣ装置及びＩＣに
関する国際シンポジウム）の年次プロシーディングズに
おいて見出すことが可能であり、且つ年次ＩＥＤＭプロ
シーディングズ、１９７５−１９９４においても見出す
ことが可能である。
する記載はＩＳＰＳＤ会議（パワーＳＣ装置及びＩＣに
関する国際シンポジウム）の年次プロシーディングズに
おいて見出すことが可能であり、且つ年次ＩＥＤＭプロ
シーディングズ、１９７５−１９９４においても見出す
ことが可能である。
【００１７】本発明の１側面によれば、ソリッドステー
ト装置構成体が提供され、それは、第一表面と第二表面
との間に半導体の実質的に単結晶からなる本体の中に、
前記第一表面へ延在し第一導電型で高度にドープされて
いるコレクタ、前記コレクタの上側に存在しており前記
第一導電型を有しており前記コレクタより軽度にドープ
されているドリフト領域、前記ドリフト領域の上側に存
在しており第二導電型を有しているベース領域、前記ベ
ース領域の上側に存在しており前記第一導電型で高度に
ドープされているドレイン／エミッタ領域、前記ドレイ
ン／エミッタ領域の上側に存在しており前記第二導電型
を有している本体領域、前記本体領域の上側に存在して
おり前記第一導電型で高度にドープされているソース領
域、前記単結晶本体の前記第二表面に近接しており且つ
その中の凹所内に延在しており且つ前記本体領域と容量
結合されて前記ソース領域と前記ドレイン／エミッタ領
域との間に電流経路を与えるチャンネルを制御可能に誘
起させるゲート電極、前記第二表面から前記ベース領域
へ延在する前記第二導電型のシンカー拡散部、前記シン
カー拡散部の表面部分から前記本体領域を横方向に分離
するために介在されている誘電体分離部、を有してい
る。
ト装置構成体が提供され、それは、第一表面と第二表面
との間に半導体の実質的に単結晶からなる本体の中に、
前記第一表面へ延在し第一導電型で高度にドープされて
いるコレクタ、前記コレクタの上側に存在しており前記
第一導電型を有しており前記コレクタより軽度にドープ
されているドリフト領域、前記ドリフト領域の上側に存
在しており第二導電型を有しているベース領域、前記ベ
ース領域の上側に存在しており前記第一導電型で高度に
ドープされているドレイン／エミッタ領域、前記ドレイ
ン／エミッタ領域の上側に存在しており前記第二導電型
を有している本体領域、前記本体領域の上側に存在して
おり前記第一導電型で高度にドープされているソース領
域、前記単結晶本体の前記第二表面に近接しており且つ
その中の凹所内に延在しており且つ前記本体領域と容量
結合されて前記ソース領域と前記ドレイン／エミッタ領
域との間に電流経路を与えるチャンネルを制御可能に誘
起させるゲート電極、前記第二表面から前記ベース領域
へ延在する前記第二導電型のシンカー拡散部、前記シン
カー拡散部の表面部分から前記本体領域を横方向に分離
するために介在されている誘電体分離部、を有してい
る。
【００１８】本発明の別の側面によれば、ソリッドステ
ート装置構成体が提供され、それは、第一表面と第二表
面との間に半導体の実質的に単結晶からなる本体におい
て、前記第一表面へ延在しており第一導電型で高度にド
ープされているコレクタ、前記コレクタの上側に存在し
ており前記第一導電型を有しており且つ前記コレクタよ
り軽度にドープされているドリフト領域、前記ドリフト
領域の上側に存在しており第二導電型を有しているベー
ス領域、前記ベース領域の上側に存在しており前記第一
導電型で高度にドープされているドレイン／エミッタ領
域、前記ドレイン／エミッタ領域の上側に存在しており
第二導電型を有している本体領域、前記本体領域の上側
に存在しており前記第一導電型で高度にドープされてい
るソース領域、前記単結晶本体の前記第二表面に近接し
ておりその中の凹所内に延在しており且つ前記本体領域
に容量結合されて前記ソース領域と前記ドレイン／エミ
ッタ領域との間に電流経路を与えるチャンネルを制御可
能に誘起させるゲート電極、前記第二表面から前記ベー
ス領域へ延在する前記第二導電型のシンカー拡散部、を
有しており、前記本体領域が前記本体領域を前記シンカ
ー拡散部の表面部分から横方向に分離させるべく切断さ
れている前記第二導電型の表面エピタキシャル層内に形
成されていることを特徴としている。
ート装置構成体が提供され、それは、第一表面と第二表
面との間に半導体の実質的に単結晶からなる本体におい
て、前記第一表面へ延在しており第一導電型で高度にド
ープされているコレクタ、前記コレクタの上側に存在し
ており前記第一導電型を有しており且つ前記コレクタよ
り軽度にドープされているドリフト領域、前記ドリフト
領域の上側に存在しており第二導電型を有しているベー
ス領域、前記ベース領域の上側に存在しており前記第一
導電型で高度にドープされているドレイン／エミッタ領
域、前記ドレイン／エミッタ領域の上側に存在しており
第二導電型を有している本体領域、前記本体領域の上側
に存在しており前記第一導電型で高度にドープされてい
るソース領域、前記単結晶本体の前記第二表面に近接し
ておりその中の凹所内に延在しており且つ前記本体領域
に容量結合されて前記ソース領域と前記ドレイン／エミ
ッタ領域との間に電流経路を与えるチャンネルを制御可
能に誘起させるゲート電極、前記第二表面から前記ベー
ス領域へ延在する前記第二導電型のシンカー拡散部、を
有しており、前記本体領域が前記本体領域を前記シンカ
ー拡散部の表面部分から横方向に分離させるべく切断さ
れている前記第二導電型の表面エピタキシャル層内に形
成されていることを特徴としている。
【００１９】本発明の更に別の側面によれば、ソリッド
ステート装置構成体が提供され、それは、第一表面と第
二表面との間における半導体の実質的に単結晶の本体内
において、前記単結晶本体の前記第一表面に近接した第
一導電型の第一拡散部と、前記本体内の前記第一導電型
の第二拡散部と、前記単結晶本体の前記第一表面に近接
しており前記第一拡散部を完全に取囲んでいる第二導電
型の本体拡散部と、前記本体内の凹所内に延在しており
且つ前記第一拡散部と第二拡散部との間の電流の流れを
調節すべく容量結合されている絶縁されているゲート電
極とを具備する垂直ＭＯＳ装置を有すると共に、前記単
結晶本体の前記第二表面に近接している第一導電型の第
一拡散部と、前記本体内の第一導電型の第二拡散部と、
前記第一拡散部と第二拡散部との間の電流の流れを調節
すべく介在されているベース領域と、前記第二表面から
前記ベース領域へ延在する前記第二導電型のシンカー拡
散部とを具備する高電圧バイポーラ装置を有しており、
前記ＭＯＳ装置が前記バイポーラ装置の前記第一拡散部
と第二拡散部との直接上側に存在しており、且つ前記Ｍ
ＯＳ装置の前記第二拡散部が前記バイポーラ装置の前記
第二拡散部と合体されており、且つ前記ＭＯＳ装置の前
記本体拡散部が誘電体分離領域によって前記シンカー拡
散部から横方向に分離されていることを特徴としてい
る。
ステート装置構成体が提供され、それは、第一表面と第
二表面との間における半導体の実質的に単結晶の本体内
において、前記単結晶本体の前記第一表面に近接した第
一導電型の第一拡散部と、前記本体内の前記第一導電型
の第二拡散部と、前記単結晶本体の前記第一表面に近接
しており前記第一拡散部を完全に取囲んでいる第二導電
型の本体拡散部と、前記本体内の凹所内に延在しており
且つ前記第一拡散部と第二拡散部との間の電流の流れを
調節すべく容量結合されている絶縁されているゲート電
極とを具備する垂直ＭＯＳ装置を有すると共に、前記単
結晶本体の前記第二表面に近接している第一導電型の第
一拡散部と、前記本体内の第一導電型の第二拡散部と、
前記第一拡散部と第二拡散部との間の電流の流れを調節
すべく介在されているベース領域と、前記第二表面から
前記ベース領域へ延在する前記第二導電型のシンカー拡
散部とを具備する高電圧バイポーラ装置を有しており、
前記ＭＯＳ装置が前記バイポーラ装置の前記第一拡散部
と第二拡散部との直接上側に存在しており、且つ前記Ｍ
ＯＳ装置の前記第二拡散部が前記バイポーラ装置の前記
第二拡散部と合体されており、且つ前記ＭＯＳ装置の前
記本体拡散部が誘電体分離領域によって前記シンカー拡
散部から横方向に分離されていることを特徴としてい
る。
【００２０】本発明の更に別の側面によれば、垂直高電
圧バイポーラパワートランジスタを有すると共に前部表
面へ延在する垂直低電圧ＭＯＳパワートランジスタを有
するマイクロエレクトロニック構成体を製造する方法が
提供される。この方法は、（ａ）Ｎ＋型基板上に、バイ
ポーラトランジスタのコレクタを与えるために第一高固
有抵抗Ｎ型エピタキシャル層を成長させ、（ｂ）前記第
一エピタキシャル層の前部表面近くに、バイポーラトラ
ンジスタのベースを与えるためのＰ＋領域と、バイポー
ラトランジスタのエミッタを与えるために前記Ｐ＋領域
よりも浅いＮ＋型領域を形成し、（ｃ）前記第一エピタ
キシャル層の上に少なくとも１個の付加的なＮ型エピタ
キシャル層を成長させ、（ｄ）前記付加的なエピタキシ
ャル層内に、Ｐ型本体領域と、前記本体領域より浅いＮ
型ソース領域と、前記ベース領域へオーミック接触を与
えるＰ＋シンカー領域と、前記シンカー領域を前記本体
領域から横方向に分離させる横方向誘電体分離部と、前
記本体領域内へ延在する付加的な凹所とを形成し、
（ｅ）前記凹所内に、前記ソース領域に対し横方向に隣
接している前記本体の少なくとも幾つかの部分に対し容
量結合されている絶縁されたゲート電極を形成する上記
各ステップを有している。
圧バイポーラパワートランジスタを有すると共に前部表
面へ延在する垂直低電圧ＭＯＳパワートランジスタを有
するマイクロエレクトロニック構成体を製造する方法が
提供される。この方法は、（ａ）Ｎ＋型基板上に、バイ
ポーラトランジスタのコレクタを与えるために第一高固
有抵抗Ｎ型エピタキシャル層を成長させ、（ｂ）前記第
一エピタキシャル層の前部表面近くに、バイポーラトラ
ンジスタのベースを与えるためのＰ＋領域と、バイポー
ラトランジスタのエミッタを与えるために前記Ｐ＋領域
よりも浅いＮ＋型領域を形成し、（ｃ）前記第一エピタ
キシャル層の上に少なくとも１個の付加的なＮ型エピタ
キシャル層を成長させ、（ｄ）前記付加的なエピタキシ
ャル層内に、Ｐ型本体領域と、前記本体領域より浅いＮ
型ソース領域と、前記ベース領域へオーミック接触を与
えるＰ＋シンカー領域と、前記シンカー領域を前記本体
領域から横方向に分離させる横方向誘電体分離部と、前
記本体領域内へ延在する付加的な凹所とを形成し、
（ｅ）前記凹所内に、前記ソース領域に対し横方向に隣
接している前記本体の少なくとも幾つかの部分に対し容
量結合されている絶縁されたゲート電極を形成する上記
各ステップを有している。
【００２１】本発明の更に別の側面によれば、高電圧バ
イポーラパワートランジスタを有すると共に本構成体の
前部表面に近接した垂直低電圧ＭＯＳパワートランジス
タを有するソリッドステート構成体を製造する方法が提
供される。この方法は、（ａ）第一導電型で高度にドー
プされている第一領域と第一導電型を有しており且つ前
記第一領域よりも軽度にドープされている第二領域とを
具備するモノリシック半導体構成体を与えると共に前記
第一領域への金属背部コンタクトを与え、（ｂ）前記モ
ノリシック半導体構成体の上表面に近接して、第二導電
型でドープされている第三領域と前記第一導電型で高度
にドープされている第四領域とを形成し、（ｃ）前記モ
ノリシック構成体の上に第一導電型の半導体物質からな
る付加的な層をエピタキシャル成長し、（ｃ）前記前部
表面に近接して前記第二導電型の本体拡散部、前記付加
的な層の他の部分から前記本体拡散部によって完全に分
離されている前記第一導電型の少なくとも１個のソース
拡散部、前記第三領域から上方へ延在する第二導電型の
拡散部、前記本体領域から前記第二導電型の拡散部を横
方向に分離する誘電体分離部、及び前記本体領域内の１
個又はそれ以上の付加的な凹所を形成し、（ｅ）前記第
二エピタキシャル層の上に、前記ソース領域に対し横方
向に隣接する前記本体の少なくとも幾つかの部分に対し
て容量結合された前記凹所内に延在する絶縁されたゲー
ト電極を形成する、上記各ステップを有している。
イポーラパワートランジスタを有すると共に本構成体の
前部表面に近接した垂直低電圧ＭＯＳパワートランジス
タを有するソリッドステート構成体を製造する方法が提
供される。この方法は、（ａ）第一導電型で高度にドー
プされている第一領域と第一導電型を有しており且つ前
記第一領域よりも軽度にドープされている第二領域とを
具備するモノリシック半導体構成体を与えると共に前記
第一領域への金属背部コンタクトを与え、（ｂ）前記モ
ノリシック半導体構成体の上表面に近接して、第二導電
型でドープされている第三領域と前記第一導電型で高度
にドープされている第四領域とを形成し、（ｃ）前記モ
ノリシック構成体の上に第一導電型の半導体物質からな
る付加的な層をエピタキシャル成長し、（ｃ）前記前部
表面に近接して前記第二導電型の本体拡散部、前記付加
的な層の他の部分から前記本体拡散部によって完全に分
離されている前記第一導電型の少なくとも１個のソース
拡散部、前記第三領域から上方へ延在する第二導電型の
拡散部、前記本体領域から前記第二導電型の拡散部を横
方向に分離する誘電体分離部、及び前記本体領域内の１
個又はそれ以上の付加的な凹所を形成し、（ｅ）前記第
二エピタキシャル層の上に、前記ソース領域に対し横方
向に隣接する前記本体の少なくとも幾つかの部分に対し
て容量結合された前記凹所内に延在する絶縁されたゲー
ト電極を形成する、上記各ステップを有している。
【００２２】当業者によって理解される如く、本明細書
に記載した本発明は高範囲の適用にわたり修正且つ変更
することが可能であり、従って、本発明の技術的範囲は
本明細書に記載した特定の実施形態にのみ限定されるべ
きものではない。例えば、当業者にとって明らかなよう
に、他の回路要素を図示した特定の回路形態に対し付け
加えたり又は置換することが可能である。
に記載した本発明は高範囲の適用にわたり修正且つ変更
することが可能であり、従って、本発明の技術的範囲は
本明細書に記載した特定の実施形態にのみ限定されるべ
きものではない。例えば、当業者にとって明らかなよう
に、他の回路要素を図示した特定の回路形態に対し付け
加えたり又は置換することが可能である。
【００２３】本発明の構成は極めて効果的に集積化させ
ることが可能である。何故ならば、集積化したＤＭＯＳ
装置構成体に対する処理適合性の問題は現在よく理解さ
れているからである。然しながら、本発明構成は、ディ
スクリート装置に対しても使用可能である。又、本発明
を使用してその他の多数の修正を行なうことが可能であ
る。例えば、所望により、第一エピタキシャル層と第二
エピタキシャル層との間に付加的なエピタキシャル層を
成長させることが可能である。別の例としては、図示し
た構成内に擬似的電圧を導入するためにヘテロ接合（Ｓ
ｉ／ＳｉＧｅ又はＳｉＧｅx ／ＳｉＧｅy ）を使用する
ことが可能である。別の例としては、Ｎ＋基板の代わり
に裏側をイオン注入したＮ＋コレクタをオプションとし
て使用することが可能である。更に別の例としては、本
発明装置は二重構成体、即ち高電圧ＰＮＰバイポーラ装
置の上側にＰチャンネルＦＥＴが存在する構成体として
実現することも可能である。
ることが可能である。何故ならば、集積化したＤＭＯＳ
装置構成体に対する処理適合性の問題は現在よく理解さ
れているからである。然しながら、本発明構成は、ディ
スクリート装置に対しても使用可能である。又、本発明
を使用してその他の多数の修正を行なうことが可能であ
る。例えば、所望により、第一エピタキシャル層と第二
エピタキシャル層との間に付加的なエピタキシャル層を
成長させることが可能である。別の例としては、図示し
た構成内に擬似的電圧を導入するためにヘテロ接合（Ｓ
ｉ／ＳｉＧｅ又はＳｉＧｅx ／ＳｉＧｅy ）を使用する
ことが可能である。別の例としては、Ｎ＋基板の代わり
に裏側をイオン注入したＮ＋コレクタをオプションとし
て使用することが可能である。更に別の例としては、本
発明装置は二重構成体、即ち高電圧ＰＮＰバイポーラ装
置の上側にＰチャンネルＦＥＴが存在する構成体として
実現することも可能である。
【００２４】更に別の例としては、オン抵抗を減少させ
るために何等かのキャリア再生を付加することが可能で
ある（例えば、背部上にパターン形成したＰ＋拡散部を
付加することにより）。然しながら、サイリスタの始動
をトリガするのに充分な再生を有するものでないことが
望ましい。何故ならば、それは、ＭＯＳ構成体がコレク
タ端子の完全な高電圧に露呈されることを意味すること
になるからである。
るために何等かのキャリア再生を付加することが可能で
ある（例えば、背部上にパターン形成したＰ＋拡散部を
付加することにより）。然しながら、サイリスタの始動
をトリガするのに充分な再生を有するものでないことが
望ましい。何故ならば、それは、ＭＯＳ構成体がコレク
タ端子の完全な高電圧に露呈されることを意味すること
になるからである。
【００２５】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１Ａ】 本発明の第一実施例（左側）及び第二実施
例（右側）の両方を示した概略断面図。
例（右側）の両方を示した概略断面図。
【図１Ｂ】 ４端子複合スイッチ型エミッタ構成体の等
価回路を示した回路図。
価回路を示した回路図。
【図２】 米国特許第５，１１８，６３５号及び第５，
０６５，２１３号の製造プロセスの１段階における垂直
スイッチ型エミッタ構成体を示した概略断面図。
０６５，２１３号の製造プロセスの１段階における垂直
スイッチ型エミッタ構成体を示した概略断面図。
【図３】 図２の段階の次の段階における状態を示した
概略断面図。
概略断面図。
【図４】 図３に示した段階の次の段階における状態を
示した概略断面図。
示した概略断面図。
【図５】 図４における段階の次の段階における状態を
示した概略断面図。
示した概略断面図。
【図６】 図５に示した段階の次の段階における状態を
示した概略断面図。
示した概略断面図。
【図７】 図６に示した段階の次の段階における状態を
示した概略断面図。
示した概略断面図。
【図８】 図２乃至７のプロセスの最後に得られる構成
体を示した概略断面図。
体を示した概略断面図。
【図９】 図７の構成においてＡ−Ａの線に沿ってとっ
た種々のタイプのドーピング剤の濃度分布を示したグラ
フ図。
た種々のタイプのドーピング剤の濃度分布を示したグラ
フ図。
１ Ｎ＋型基板 ２ Ｎ導電型エピタキシャル層 ３ Ｐ＋型領域 ４ Ｎ＋型領域 ５ Ｎ型エピタキシャル層 ６ Ｐ導電型本体領域 ７ Ｎ＋型ソース領域 ８ Ｐ＋型領域 ９ ゲート １０，１１，１４ 金属コーティング １２ 絶縁層 １０２ トレンチ １０３ 酸化物 １０４ 溝 １１１ ＭＯＳトランジスタ １１２ 絶縁ゲート １３０ エピタキシャル層
Claims (25)
- 【請求項１】 ソリッドステート装置構成体において、
第一表面と第二表面との間の半導体の実質的に単結晶な
本体内に、 前記第一表面へ延在しており第一導電型で高度にドープ
されているコレクタ、 前記コレクタの上側に存在しており前記第一導電型を有
しており且つ前記コレクタより軽度にドープされている
ドリフト領域、 前記ドリフト領域の上側に存在しており第二導電型を有
するベース領域、 前記ベース領域の上側に存在しており前記第一導電型で
高度にドープされているドレイン／エミッタ領域、 前記ドレイン／エミッタ領域の上側に存在しており前記
第二導電型を有する本体領域、 前記本体領域の上側に存在しており前記第一導電型で高
度にドープされているソース領域、 前記単結晶本体の第二表面に近接しており且つその中の
凹所内へ延在しており且つ前記本体領域と容量的に結合
されていて前記ソース領域と前記ドレイン／エミッタ領
域との間に電流経路を与えるチャンネルを制御可能に誘
起させるゲート電極、 前記第二表面から前記ベース領域へ延在する第二導電型
のシンカー拡散部、 前記本体領域を前記シンカー拡散部の表面部分から横方
向に分離すべく介在された誘電体分離部、を有すること
を特徴とするソリッドステート装置構成体。 - 【請求項２】 請求項１において、前記ドレイン／エミ
ッタ領域が、前記ベース領域の上側に存在しており前記
第一導電型で高度にドープされているエミッタ領域と、
前記エミッタ領域の上側に存在しており前記第一導電型
を有しており且つ前記エミッタ領域よりも軽度にドープ
されているドレイン領域とを有することを特徴とするソ
リッドステート装置構成体。 - 【請求項３】 請求項１において、前記第一導電型がＮ
型であり且つ前記第二導電型がＰ型であることを特徴と
するソリッドステート装置構成体。 - 【請求項４】 請求項１において、前記ゲート電極が前
記本体領域から絶縁されていることを特徴とするソリッ
ドステート装置構成体。 - 【請求項５】 ソリッドステート装置構成体において、
第一表面と第二表面との間の半導体の実質的に単結晶の
本体内において、 前記第一表面へ延在しており第一導電型で高度にドープ
されているコレクタ、 前記コレクタの上側に存在しており前記第一導電型を有
しており且つ前記コレクタより軽度にドープされている
ドリフト領域、 前記ドリフト領域の上側に存在しており第二導電型を有
しているベース領域、 前記ベース領域の上側に存在しており前記第一導電型で
高度にドープされているドレイン／エミッタ領域、 前記ドレイン／エミッタ領域の上側に存在しており前記
第二導電型を有している本体領域、 前記本体領域の上側に存在しており前記第一導電型で高
度にドープされているソース領域、 前記単結晶本体の第二表面に近接しており且つその凹所
内に延在しており且つ前記本体領域と容量的に結合され
ていて前記ソース領域と前記ドレイン／エミッタ領域と
の間に電流経路を与えるチャンネルを制御可能に誘起さ
せるゲート電極、 前記ベース領域の第二表面から延在しており前記第二導
電型を有するシンカー拡散部、を有しており、前記本体
領域が、前記本体領域を前記シンカー拡散部の表面部分
から横方向に分離すべく切断されている前記第二導電型
の表面エピタキシャル層内に形成されていることを特徴
とするソリッドステート装置構成体。 - 【請求項６】 請求項５において、前記ドレイン／エミ
ッタ領域が、前記ベース領域の上側に存在しており前記
第一導電型で高度にドープされているエミッタ領域と、
前記エミッタ領域の上側に存在しており前記エミッタ領
域よりも軽度にドープされており前記第一導電型を有す
るドレイン領域とを有することを特徴とするソリッドス
テート装置構成体。 - 【請求項７】 請求項５において、前記第一導電型がＮ
型であり且つ前記第二導電型がＰ型であることを特徴と
するソリッドステート装置構成体。 - 【請求項８】 請求項５において、前記ゲート電極が前
記本体領域から絶縁されていることを特徴とするソリッ
ドステート装置構成体。 - 【請求項９】 ソリッドステート装置構成体において、
第一表面と第二表面との間の半導体の実質的に単結晶の
本体内において、 前記単結晶本体の第一表面に近接している第一導電型の
第一拡散部と、前記本体内の第一導電型の第二拡散部
と、前記単結晶本体の第一表面に近接しており前記第一
拡散部を完全に取囲む第二導電型の本体拡散部と、前記
本体内の凹所内へ延在しており且つ前記第一拡散部と第
二拡散部との間の電流の流れを調節すべく容量的に結合
されている絶縁されたゲート電極とを具備する垂直ＭＯ
Ｓ装置、 前記単結晶本体の第二表面に近接しており第一導電型の
第一拡散部と、前記本体内の第一導電型の第二拡散部
と、前記第一拡散部と第二拡散部との間の電流の流れを
調節すべく介在されたベース領域と、前記第二表面から
前記ベース領域へ延在する第二導電型のシンカー拡散部
とを具備する高電圧バイポーラ装置、を有しており、前
記ＭＯＳ装置が前記バイポーラ装置の前記第一及び第二
拡散部の直接上側に存在しており、且つ前記ＭＯＳ装置
の前記第二拡散部が前記バイポーラ装置の前記第二拡散
部と合体されており、且つ前記ＭＯＳ装置の前記本体拡
散部が誘電体分離領域によって前記シンカー拡散部から
横方向に分離されていることを特徴とするソリッドステ
ート装置構成体。 - 【請求項１０】 請求項９において、前記ドレイン／エ
ミッタ領域が、前記ベース領域の上側に存在しており前
記第一導電型で高度にドープされているエミッタ領域
と、前記エミッタ領域の上側に存在しており前記第一導
電型を有しており且つ前記エミッタ領域よりも軽度にド
ープされているドレイン領域とを有することを特徴とす
るソリッドステート装置構成体。 - 【請求項１１】 請求項９において、前記第一導電型が
Ｎ型であり且つ前記第二導電型がＰ型であることを特徴
とするソリッドステート装置構成体。 - 【請求項１２】 請求項９において、前記ゲート電極が
前記本体領域から絶縁されていることを特徴とするソリ
ッドステート装置構成体。 - 【請求項１３】 垂直高電圧バイポーラパワートランジ
スタを有しており且つ前部表面へ延在する垂直低電圧Ｍ
ＯＳパワートランジスタ構成体を有するマイクロエレク
トロニック構成体の製造方法において、 （ａ）Ｎ＋型基板の上に、第一高固有抵抗Ｎ型エピタキ
シャル層を成長させて前記バイポーラトランジスタのコ
レクタを与え、 （ｂ）前記第一エピタキシャル層の前部表面近くにＰ＋
領域を形成して前記バイポーラトランジスタのベースを
与えると共に、前記Ｐ＋領域よりも浅いＮ＋型領域を形
成して前記バイポーラトランジスタのエミッタを与え、 （ｃ）前記第一エピタキシャル層の上に少なくとも１個
の付加的なＮ型エピタキシャル層を成長させ、 （ｄ）前記付加的なエピタキシャル層内にＰ型本体領
域、前記本体領域よりも浅いＮ型ソース領域、前記ベー
ス領域へのオーミック接触を与えるＰ＋シンカー領域、
前記シンカー領域を前記本体領域から横方向に分離する
横方向誘電体分離部、及び前記本体領域内へ延在する付
加的な凹所を形成し、 （ｅ）前記凹所内に、前記ソース領域と横方向に隣接し
ている前記本体の少なくとも幾つかの部分へ容量的に結
合されている絶縁されたゲート電極を形成する、上記各
ステップを有することを特徴とする方法。 - 【請求項１４】 請求項１３において、前記付加的なエ
ピタキシャル層が前記第一エピタキシャル層の上に直接
的に成長されることを特徴とする方法。 - 【請求項１５】 請求項１３において、前記ベースが前
記エミッタの前に形成されることを特徴とする方法。 - 【請求項１６】 請求項１３において、前記本体領域が
前記ソース領域の前に形成されることを特徴とする方
法。 - 【請求項１７】 請求項１３において、前記本体拡散部
が前記シンカー領域よりも軽度にドープされている上部
エピタキシャル層の成長によって形成されることを特徴
とする方法。 - 【請求項１８】 請求項１３において、前記ゲート電極
がその下側が絶縁されていることを特徴とする方法。 - 【請求項１９】 高電圧バイポーラパワートランジスタ
を有すると共に前部表面に近接して垂直低電圧ＭＯＳパ
ワートランジスタを有するソリッドステート構成体の製
造方法において、 （ａ）第一導電側で高度にドープされている第一領域を
有すると共に第一導電型を有しており且つ前記第一領域
よりも軽度にドープされている第二領域を有するモノリ
シック半導体構成体を与えると共に前記第一領域に対し
金属背部コンタクトを与え、 （ｂ）前記モノリシック半導体構成体の上部表面に近接
して第二導電型でドープされている第三領域及び第一導
電型で高度にドープされている第四領域を形成し、 （ｃ）前記モノリシック構成体の上に第一導電型の半導
体物質からなる付加的な層をエピタキシャル成長させ、 （ｄ）前記前部表面に近接して、前記第二導電型の本体
拡散部と、前記本体拡散部によって前記付加的な層のそ
の他の部分から完全に分離されている前記第一導電型の
少なくも１個のソース拡散部と、前記第三領域から上方
へ延在する第二導電型の拡散部と、前記第二導電型の拡
散部を前記本体領域から横方向に分離する誘電体分離部
と、前記本体領域内の１個又はそれ以上の付加的な凹所
とを形成し、 （ｅ）前記第二エピタキシャル層の上に、前記凹所内へ
延在しており、前記ソース領域に横方向に隣接している
前記本体の少なくとも幾つかの部分と容量的に結合され
ている絶縁されたゲート電極を形成する、上記各ステッ
プを有することを特徴とする方法。 - 【請求項２０】 請求項１９において、前記本体拡散部
が前記ソース領域の前に形成されることを特徴とする方
法。 - 【請求項２１】 請求項１９において、前記本体拡散部
が上方へ延在する前記第二導電型の拡散部よりも軽度に
ドープされている上部エピタキシャル層の成長によって
形成されることを特徴とする方法。 - 【請求項２２】 請求項１９において、前記ゲート電極
がその下側が絶縁されていることを特徴とする方法。 - 【請求項２３】 請求項１９において、前記付加的な層
が前記モノリシック構成体の上に直接成長されることを
特徴とする方法。 - 【請求項２４】 請求項１９において、前記モノリシッ
ク構成体の前記第一領域が基板であり、且つ前記第二領
域が前記基板上に成長されるエピタキシャル層であるこ
とを特徴とする方法。 - 【請求項２５】 請求項１９において、前記第一導電型
がＮ型であることを特徴とする方法。
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