JPH08263104A - 制御装置と制御システム - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 デューティ０％〜１００％出力可能な相補Ｐ
ＷＭ出力を行うこと等使い勝手を良くした制御装置とそ
れを用いた制御システムを提供する。 【構成】 デッドタイムに相当する時間差を持った２本
のアップカウンタ、及び２本のダウンカウンタを設け、
これを下限値と上限値（１／２周期＋デッドタイム）の
間をカウントするようにし、相対的に大きい値をカウン
トするアップカウンタと相対的に大きい値をカウントす
るダウンカウンタとがデッドタイムに相当するカウント
値で交わるようにし、相対的に小さい値をカウントする
アップカウンタと相対的に小さい値をカウントするダウ
ンカウンタとが下限値で接するようにして上下対称のカ
ウントを実現する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、制御装置と制御シス
テムに関し、例えばモータ駆動用のタイマを内蔵したマ
イクロコンピュータ、データ処理装置あるいは半導体集
積回路装置とそれを用いてモータ駆動等の制御システム
に利用して有効な技術に関するものである。

【０００２】

【従来の技術】マイクロコンピュータは、昭和５９年１
１月３０日オーム社発行の「ＬＳＩハンドブック」第５
４０〜５４１頁に記載されているように、中央処理装置
ＣＰＵを中心にしてプログラム保持用のＲＯＭ（リード
・オンリー・メモリ）、データ保持用のＲＡＭ（ランダ
ム・アクセス・メモリ）、及びデータの入出力を行うた
めのタイマなどの入出力回路などの機能ブロックが１つ
の半導体基板上において形成されてなる。

【０００３】かかるマイクロコンピュータをモータの駆
動制御に用いる場合がある。例えば、エアーコンデショ
ナなどのモータ制御、ＡＣインダクションサーボモータ
などの、いわゆるインバーターモータ制御に適したＰＷ
Ｍ（パルス幅変調）出力を行うタイマを内蔵したシング
ルチップのマイクロコンピュータの例として、平成５年
３月（株）日立製作所発行「Ｈ８／３００３ ハードウ
ェアマニュアル」がある。インバータモータは、３相の
正弦波信号（Ｕ，Ｖ，Ｗ）で駆動される。上記シングル
チップのマイクロコンピュータは、かかる正弦波より高
い周波数の搬送波によって近似されたＰＷＭ出力を形成
して上記モータを駆動する。

【０００４】前記タイマは、２つのアップダウンカウン
タと３本のコンペアレジスタで３相のＰＷＭ出力を行
う。いわゆる１８０°通電方式では、アーム短絡防止の
ために上下アームの間にいわゆるデッドタイムを設ける
必要がある。コンペアレジスタには、それぞれバッファ
レジスタが付加されており、カウンタが下限値に達した
とき（谷）、又は上限値に達したとき（山）に、バッフ
ァレジスタからコンペアレジスタへの転送が行われる。

【０００５】

【発明が解決しようとする課題】しかしながら、上記の
「Ｈ８／３００３ ハードウェアマニュアル」に記載の
タイマの相補ＰＷＭモードでは、互い相補ノーオーバー
ラップの関係にあるＰＷＭ出力を６相（３組）出力する
ことができるが、 （１）０％と１００％デューティのパルスは、上限値以
上又は下限値以下の値が発生したときに得られるが、タ
イマカウンタが下限値のときに上記値が与えられると１
００％、タイマカウンタが上限値のときに上記値が与え
られると０％になる。このため、ソフトウェアでタイマ
カウンタの方向を判断して、新しいコンペア値をバッフ
ァレジスタにライトしなければならない。したがって、
上記０％から１００％中の任意のデューティパルスを出
力する場合、途中でデータ設定タイミングを変更しなけ
ればならないという問題を有する。また、０％、１００
％デューティのパルスが半周期ずれてしまう。この結
果、モータ駆動の場合に最大トルクを出すことができな
いという問題を有する。

【０００６】（２）０％−デッドタイム、１００％−デ
ッドタイムの間の設定が禁止されていて、任意デューテ
ィのパルスを出力することができない。ソフトウェアで
この値を避けるようにすることはソフトウェアに対する
負担が大きくなってしまう。また、０％〜１００％の任
意デューティが実現できないために、速度ないしトルク
のリップルが発生してしまうという問題が生じる。
（３）山／谷の書き換えができない。設定するタイミン
グを１周期よりも短くできず、精度の向上が困難である
という問題が生じる。

【０００７】この発明の目的は、（１）ソフトウェアの
負担をかけることなく、デューティ０％〜１００％の出
力可能な相補ＰＷＭ出力を行うこと、（２）０％と１０
０％の位相を合わせること、（３）正相／逆相間のオン
−オフ、オフ−オンの切り替え時に必ずデッドタイム
（ノーオーバーラップ時間）を持つこと、（４）正相／
逆相共にオフする期間はデッドタイムの２倍以下とする
こと、（５）デューティ５０％を中心に正相／逆相のデ
ューティが対称的であること、（６）比較レジスタのデ
ータの書き換えタイミングが任意であること、（７）デ
ューティの書き換えをデータ転送装置によっても容易に
行えることとしたタイマを内蔵した制御装置とそれを用
いた制御システムを提供することにある。この発明の前
記ならびにそのほかの目的と新規な特徴は、本明細書の
記述および添付図面から明らかになるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、（１）デッドタイムに相当
する時間差を持った２本のアップカウンタ、及び２本の
ダウンカウンタを設け、これらが下限値と上限値（１／
２周期＋デッドタイム）の間をカウントするようにし、
相対的に大きい値をカウントするアップカウンタの上限
値と相対的に大きい値をカウントするダウンカウンタの
下限値が一致するようにし、相対的に小さい値をカウン
トするアップカウンタの上限値と相対的に小さい値をカ
ウントするダウンカウンタとが１／２周期に相当するカ
ウント値で交わるようにし、相対的に大きい値をカウン
トするアップカウンタと相対的に大きい値をカウントす
るダウンカウンタとがデッドタイムに相当するカウント
値で交わるようにし、相対的に小さい値をカウントする
アップカウンタと相対的に小さい値をカウントするダウ
ンカウンタとが下限値で接するようにして上下対称のカ
ウントを実現する。

【０００９】（２）第１の比較レジスタ（ＴＧＲ）と第
２の比較レジスタ（ＢＲ）を、上記カウンタと比較可能
にし、上記カウンタ値がデッドタイム以下の場合と１／
２周期に相当するカウント値以上のとき両方の比較を行
い、デッドタイム以上かつ１／２周期に相当するカウン
ト値以下のとき、第１の比較の比較のみを行う。

【００１０】（３）正相出力がオフレベル状態で、比較
レジスタが相対的に小さい値をカウントするアップカウ
ントに一致すると、逆相出力をオンレベルにし、比較レ
ジスタが相対的に小さい値をカウントするダウンカウン
トに一致すると、逆相出力をオフレベルにし、逆相出力
がオフレベルの状態で、比較レジスタが相対的に大きい
値をカウントするダウンカウントに一致すると正相出力
をオンレベルにし、比較レジスタが相対的に大きい値を
カウントするアップカウントに一致すると、正相出力を
オフレベルにする。

【００１１】（４）中央処理装置ＣＰＵは、第２の比較
レジスタにライトする。両方の比較を行う領域から第１
の比較のみを行う領域に遷移したときに、ハードウェア
によって第２の比較レジスタ第１の比較レジスタへデー
タ転送を行うことを可能にする。更に、アップカウント
時の両方の比較を行う領域から第１の比較のみ行う領域
に遷移したときに、第２の比較レジスタから第１の比較
レジスタへのデータ転送を行うこと、または、ダウンカ
ウント時の両方の比較を行う領域から第１の比較のみを
行う領域に遷移したときに、第２の比較レジスタから第
１の比較レジスタへのデータ転送を行うことを選択可能
にする。

【００１２】

【作用】上記した手段によれば、（１）５０％出力（１
／２周期＋１／４デッドタイムのカウント値）を中心に
して、カウント動作、比較動作が対称となり、上下対称
出力を行うことができる。（２）かならずオン−オフの
出力切り換え、オフ−オンの出力切り換えが山・谷の前
後で一対の事象として発生するから、下限値から上限値
の任意の値を随時に設定することができる。（３）０％
出力、１００％出力の出力設定に制約がなく、０％出
力、１００％出力の位相を合わせることができる。
（４）一方がオフ状態であるときのみ、他方のオン状態
への出力切り換えを行うことにより、必ずデッドタイム
を確保することができる。

【００１３】

【実施例】図１には、この発明が適用されたシングルチ
ップのマイクロコンピュータの一実施例のブロック図が
示されている。同図の各回路ブロックは、公知の半導体
集積回路の製造技術により、単結晶シリコンのような１
個の半導体基板上において形成される。

【００１４】この実施例のシングルチップのマイクロコ
ンピュータは、中央処理装置ＣＰＵ、クロック発生回路
ＣＰＧ、データトランスファコントローラ（データ転送
装置）ＤＴＣ、割り込みコントローラＩＮＴ、プログラ
ム等が格納されたリード・オンリー・メモリＲＯＭ、一
時記憶等に用いられるランダム・アクセス・メモリＲＡ
Ｍ、タイマＡとタイマＢ（ＩＴＵ）、シリアルコミュニ
ケーションインターフェイスＳＣＩ、Ａ／Ｄ変換器、第
１ないし第９からなる入出力ポートＩＯＰ１〜ＩＯＰ９
の各機能ブロック又は機能モジュールから構成される。

【００１５】かかる機能ブロック又は機能モジュール
は、内部バスによって相互に接続される。内部バスは、
アドレスバス、データバスの他、リード信号、ライト信
号を含む制御バスによって構成される。制御バスは、バ
スサイズ信号（WORD) あるいはシステムクロックなどを
含んでよい。上記機能ブロック又は機能モジュールは、
内部バスを介して中央処理装置ＣＰＵ又はデータトラン
スファコントローラＤＴＣによってリード／ライトされ
る。特に制限されないが、内部バスのバス幅は１６ビッ
トから構成される。

【００１６】この実施例のシングルチップのマイクロコ
ンピュータは、電源端子として接地電位Ｖss、電源電圧
Ｖcc、アナログ接地電位ＡＶss、アナログ電源電圧ＡＶ
cc、その他専用制御端子としてリセットＲＥＳ、スタイ
バイＳＴＢＹ、モード制御ＭＤ０，ＭＤ１、クロック入
力ＥＸＴＡＬ、ＸＴＡＬ等が設けられる。

【００１７】各入出力ポートは、アドレスバス、データ
バス、バス制御信号あるいはタイマ、シリアルコミュニ
ケーションインターフェイスＳＣＩ、Ａ／Ｄ変換器の入
出力端子と兼用される。すなわち、タイマ、シリアルコ
ミュニケーションインターフェイスＳＣＩ、Ａ／Ｄ変換
器は、それぞれ入出力信号を有し、入出力ポートと兼用
された端子を介して外部と入出力されるものである。例
えば第５ポートＩＯＰ５は、タイマＡの入出力端子と兼
用され、第６ポートＩＯＰ６と第７ポートＩＯＰ７は、
タイマＢ（ＩＴＵ）の入出力端子と兼用され、第８ポー
トＩＯＰ８は、シリアルコミュニケーションインターフ
ェイスＳＣＩの入出力端子と兼用されている。アナログ
データの入力端子は、第９ポートＩＯＰ９と兼用されて
いる。外部トリガ信号は、上記第５ポートＩＯＰ５と兼
用されている。

【００１８】上記タイマＢ（ＩＴＵ）の入力端子とし
て、外部クロック入力ＴＣＬＫＡ〜ＴＣＬＫＤ、及び入
出力端子としてインプットキャプチャ／アウトプットコ
ンペア兼用端子としてＴＩＯＣ０Ａ〜４Ａ、ＴＩＯＣ０
Ｂ〜４Ｂ、ＴＩＯＣ０Ｃ、３Ｃ、４Ｃ及びＴＩＯＣ０
Ｄ、３Ｄ、４Ｄを有する。このうち、ＴＩＯＣ３Ｂ、Ｔ
ＩＯＣ３Ｄ、ＴＩＯＣ４Ａ、ＴＩＯＣ４Ｃ、ＴＩＯＣ４
Ｂ、ＴＩＯＣ４Ｄはモータ制御用の６相出力とされ、Ｕ
相、Ｕ＃相、Ｖ相、Ｖ＃相、Ｗ相、Ｗ＃相と称する。こ
こで、＃は論理反転を示している。ＴＣＬＫＡとＴＣＬ
ＫＢ、ＴＣＬＫＣとＴＣＬＫＤはそれぞれ２相のクロッ
クを入力することができる。

【００１９】上記タイマＡ及びタイマＢのコンペアマッ
チ信号、オーバーフロー信号、アンダーフロー信号は、
Ａ／Ｄ変換開始トリガとしてＡ／Ｄ変換器に与えられ
る。割り込み信号は、Ａ／Ｄ変換器、タイマＡ、タイマ
Ｂ及びシリアルコミュニケーションインターフェイスＳ
ＣＩが出力し、割り込みコントローラＩＮＴがこれを受
けて、所定のレジスタなどの指定に基づいて、中央処理
装置ＣＰＵに割込要求信号を与えるか、データトランス
ファコントローラＤＴＣに起動要求信号を与えるかを制
御する。かかる切り換えは、ＤＴＥビットによって行わ
れる。つまり、ＤＴＥビットが１にセットされている状
態で割込要因が発生すると、データトランスファコント
ローラＤＴＣに対する起動要求信号が発生され、そのデ
ータ転送が行われると自動的に割込要求がクリアされ
る。一方、ＤＴＥビットが０にクリアされている状態で
割込要因が発生すると、中央処理装置ＣＰＵに対する起
動要求信号が発生され、中央処理装置ＣＰＵが所望のデ
ータ処理を行い、割込要因を示すビットをクリアする。

【００２０】データトランスファコントローラＤＴＣに
よるデータ転送時に、所定の条件が成立すると、例えば
転送カウンタが０になったりすると、割込要因を示すビ
ットをクリアせずに、対応するＤＴＥビットを０にクリ
アして、中央処理装置ＣＰＵに割込要求を発生するよう
にする。各割込要因には、独立したＤＴＥビットと独立
したベクタが割り当てられている。

【００２１】データ転送装置としては、上記のようなデ
ータトランスファコントローラＤＴＣのほかに、直接メ
モリアクセス制御装置ＤＭＡＣのようなものを用いるも
のであってもよい。上記のようなデータトランスファコ
ントローラＤＴＣの例としては、昭和６３年１２月
（株）日立製作所発行「Ｈ８／５３２ ハードウェアマ
ニュアル」などに記載されているものを利用できる。直
接メモリアクセス制御装置ＤＭＡＣの例としては、平成
５年３月（株）日立製作所発行「Ｈ８／３００３ハード
ウェアマニュアル」などに記載されているものを利用で
きる。

【００２２】これらのデータ転送装置（ＤＴＣ／ＤＭＡ
Ｃ）は、「Ｈ８／３００３ ハードウェアマニュアル」
又は特願平４−１３７９５４号に記載されているよう
に、１回の起動によって、複数単位のデータを転送する
こと、いわゆるブロック転送モードが可能とされる。こ
れらは、ソースアドレスレジスタＳＡＲ、ディスティネ
ーションアドレスレジスタＤＡＲ、ブロックサイズカウ
ンタＴＣＲＨ、ブロックサイズ保持レジスタＴＣＲＬ、
ブロック転送カウンタＢＴＣＲを持ち、ブロック単位で
のデータ転送を行うことができるようにされる。

【００２３】図２と図３には、この発明に係るタイマＢ
（ＩＴＵ）の一実施例のブロック図が示されている。図
２と図３により上記タイマＢ（ＩＴＵ）が構成される
が、これら図２と図３の相互の関係の理解を容易にする
ため、チャンネル２とチャンネル３，４の一部が重複し
て描かれている。

【００２４】タイマＢは、１６ビットタイマにより構成
される１６ビット構成のインテグレーテッドタイマユニ
ット（ＩＴＵ）であり、タイマカウンタＴＣＮＴ０〜４
からなる５個のカウンタを有し、５チャンネルから構成
される。チャンネル０は、４本のアウトプットコンペア
レジスタ／インプットキャプチャレジスタ０Ａ〜０Ｄ
（ＴＧＲ０Ａ〜ＴＧＲ０Ｄ）を有する。チャンネル１
は、２本のアウトプットコンペアレジスタ／インプット
キャプチャレジスタ１Ａ、１Ｂ（ＴＧＲ１Ａ、ＴＧＲ１
Ｂ）を有する。いわゆる位相計数モードとして、２相の
外部クロックにより、アップダウンを行うことができ
る。チャンネル２は、２本のアウトプットコンペアレジ
スタ／インプットキャプチャレジスタ２Ａ、２Ｂ（ＴＧ
Ｒ２Ａ、ＴＧＲ２Ｂ）を有する。いわゆる位相計数モー
ドとして、２相の外部クロックにより、アップダウンを
行うことができる。

【００２５】チャンネル３は、４本のアウトプットコン
ペアレジスタ／インプットキャプチャレジスタ３Ａ〜３
Ｄ（ＴＧＲ３Ａ〜ＴＧＲ３Ｄ）を有する。チャンネル４
は、４本のアウトプットコンペアレジスタ／インプット
キャプチャレジスタ４Ａ〜４Ｄ（ＴＧＲ４Ａ〜ＴＧＲ４
Ｄ）を有する。上記チャンネル３と４を組み合わせて、
いわゆるリセット同期モード及び相補ＰＷＭモードを実
行することができる。そのほかに共通のレジスタＴＳＴ
Ｒ、ＴＳＹＲと相補ＰＷＭモード用のサブカウンタＴＣ
ＮＴＳ他のレジスタを有する。上記チャンネル０、３、
４では、アウトプットコンペアレジスタ／インプットキ
ャプチャレジスタＡとＣ、ＢとＤが後述するようなバッ
ファ動作を可能とされる。

【００２６】上記位相計数モード、リセット同期モー
ド、及びバッファ動作は、上記「Ｈ８／３００３ ハー
ドウェアマニュアル」ｐｐ．３０７〜４１５などに記載
されている。相補ＰＷＭモードのとき、カウンタＴＣＮ
Ｔ３，４は並行なアップ／ダウンカウントを行う。カウ
ンタＴＣＮＴ４がダウンカウントして０になったときに
アンダーフローが発生し、カウンタＴＣＮＴ３がアップ
カウントして上記レジスタＴＧＲ３Ａに格納されるデー
タに一致したとき、コンペアマッチ３Ａを発生する。ま
た、この途中で、上記レジスタＴＧＲ３Ｂ、ＴＧＲ３
Ｄ、ＴＧＲ４Ａ、ＴＧＲ４Ｂ、ＴＧＲ４Ｃ、ＴＧＲ４Ｄ
のそれぞれに格納されるデータに一致したとき、タイマ
出力を変化させる。タイマ出力（Ｕ，Ｕ＃、Ｖ，Ｖ＃、
Ｗ，Ｗ＃）は、それぞれ正相／逆相の出力を有する。こ
れによって、相補３相のＰＷＭ出力を行うことができ
る。

【００２７】この実施例のタイマの特徴は、次の通りで
ある。各チャネル共にφ、φ／４、φ／１６、φ／６
４、φ／２４６、φ／１０２４、φ／４０９６のような
８種類のカウンタ入力クロックが選択できる。各チャン
ネル共に、コンペアマッチにより０出力、１出力、トグ
ル出力が選択できる。インプットキャプチャ機能として
立ち上がりエッジ、立ち下がりエッジ、両エッジ検出の
選択ができる。カウンタクリア動作はコンペアマッチ、
又はインプットキャプチャにより可能とされる。同期動
作として、複数のタイマカウンタＴＣＮＴへの同時書き
込み、コンペアマッチ／インプットキャプチャによる同
時クリア、カウンタの同期動作による各レジスタの同期
入出力が可能とされる。ＰＷＭモードとして、任意デュ
ーティのＰＷＭ出力が可能とされ、同期動作と組み合わ
せることにより、最大８相のＰＷＭ出力が可能とされ
る。

【００２８】チャンネル０、３及び４はバッファ動作が
設定可能とされる。つまり、インプットキャプチャレジ
スタのダブルバッファ構成が可能にされ、アウトプット
コンペアレジスタの自動書き換えが可能にされる。チャ
ンネル１と２は、それぞれ独立に位相計数モード、つま
り２相エンコーダパルスのアップダウンカウントが可能
とされる。そして、チャンネル２の入力クロックをチャ
ンネル１のオーバーフロー／アンダーフローにすること
により３２ビットカウンタとして動作させることができ
る。

【００２９】チャンネル３と４は、リセット同期モード
としてそれを組み合わせることにより、のこぎり波比較
タイプの６相ＰＷＭ波形を出力することができる。相補
ＰＷＭモードとしてそれを組み合わせることにより三角
波比較タイプのノンオーバーラップを持った６相ＰＷＭ
波形を出力することができる。

【００３０】

【表１】

【００３１】タイマコントロールレジスタＴＣＲは、８
ビットのレジスタであり、各チャンネル０〜４に対応し
てそれぞれ設けられ、タイマカウンタＴＣＮＴの制御を
行うのに用いられる。ＴＣＲ０、３、４のビット構成は
上記表１のようにされ、ＴＣＲ１、２のビット構成は次
の表２のようにされる。

【００３２】

【表２】

【００３３】ビット７、６、５（ＣＣＬＲ２〜０）は、
カウンタＴＣＮＴのカンウタクリア要因を選択する制御
ビットであり、チャンネル０，３，４においては、Ｂ’
０００（Ｂ’は２進数）ならクリア禁止とされ、Ｂ’０
０１ならレジスタＴＧＲＡのコンペアマッチ／インプッ
トキャプチャでＴＣＮＴクリア、Ｂ’０１０ならレジス
タＴＧＲＢのコンペアマッチ／インプットキャプチャで
ＴＣＮＴクリア、Ｂ’０１１なら同期クリア／同期動作
している他のチャンネルのカウンタによりＴＣＮＴクリ
ア、Ｂ’１００ならレジスタＴＧＲＣのコンペアマッチ
／インプットキャプチャでＴＣＮＴクリア、Ｂ’１０１
ならレジスタＴＧＲＤのコンペアマッチ／インプットキ
ャプチャでＴＣＮＴクリア、Ｂ’１１０と１１１は予約
（設定禁止）とされる。

【００３４】チャンネル１と２では、ビット７は未使用
であり、読み出すと１が出力される。チャンネル１と２
においては、Ｂ’００ならクリア禁止とされ、Ｂ’０１
ならレジスタＴＧＲＡのコンペアマッチ／インプットキ
ャプチャでＴＣＮＴクリア、Ｂ’１０ならレジスタＴＧ
ＲＢのコンペアマッチ／インプットキャプチャでＴＣＮ
Ｔクリア、Ｂ’１１なら同期クリア／同期動作している
他のチャンネルのカウンタによりＴＣＮＴクリアされ
る。

【００３５】ビット４、３（ＣＫＥＧ１，０）は、入力
クロックのエッジを選択する制御ビットであり、内部ク
ロックのφでカウントするときには、この設定は無効に
される。Ｂ’００（初期値）なら立ち上がりエッジでカ
ウント、Ｂ’０１なら立ち下がりエッジでカウント、
Ｂ’１−なら両エッジでカウントする。ここで−は０で
も１でもよいことを意味している。

【００３６】ビット２、１、０（ＴＰＳＣ２〜０）は、
カウンタのクロックを選択する制御ビットであり、チャ
ンネル０においては、Ｂ’０００なら内部クロックφ、
Ｂ’００１なら内部クロックφ／４、Ｂ’０１０なら内
部クロックφ／１６、Ｂ’０１１なら内部クロックφ／
２５６、Ｂ’１００なら外部クロックＡ（ＴＣＬＫＡ端
子）、Ｂ’１０１なら外部クロックＢ（ＴＣＬＫＢ端
子）、Ｂ’１１０なら外部クロックＣ（ＴＣＬＫＣ端
子）、Ｂ’１１１なら外部クロックＤ（ＴＣＬＫＤ端
子）が選択される。

【００３７】チャンネル１においては、Ｂ’０００なら
内部クロックφ、Ｂ’００１なら内部クロックφ／４、
Ｂ’０１０なら内部クロックφ／１６、Ｂ’０１１なら
内部クロックφ／６４、Ｂ’１００なら内部クロックφ
／２５６、Ｂ’１０１ならチャンネル２のＴＣＮＴのオ
ーバーフロー／アンダーフロー、Ｂ’１１０なら外部ク
ロックＡ（ＴＣＬＫＡ端子）、Ｂ’１１１なら外部クロ
ックＢ（ＴＣＬＫＢ端子）が選択される。ただし、チャ
ンネル１が位相計数モードのときにはこれらの設定は無
効にされる。

【００３８】チャンネル２においては、Ｂ’０００なら
内部クロックφ、Ｂ’００１なら内部クロックφ／４、
Ｂ’０１０なら内部クロックφ／１６、Ｂ’０１１なら
内部クロックφ／６４、Ｂ’１００なら内部クロックφ
／１０２４、Ｂ’１０１なら外部クロックＡ（ＴＣＬＫ
Ａ端子）、Ｂ’１１０なら外部クロックＢ（ＴＣＬＫＢ
端子）、Ｂ’１１１なら外部クロックＣ（ＴＣＬＫＣ端
子）が選択される。ただし、チャンネル２が位相計数モ
ードのときにはこれらの設定は無効にされる。

【００３９】チャンネル３と４においては、Ｂ’０００
なら内部クロックφ、Ｂ’００１なら内部クロックφ／
４、Ｂ’０１０なら内部クロックφ／１６、Ｂ’０１１
なら内部クロックφ／６４、Ｂ’１００なら内部クロッ
クφ／２５６、Ｂ’１０１なら内部クロックφ／１０２
４、Ｂ’１１０なら外部クロックＡ（ＴＣＬＫＡ端
子）、Ｂ’１１１なら外部クロックＢ（ＴＣＬＫＢ端
子）が選択される。

【００４０】タイマモードレジスタＴＭＤＲは、８ビッ
トのリード／ライト可能なレジスタであり、各チャンネ
ルの動作モードの設定を行う。そのビット構成は、表３
に示す通りである。このうち、７、６ビットは未使用
（予約ビット）であり、リードすると１が出力され、ラ
イトのときには１を書き込みようにする。

【００４１】

【表３】

【００４２】ビット５（ＢＦＢ）は、レジスタＴＧＲＢ
を通常動作させるかＴＧＲＢとＴＧＲＤを組み合わせて
バッファ動作とするかを設定する。ＴＧＲＤを持たない
チャンネルではこのビットは未使用となる。ビット４
（ＢＦＡ）は、レジスタＴＧＲＡを通常動作させるかＴ
ＧＲＡとＴＧＲＣを組み合わせてバッファ動作とするか
を設定する。ＴＧＲＣを持たないチャンネルではこのビ
ットは未使用となる。

【００４３】ビット３〜０（ＭＤ３〜０）は、タイマの
動作モードを設定する制御ビットである。チャンネル
０、３、４では位相計数モードの設定はできない。チャ
ンネル０、１、２、４では、リセット同期ＰＷＭモー
ド、相補ＰＷＭモードの設定はできない。ビット３には
常に０を書き込みようにする。チャンネル３をリセット
同期ＰＷＭモードあるいは相補ＰＷＭモードに設定した
場合、チャンネル４の設定は無効になり、上記チャンネ
ル３の設定に従うようにされる。

【００４４】Ｂ’００００なら通常動作、Ｂ’０００１
は予約（設定禁止）、Ｂ’００１０ならＰＷＭモード
１、Ｂ’００１１ならＰＷＭモード２、Ｂ’０１００な
ら位相計数モード１、Ｂ’０１０１なら位相計数モード
２、Ｂ’０１１０なら位相計数モード３、Ｂ’０１１１
なら位相計数モード４、Ｂ’１０００ならリセット同期
ＰＷＭモード、Ｂ’１００１、Ｂ’１０１０、Ｂ’１０
１１、Ｂ’１１００は予約（設定禁止）、Ｂ’１１０１
なら相補ＰＷＭモード（山で転送）Ｂ’１１１０なら相
補ＰＷＭモード（谷で転送）Ｂ’１１１１なら相補ＰＷ
Ｍモード（山・谷で転送）となる。

【００４５】タイマＩ／ＯコントロールレジスタＴＩＯ
Ｒは、８ビットのレジスタであり、各チャンネルで各チ
ャンネルのレジスタＴＧＲの機能を制御する。チャンネ
ル０、３、４には各２本（ＴＩＯＲ０Ｈ，Ｌ、ＴＩＯＲ
３Ｈ，Ｌ、ＴＩＯＲ４Ｈ，Ｌ）と、チャンネル１と２に
各１本（ＴＩＯＲ１，ＴＩＯＲ２）の合計８本が設けら
れる。そのビット構成を表４に示す。

【００４６】

【表４】

【００４７】チャンネル０において、ＴＩＯＲ０ＨはＴ
ＧＲ０Ａと０Ｂの機能の制御、ＴＩＯＲ０ＬはＴＧＲ０
Ｃと０Ｄの機能の制御に用いられる。チャンネル３にお
いて、ＴＩＯＲ３ＨはＴＧＲ３Ａと３Ｂの機能の制御、
ＴＩＯＲ３ＬはＴＧＲ３Ｃと３Ｄの機能の制御に用いら
れる。チャンネル４において、ＴＩＯＲ４ＨはＴＧＲ４
Ａと４Ｂの機能の制御、ＴＩＯＲ４ＬはＴＧＲ４Ｃと４
Ｄの機能の制御に用いられる。チャンネル１において、
ＴＩＯＲ１はＴＧＲ１Ａと１Ｂの機能の制御に用いられ
る。チャンネル２において、ＴＩＯＲ２はＴＧＲ２Ａと
２Ｂの機能の制御に用いられる。チャンネル０、３、４
のＴＧＲＣ又はＴＧＲＤをバッファモードに設定した時
には、ＴＩＯＲの設定にかかわらずにバッファレジスタ
として動作する。

【００４８】レジスタＴＩＯＲｎＨはＴＧＲｎＡとｎＢ
（ｎは０、３、４）の機能制御を行い、ＴＩＯＲｎＬは
ＴＧＲｎＣとｎＤ（ｎは０、３、４）の機能制御を行う
ようにされる。ビット７〜４（ＩＯＢ３〜０）は、レジ
スタＴＧＲＢとＴＧＲＤの機能制御を設定する。Ｂ’０
０００〜０１１１のときにＴＧＲＢとＴＧＲＤはアウト
プットコンペアレジスタとして使用され、Ｂ’００００
なら出力禁止（初期値）、Ｂ’０００１なら初期出力が
０でコンペアマッチで０を出力、Ｂ’００１０なら初期
出力が０でコンペアマッチで１を出力、Ｂ’００１１な
ら初期出力が０でコンペアマッチでトグル出力とされ
る。Ｂ’０１００なら出力禁止（初期値）、Ｂ’０１０
１なら初期出力が１でコンペアマッチで０を出力、Ｂ’
０１１０なら初期出力が１でコンペアマッチで１を出
力、Ｂ’０１１１なら初期出力が１でコンペアマッチで
トグル出力とされる。

【００４９】Ｂ’１０００〜１１１１のときにＴＧＲＢ
とＴＧＲＤはインプットキャプチャレジスタとして使用
され、Ｂ’１０００ならキャプチャ入力元は端子（ＴＩ
ＯＣｎＢ，ＴＩＯＣｎＤ）で立ち上がりエッジでインプ
ットキャプチャ、Ｂ’１００１ならキャプチャ入力元は
端子で立ち下がりエッジでインプットキャプチャ、Ｂ’
１０１０とＢ’１０１１ならキャプチャ入力元は端子で
両エッジでインプットキャプチャとされる。Ｂ’１１０
０ならキャプチャ入力元はチャンネル１に供給される外
部クロックの立ち上がりエッジでインプットキャプチ
ャ、Ｂ’１１０１ならキャプチャ入力元はチャンネル１
／外部クロックの立ち下がりエッジでインプットキャプ
チャ、Ｂ’１１１０とＢ’１１１１ならキャプチャ入力
元はチャンネル１に供給される外部クロックの両エッジ
でインプットキャプチャとされる。

【００５０】ビット３〜０（ＩＯＡ３〜０）は、レジス
タＴＧＲＡとＴＧＲＣの機能制御を設定する。Ｂ’００
００〜０１１１のときにＴＧＲＡはアウトプットコンペ
アレジスタとして使用され、Ｂ’００００なら出力禁止
（初期値）、Ｂ’０００１なら初期出力が０でコンペア
マッチで０を出力、Ｂ’００１０なら初期出力が０でコ
ンペアマッチで１を出力、Ｂ’００１１なら初期出力が
０でコンペアマッチでトグル出力とされる。Ｂ’０１０
０なら出力禁止（初期値）、Ｂ’０１０１なら初期出力
が１でコンペアマッチで０を出力、Ｂ’０１１０なら初
期出力が１でコンペアマッチで１を出力、Ｂ’０１１１
なら初期出力が１でコンペアマッチでトグル出力とされ
る。

【００５１】Ｂ’１０００〜１１１１のときにＴＧＲＡ
とＴＧＲＣはインプットキャプチャレジスタとして使用
され、Ｂ’１０００ならキャプチャ入力元の端子に供給
されるクロックの立ち上がりエッジでインプットキャプ
チャ、Ｂ’１００１ならキャプチャ入力元は端子に供給
されるクロックの立ち下がりエッジでインプットキャプ
チャ、Ｂ’１０１０とＢ’１０１１ならキャプチャ入力
元は端子に供給れるクロックの両エッジでインプットキ
ャプチャとされる。Ｂ’１１００ならキャプチャ入力元
はチャンネル１に供給される外部クロックの立ち上がり
エッジでインプットキャプチャ、Ｂ’１１０１ならキャ
プチャ入力元はチャンネル１に供給される外部クロック
の立ち下がりエッジでインプットキャプチャ、Ｂ’１１
１０とＢ’１１１１ならキャプチャ入力元はチャンネル
１に供給さる外部クロックの両エッジでインプットキャ
プチャとされる。

【００５２】レジスタＴＩＯＲ１（ＴＩＯＲ２）はＴＧ
Ｒ１Ｂ（ＴＧＲ２Ｂ）の機能制御を行うようにされる。
ビット７〜４（ＩＯＢ３〜０）は、レジスタＴＧＲ１Ｂ
（ＴＧＲ２Ｂ）の機能制御を設定する。Ｂ’００００〜
０１１１のときにＴＧＲ１Ｂ（ＴＧＲ２Ｂ）はアウトプ
ットコンペアレジスタとして使用され、Ｂ’００００な
ら出力禁止（初期値）、Ｂ’０００１なら初期出力が０
でコンペアマッチで０を出力、Ｂ’００１０なら初期出
力が０でコンペアマッチで１を出力、Ｂ’００１１なら
初期出力が０でコンペアマッチでトグル出力とされる。
Ｂ’０１００なら出力禁止（初期値）、Ｂ’０１０１な
ら初期出力が１でコンペアマッチで０を出力、Ｂ’０１
１０なら初期出力が１でコンペアマッチで１を出力、
Ｂ’０１１１なら初期出力が１でコンペアマッチでトグ
ル出力とされる。

【００５３】Ｂ’１０００〜１１１１のときにＴＧＲ１
Ｂ（ＴＧＲ２Ｂ）はインプットキャプチャレジスタとし
て使用され、Ｂ’１０００ならキャプチャ入力元の端子
に供給されるクロックの立ち上がりエッジでインプット
キャプチャ、Ｂ’１００１ならキャプチャ入力元は端子
に供給されるクロックの立ち下がりエッジでインプット
キャプチャ、Ｂ’１０１０とＢ’１０１１ならキャプチ
ャ入力元は端子に供給れるクロックの両エッジでインプ
ットキャプチャとされる。Ｂ’１１００ならキャプチャ
入力元はチャンネル１に供給される外部クロックの立ち
上がりエッジでインプットキャプチャ、Ｂ’１１０１な
らキャプチャ入力元はチャンネル１に供給される外部ク
ロックの立ち下がりエッジでインプットキャプチャ、
Ｂ’１１１０とＢ’１１１１ならキャプチャ入力元はチ
ャンネル１に供給される外部クロックの両エッジでイン
プットキャプチャとされる。

【００５４】ビット３〜０（ＩＯＡ３〜０）は、レジス
タＴＧＲ１Ａ（ＴＧＲ２Ａ）の機能制御を設定する。
Ｂ’００００〜０１１１のときにＴＧＲ１Ａ（ＴＧＲ２
Ａ）はアウトプットコンペアレジスタとして使用され、
Ｂ’００００なら出力禁止（初期値）、Ｂ’０００１な
ら初期出力が０でコンペアマッチで０を出力、Ｂ’００
１０なら初期出力が０でコンペアマッチで１を出力、
Ｂ’００１１なら初期出力が０でコンペアマッチでトグ
ル出力とされる。Ｂ’０１００なら出力禁止（初期
値）、Ｂ’０１０１なら初期出力が１でコンペアマッチ
で０を出力、Ｂ’０１１０なら初期出力が１でコンペア
マッチで１を出力、Ｂ’０１１１なら初期出力が１でコ
ンペアマッチでトグル出力とされる。

【００５５】Ｂ’１０００〜１１１１のときにＴＧＲ１
Ａ（ＴＧＲ２Ａ）はインプットキャプチャレジスタとし
て使用され、Ｂ’１０００ならキャプチャ入力元の端子
に供給されるクロックの立ち上がりエッジでインプット
キャプチャ、Ｂ’１００１ならキャプチャ入力元は端子
に供給されるクロックの立ち下がりエッジでインプット
キャプチャ、Ｂ’１０１０とＢ’１０１１ならキャプチ
ャ入力元は端子に供給されるクロックの両エッジでイン
プットキャプチャとされる。Ｂ’１１００ならキャプチ
ャ入力元はチャンネル１に供給される外部クロックの立
ち上がりエッジでインプットキャプチャ、Ｂ’１１０１
ならキャプチャ入力元はチャンネル１に供給される外部
クロックの立ち下がりエッジでインプットキャプチャ、
Ｂ’１１１０とＢ’１１１１ならキャプチャ入力元はチ
ャンネル１に供給される外部クロックの両エッジでイン
プットキャプチャとされる。

【００５６】タイマインタラプトイネーブルレジスタＴ
ＩＥＲは、８ビットのレジスタであり、オーバーフロー
割り込み要求、ジェネラルレジスタ（ＴＧＲ）のコンペ
アマッチ／インプットキャプチャ割り込み要求及びＡ／
Ｄ変換開始要求信号の発生の許可／禁止を制御する。各
チャンネル０〜４に１本ずつ合計５本のレジスタＴＩＥ
Ｒ０〜４が設けられる。ＴＩＥＲ０、３、４のビット構
成を表５に、ＴＩＥＲ１、２のビット構成を表６に示
す。

【００５７】

【表５】

【００５８】

【表６】

【００５９】ビット７（ＴＴＧＥ）は、レジスタＴＧＲ
Ａのインプットキャプチャ／コンペアマッチ（チャンネ
ル４はカウンタのオーバーフロー／アンダーフロー）に
よって、０ならＡ／Ｄ変換開始要求の発生を禁止、１な
らＡ／Ｄ変換開始要求の発生を許可する。ビット６は未
使用であり、読み出すと１が出力される。

【００６０】ビット５（ＴＣＩＥＵ）は、アンダーフロ
ーインタラプトイネーブルであり、チャンネル１、２で
タイマステータスレジスタＴＳＲのアンダーフローフラ
グ（ＴＣＦＵ）が１にセットされたとき、かかるＴＣＦ
Ｕによる割り込み要求を０なら禁止し、１なら許可す
る。

【００６１】ビット４（ＴＣＩＥＶ）は、オーバーフロ
ーインタラプトイネーブルであり、チャンネル１、２で
タイマステータスレジスタＴＳＲのオーバーフローフラ
グ（ＴＣＦＶ）が１にセットされたとき、かかるＴＣＦ
Ｖによる割り込み要求を０なら禁止し、１なら許可す
る。

【００６２】ビット３（ＴＧＩＥＤ）は、ＴＧＲインタ
ラプトイネーブルＤであり、チャンネル０、３、４にお
いてタイマステータスレジスタＴＳＲのＴＧＦＤが１に
セットされたとき、かかるＴＧＦＤビットによる割り込
み要求を０なら禁止し、１なら許可する。チャンネル１
と２は未使用とされ、読み出すと１が出力される。

【００６３】ビット２（ＴＧＩＥＣ）は、ＴＧＲインタ
ラプトイネーブルＣであり、チャンネル０、３、４にお
いてタイマステータスレジスタＴＳＲのＴＧＦＣが１に
セットされたとき、かかるＴＧＦＣビットによる割り込
み要求を０なら禁止し、１なら許可する。チャンネル１
と２は未使用とされ、読み出すと１が出力される。

【００６４】ビット１（ＴＧＩＥＢ）は、ＴＧＲインタ
ラプトイネーブルＢであり、チャンネル０〜４において
タイマステータスレジスタＴＳＲのＴＧＦＢが１にセッ
トされたとき、かかるＴＧＦＢビットによる割り込み要
求を０なら禁止し、１なら許可する。

【００６５】ビット０（ＴＧＩＥＡ）は、ＴＧＲインタ
ラプタイネーブルＡであり、チャンネル０〜４において
タイマステータスレジスタＴＳＲのＴＧＦＡが１にセッ
トされたとき、かかるＴＧＦＡビットによる割り込み要
求を０なら禁止し、１なら許可する。

【００６６】タイマーステータスレジスタＴＳＲは、８
ビットのレジスタであり、各チャンネル０〜４に１本ず
つ合計５本のレジスタＴＳＲ０〜４が設けられる。ＴＳ
Ｒ０のビット構成を表７に、ＴＳＲ１，２のビット構成
を表８に、ＴＳＲ３，４のビット構成を表９にそれぞれ
示す。

【００６７】

【表７】

【００６８】

【表８】

【００６９】

【表９】

【００７０】ビット７（ＴＣＦＤ）はカウント方向フラ
グであり、チャンネル１〜４のＴＣＮＴのカウント方向
を示すステータスフラグである。チャンネル０では未使
用であり、読み出すと１が出力される。ＴＣＦＤが０な
らダウンカウントを示し、１ならアップカウントを示し
ている。ビット６はチャンネル０〜４において未使用で
あり、読み出すと１が出力される。

【００７１】ビット５（ＴＣＦＵ）はアンダーフローフ
ラグであり、チャンネル１と２のＴＣＮＴのアンダーフ
ローの発生を示し、チャンネル０、３、４では未使用と
される。それ故、読み出すと上記のように１が出力され
る。かかるフラグＴＣＦＵのクリア条件は、ＴＣＦＵ＝
１の状態でＴＣＦＵを読み出した後にＴＣＦＵに０を書
き込んだときである。１にされるセット条件は、ＴＣＮ
Ｔの値がアンダーフロー（Ｂ’００００→Ｂ’ＦＦＦ
Ｆ）したときである。

【００７２】ビット４（ＴＣＦＶ）はＴＣＮＴのオーバ
ーフローフラグの発生を示すスタータスフラグであり、
クリア条件は、ＴＣＦＶ＝１の状態でＴＣＦＶを読み出
した後にＴＣＦＶに０を書き込んだときであり、１にさ
れるセット条件は、ＴＣＮＴの値がオーバーフロー
（Ｂ’ＦＦＦＦ→Ｂ’００００）したときである。

【００７３】ビット３（ＴＧＦＤ）はインプットキャプ
チャ／アウトプットコンペアフラグＤであり、チャンネ
ル０、３、４のＴＧＲＤのインプットキャプチャ又はコ
ンペアマッチの発生を示すスタータスフラグである。チ
ャンネル１と２は未使用であり、読み出すと１が出力さ
れる。０のクリア条件は、ＴＧＦＤ＝１の状態でＴＧＦ
Ｄを読み出した後にＴＧＦＤに０を書き込んだときであ
る。１にセットされる条件は、（１）ＴＧＲＤがアウト
プットコンペアレジスタとして機能している場合、ＴＣ
ＮＴ＝ＴＧＲＤになったとき、（２）ＴＧＲＤがインプ
ットキャプチャレジスタとして機能している場合、イン
プットキャプチャ信号によりＴＣＮＴの値がＴＧＲＤに
転送されたときである。

【００７４】ビット２（ＴＧＦＣ）はインプットキャプ
チャ／アウトプットコンペアフラグＣであり、チャンネ
ル０、３、４のＴＧＲＣのインプットキャプチャ又はコ
ンペアマッチの発生を示すステータスフラグである。チ
ャンネル１と２は未使用であり、読み出すと１が出力さ
れる。０のクリア条件は、ＴＧＦＣ＝１の状態でＴＧＦ
Ｃを読み出した後にＴＧＦＣに０を書き込んだときであ
る。１にされるセット条件は、（１）ＴＧＲＣがアウト
プットコンペアレジスタとして機能している場合、ＴＣ
ＮＴ＝ＴＧＲＣになったとき、（２）ＴＧＲＣがインプ
ットキャプチャレジスタとして機能している場合、イン
プットキャプチャ信号によりＴＣＮＴの値がＴＧＲＣに
転送されたときである。

【００７５】ビット１（ＴＧＦＢ）はインプットキャプ
チャ／アウトプットコンペアフラグＣであり、チャンネ
ル０〜４のＴＧＲＢのインプットキャプチャ又はコンペ
アマッチの発生を示すステータスフラグである。０のク
リア条件は、ＴＧＦＢ＝１の状態でＴＧＦＢを読み出し
た後にＴＧＦＢに０を書き込んだときである。１にセッ
トされる条件は、（１）ＴＧＲＢがアウトプットコンペ
アレジスタとして機能している場合、ＴＣＮＴ＝ＴＧＲ
Ｂになったとき、（２）ＴＧＲＢがインプットキャプチ
ャレジスタとして機能している場合、インプットキャプ
チャ信号によりＴＣＮＴの値がＴＧＲＢに転送されたと
きである。

【００７６】ビット０（ＴＧＦＡ）はインプットキャプ
チャ／アウトプットコンペアフラグＣであり、チャンネ
ル０〜４のＴＧＲＡのインプットキャプチャ又はコンペ
アマッチの発生を示すステータスフラグである。０のク
リア条件は、ＴＧＦＡ＝１の状態でＴＧＦＡを読み出し
た後にＴＧＦＡに０を書き込んだときである。１にセッ
トされる条件は、（１）ＴＧＲＡがアウトプットコンペ
アレジスタとして機能している場合、ＴＣＮＴ＝ＴＧＲ
Ａになったとき、（２）ＴＧＲＡがインプットキャプチ
ャレジスタとして機能している場合、インプットキャプ
チャ信号によりＴＣＮＴの値がＴＧＲＡに転送されたと
きである。

【００７７】タイマカウンタＴＣＮＴは、１６ビットの
カウンタであり、常に１６ビットの単位でアクセスさ
れ、各チャンネル０〜４に１本、合計で５本のタイマカ
ンウタＴＣＮＴ０〜４が設けられている。ＴＣＮＴ０は
アップカウンタ、ＴＣＮＴ１，２は位相計数モードのと
きアップ／ダウンカウンタであり、その他はアップカン
タである。ＴＣＮＴ３，４は相補ＰＷＭモードのときア
ップ／ダウンカンウタであり、それ以外はアップカンウ
タである。

【００７８】ジェネラルレジスタＴＧＲは、１６ビット
のレジスタであり、チャンネル０、３、４に各４本、チ
ャンネル１と２に各２本の合計１６本が設けられてい
る。チャンネル０、３、４においては、アウトプットコ
ンペア／インプットキャプチャ兼用レジスタであり、Ｔ
ＧＲＣとＴＧＲＡ、ＴＧＴＤとＴＧＲＢの組み合わせで
バッファ動作が設定可能にされる。チャンネル１と２に
おいては、ＴＧＲＡとＴＧＲＢはアウトプットコンペア
／インプットキャプチャ兼用レジスタとされる。

【００７９】タイマスタートレジスタＴＳＴＲは、８ビ
ットのレジスタであり、チャンネル０〜４のカンウタＴ
ＣＮＴの動作／停止を選択する。そのビット構成は表１
０に示す。各ビット（ビット５、４、３は未使用）にお
いて０のときタイマカウンタＴＣＮＴを停止、１のとき
にカウンタ動作させる。

【００８０】

【表１０】

【００８１】

【表１１】

【００８２】タイマシンクロレジスタＴＳＹＲは、８ビ
ットのレジスタであり、チャンネル０〜４のタイマカウ
ンタＴＣＮＴ０〜４の独立動作／同期動作を選択する。
対応するビットを１にセットしたチャンネルが同期動作
を行う。そのビット構成を上記表１１に示す。

【００８３】ビット５〜３を除いた各ビットのＳＹＮＣ
４〜０はチャンネル４〜０の独立動作／同期動作を選択
する。これらのビットが０なら、対応するチャンネルの
タイマカウンタＴＣＮＴ４〜０は独立動作（ＴＣＮＴ４
〜０の書き込み／クリアは他のチャンネルと無関係）、
１ならチャンネル４〜０は同期動作とされ、ＴＣＮＴ４
〜０の同期書き込み／同期クリアが可能にされる。同期
書き込みは、同期動作を指定した１本のＴＣＮＴへの書
き込み行うと、同期動作を指定した他のカウンタへも同
じ値が書き込まれる。同期クリアは、同期動作を指定し
た１本のＴＣＮＴのクリア条件が発生すると、同期動作
を指定されたその他のカウンタもクリアされる。

【００８４】タイマアウトプットマスタイネーブルレジ
スタＴＯＥＲは、８ビットのレジスタであり、チャンネ
ル３と４の出力設定の許可／禁止を行う。そのビット構
成を表１２に示す。ビット７と６は未使用であり、リー
ドすると１が出力される。ライトのときには１を書き込
むようにする。

【００８５】

【表１２】

【００８６】ビット５（ＯＥ４Ｄ）が０ならＴＩＯＣ４
Ｄ端子のＩＴＵ出力は禁止され（入出力ポートとして動
作）、１ならＴＩＯＣ４Ｄ端子のＩＴＵ出力が許可され
る。ビット４（ＯＥ４Ｃ）が０ならＴＩＯＣ４Ｃ端子の
ＩＴＵ出力は禁止され（入出力ポートとして動作）、１
ならＴＩＯＣ４Ｃ端子のＩＴＵ出力が許可される。ビッ
ト３（ＯＥ３Ｄ）が０ならＴＩＯＣ３Ｄ端子のＩＴＵ出
力は禁止され（入出力ポートとして動作）、１ならＴＩ
ＯＣ３Ｄ端子のＩＴＵ出力が許可される。ビット２（Ｏ
Ｅ４Ｂ）が０ならＴＩＯＣ４Ｂ端子のＩＴＵ出力は禁止
され（入出力ポートとして動作）、１ならＴＩＯＣ４Ｂ
端子のＩＴＵ出力が許可される。ビット１（ＯＥ４Ａ）
が０ならＴＩＯＣ４Ａ端子のＩＴＵ出力は禁止され（入
出力ポートとして動作）、１ならＴＩＯＣ４Ａ端子のＩ
ＴＵ出力が許可される。ビット０（ＯＥ３Ｂ）が０なら
ＴＩＯＣ３Ｂ端子のＩＴＵ出力は禁止され（入出力ポー
トとして動作）、１ならＴＩＯＣ３Ｂ端子のＩＴＵ出力
が許可される。

【００８７】タイマアウトプットコントロールレジスタ
ＴＯＣＲは、８ビットのレジスタであり、相補ＰＷＭモ
ード／リセット同期ＰＷＭモード出力の外部トリガによ
る出力禁止、ＰＷＭ周期に同期したトグル出力の許可／
禁止及びＰＷＭ出力の出力レベル反転の制御を行う。そ
のビット構成を表１３に示す。

【００８８】

【表１３】

【００８９】ビット７（ＰＳＹＮ１）はＰＷＭ同期出力
の制御を行い、０のときにはＰＷＭ出力がオフされたと
き、そのときの出力中のレベルを保持する。１のときに
はＰＷＭ出力がオフされとき、チャンネル３，４のタイ
マカウンタＴＣＮＴ３，４を停止しなければカウンタの
動作に同期して出力する。つまり、ＰＷＭ出力オフによ
る影響を受けない。ビット６（ＰＳＹＮ０）はＰＷＭ周
期に同期したドグル出力の禁止／許可を設定するもので
あり、０のときにはＰＷＭ周期に同期したトグル出力を
禁止し、１のときにはＰＷＭ周期に同期したトグル出力
を許可する。

【００９０】ビット５（ＴＰＩＥ）はＰＷＭ出力遮断割
り込みイネーブルであり、リセット同期ＰＷＭモード／
相補ＰＷＭモード時のＩＴＵの外部トリガによる出力遮
断信号の入力時の割り込み要求（ＴＰＩＳＤ）を許可／
禁止の設定を行う。つまり、０のときには外部トリガ入
力時のＰＷＭ出力遮断割り込み要求（ＴＰＩＳＤ）を禁
止し、１なら許可する。

【００９１】ビット４（ＸＴＧＤ）は外部トリガデスエ
ーブルであり、リセット同期ＰＷＭモード／相補ＰＷＭ
モード時のＩＴＵの外部トリガの禁止を設定する。つま
り、０のときには外部トリガ入力を禁止し、１ならＴＩ
ＯＣ３Ｃ端子はＩＴＵ出力を禁止するための外部トリガ
入力端子とされる。

【００９２】ビット３（ＸＴＥＧ）は外部トリガエッジ
であり、リセット同期ＰＷＭモード／相補ＰＷＭモード
時のＩＴＵの外部トリガのエッジを設定する。つまり、
０のときには立ち上がりエッジで出力を遮断し、１なら
立ち下がりエッジで出力を遮断する。

【００９３】ビット２（ＰＯＦＦ）はＰＷＭ出力ＯＦＦ
フラグであり、リセット同期ＰＷＭモード／相補ＰＷＭ
モード時のＩＴＵ出力をオフ（ＯＦＦ）されたときにセ
ットされる。そのクリアは、タイマ出力（クリア条件）
ＰＯＦＦ＝１の状態でリードした後に０をラトしたとき
である。遮断データ出力（セット条件）は、（１）１を
ライトしたとき、（２）ＸＴＧＤ＝０のときＴＩＯＣ３
Ｃに指定したトリガが入力されたときである。

【００９４】ビット１と０（ＯＬＳ０，１）は出力レベ
ルセレクト４，３であり、リセット同期ＰＷＭモード／
相補ＰＷＭモードの出力レベルを選択する。各端子の初
期設定は、ＴＩＯＣ３Ｂ、ＴＩＯＣ４Ａ、ＴＩＯＣ４Ｂ
の各出力レベルは、カウンタ４とアップカウンタ時コン
ペアマッチを発生すると０出力、カウンタ４とダウンカ
ウンタ時コンペアマッチを発生すると１出力に、ＴＩＯ
Ｃ３Ｄ、ＴＩＯＣ４Ｃ、ＴＩＯＣ４Ｄの出力レベルは、
カウンタ３とアップカウンタ時コンペアマッチを発生す
ると１出力、カウンタ３とダウンカウンタ時コンペアマ
ッチを発生すると０出力になる。

【００９５】

【表１４】

【００９６】タイマ出力遮断データレジスタＴＯＳＲ
は、８ビットのレジスタであり、リセット同期ＰＷＭモ
ード／相補ＰＷＭモードの時、ＴＯＣＲ／ＰＯＦＦビッ
トが１にセットされたとき本レジスタの設定値が出力さ
れる。そのビット構成を上記表１４に示す。ビット７と
６は未使用とされ、リードすると１が出力され、ライト
のときには１にする。

【００９７】ビット５（ＯＳ４Ｄ）は、ＴＩＯＣ４Ｄ端
子の遮断出力データを設定し、０ならＴＩＯＣ４Ｄ端子
の遮断出力は０となり、１ならＴＩＯＣ４Ｄ端子の遮断
出力は１となる。ビット４（ＯＳ４Ｃ）は、ＴＩＯＣ４
Ｃ端子のＩＴＵ出力の許可／禁止を設定し、０ならＴＩ
ＯＣ４Ｃ端子の遮断出力は０となり、１ならＴＩＯＣ４
Ｃ端子の遮断出力は１となる。ビット３（ＯＳ３Ｄ）
は、ＴＩＯＣ３Ｄ端子の遮断出力データを設定し、０な
らＴＩＯＣ３Ｄ端子の遮断出力は０となり、１ならＴＩ
ＯＣ３Ｄ端子の遮断出力は１となる。

【００９８】ビット２（ＯＳ４Ｂ）は、ＴＩＯＣ４Ｂ端
子の遮断出力データを設定し、０ならＴＩＯＣ４Ｂ端子
の遮断出力は０となり、１ならＴＩＯＣ４Ｂ端子の遮断
出力は１となる。ビット１（ＯＳ４Ａ）は、ＴＩＯＣ４
Ａ端子の遮断出力データを設定し、０ならＴＩＯＣ４Ａ
端子の遮断出力は０となり、１ならＴＩＯＣ４Ａ端子の
遮断出力は１となる。ビット０（ＯＳ３Ｂ）は、ＴＩＯ
Ｃ３Ｂ端子の遮断出力データを設定し、０ならＴＩＯＣ
３Ｂ端子の遮断出力は０となり、１ならＴＩＯＣ３Ｂ端
子の遮断出力は１となる。

【００９９】タイマゲートコントロールレジスタＴＧＣ
Ｒは、８ビットのレジスタであり、リセット同期ＰＷＭ
モード／相補ＰＷＭモードの時、ブラシレスＤＣモータ
制御に必要な波形出力の制御を行う。そのビット構成を
表１５に示す。ビット７は未使用とされ、リードすると
１が出力され、ライトのときには１にする。

【０１００】

【表１５】

【０１０１】ビット６（ＢＤＣ）は、ブラシレスＤＣモ
ータであり、ブラシレスＤＣモータ制御のためのゲート
信号出力、チョッピング出力の機能を選択する。かかる
ＢＤＣが０なら通常出力とされ、１ならブラシレスＤＣ
モータ用ゲート信号／チョッピング出力とされる。ビッ
ト５（Ｎ）は、逆相出力であり、逆相端子の出力にゲー
ト信号を出力するか、ゲート信号とリセット同期ＰＷＭ
／相補ＰＷＭ出力をチョッピングして出力するか選択す
る。つまり、Ｎが０なら逆相端子出力にゲート信号を直
接出力し、１なら逆相端子出力にゲート信号とリセット
同期ＰＷＭ／相補ＰＷＭ出力をチャッピングして出力す
る。ビット４（Ｐ）は、正相出力であり、正相端子の出
力にゲート信号を出力するか、ゲート信号とリセット同
期ＰＷＭ／相補ＰＷＭ出力をチョッピングして出力する
か選択する。つまり、Ｐが０なら正相端子出力にゲート
信号を直接出力し、１なら正相端子出力にゲート信号と
リセット同期ＰＷＭ／相補ＰＷＭ出力をチャッピングし
て出力する。

【０１０２】ビット３（ＦＢ）は、帰還入力であり、ゲ
ート信号を生成するための帰還入力を外部入力とするか
レジスタ入力とするかを選択する。かかるＦＢが０なら
帰還入力は外部入力（入力元はチャンネル０のＴＧＲ
Ａ、ＴＧＲＢ、ＴＧＲＣのインプットキャプチャ信
号）、１なら帰還入力はレジスタ入力（ＴＧＣＲのＵ
Ｆ，ＶＦ，ＷＦの設定値）とされる。ビット２〜０のＷ
Ｆ，ＶＦ，ＵＦは上記帰還入力データの設定である。

【０１０３】サブカウンタＴＣＮＴＳは、１６ビットの
アップダウンカウンタであり、チャンネル３に１本設け
られている。このカウンタＴＣＮＴＳは、相補ＰＷＭモ
ードに設定したときにのみ有効であり、リード専用とカ
ウンタとされる。

【０１０４】デッドタイムレジスタＴＤＤＲは、１６ビ
ットのレジスタであり、3 チャンネルに１本設けられて
いる。このレジスタＴＤＤＲは、相補ＰＷＭモード時の
み有効なレジスタであり、相補ＰＷＭモード時のＴＣＮ
Ｔ３とＴＣＮＴ４のオフセット値を設定する。相補ＰＷ
Ｍモード時にＴＣＮＴ３とＴＣＮＴ４をクリアして再ス
タートするときは、ＴＤＤＲの値がＴＣＮＴ３にロード
されてカウント動作を開始する。このレジスタＴＤＤＲ
の８ビット単位でのアクセスは禁止され、常に１６ビッ
ト単位でアクセスされる。

【０１０５】ＰＷＭキャリア周期レジスタＴＣＤＲは１
６ビットのレジスタであり、チャンネル３に１本設けら
れている。このレジスタＴＣＤＲは、相補ＰＷＭモード
時のみ有効なレジスタであり、相補ＰＷＭモード時にＴ
ＣＮＴ４にセットされている値と常時比較され、一致す
るとＴＣＮＴ３，ＴＣＮＴ４はダウンカウントに切り替
わる。三角波を生成する場合は、ＴＣＤＲに１／２ＰＷ
Ｍ周期を設定する。このレジスタＴＣＤＲは、ＣＰＵに
よりライトすることは出来ない。このレジスタＴＣＤＲ
のバッファレジスタであるＴＣＢＲに値を設定すると、
相補ＰＷＭモード設定時に選択した転送タイミングで転
送される。

【０１０６】ＰＷＭキャリア周期バッファレジスタＴＣ
ＢＲは１６ビットのレジスタであり、チャンネル３に１
本設けられている。このレジスタＴＣＤＲは、相補ＰＷ
Ｍモード時のみ有効なレジスタであり、相補ＰＷＭモー
ド時にＴＣＤＲのバッファレジスタとして機能する。こ
のレジスタＴＣＢＲに値を設定すると、相補ＰＷＭモー
ド設定時に選択した転送タイミングでＴＤＣＲに転送さ
れる。

【０１０７】上記のタイマにおける動作概略は、次の通
りである。 （１）通常動作 各チャンネル０〜４には、タイマカウンタＴＣＮＴとジ
ェネラルレジスタＴＧＲが設けられている。タイマカウ
ンタＴＣＮＴは、アップ／ダウンカウント動作を行い、
フリーランニング動作、周期カウント動作、又は外部イ
ベントカウント動作が可能である。ジェネラルレジスタ
ＴＧＲは、それぞれインプットキャプチャレジスタ又は
アウトプットコンペアレジスタとして使用することがで
きる。

【０１０８】（２）同期動作 同期動作を設定したチャンネルのタイマカウンタＴＣＮ
Ｔは、同期プリセット動作を行う。すなわち、同期動作
に設定されたチャンネルのうち任意のＴＣＮＴを書き換
えると他のチャンネルのＴＣＮＴも同時に書き換えられ
る。また、同期動作に設定された複数のチャンネルのＴ
ＳＹＲのタイマ同期ビットの設定により、ＴＣＮＴの同
期クリアが可能である。

【０１０９】（３）バッファ動作 ジェネラルレジスタＴＧＲＡとＴＧＲＣ、ＴＧＲＢとＴ
ＧＲＤの組み合わせでバッファ動作をさせることができ
る。ＴＧＲＣがＴＧＲＡのバッファレジスタとして機能
し、ＴＧＲＤがＴＧＲＢのバッファレジスタとして機能
する。

【０１１０】（４）カスケード接続機能 チャンネル１のタイマカウンタＴＣＮＴ１とチャンネル
２のタイマカウンタＴＣＮＴ２を接続して３２ビットカ
ウンタとして動作させることができる。

【０１１１】（５）ＰＷＭモード ＰＷＭ波形を出力するモードであり、出力レベルはＴＩ
ＯＲにより設定される。各ジェネラルレジスタＴＧＲの
設定により、デューティ０％〜１００％のＰＷＭ波形が
出力できる。

【０１１２】（６）位相計数モード チャンネル１と２で外部クロック入力端子から入力され
る２つのクロックの位相を検出して、ＴＣＮＴのアップ
／ダウンさせるモードである。位相計数モードに設定す
ると、対応するＴＣＬＫ端子はクロック入力となり、ま
たＴＣＮＴはアップ／ダウンカウント動作を行い、２相
エンコーダパルスの入力として使用できる。

【０１１３】（７）リセット同期ＰＷＭモード チャンネル３と４を組み合わせて、正相・逆相のＰＷＭ
波形を３相出力する。３相のＰＷＭ波形は、一方の変化
点が共通となる関係になる。リセット同期ＰＷＭモード
に設定すると、ジェネラルレジスタＴＧＲ３Ａ，ＴＧＲ
３Ｂ，ＴＧＲ４Ａ，ＴＧＲ４Ｂは自動的にアウトプット
コンペアレジスタとして機能する。また、ＴＩＯＣ３
Ａ，ＴＩＯＣ３Ｂ，ＴＩＯＣ４Ａ，ＴＩＯＣ４Ｂ，ＴＩ
ＯＤ４Ｃ，ＴＩＯＣ４Ｄの各端子は、自動的にＰＷＭ出
力端子となり、ＴＣＮＴ３はアップカウント動作を行
い、ＴＣＮＴ４は独立に動作する。ただし、ＴＧＲ４Ａ
〜Ｂとは切り離されている。

【０１１４】（８）相補ＰＷＭモード チャンネル３と４を組み合わせて、正相・逆相がノンオ
ーバーラップの関係にあるＰＷＭ波形を３相出力する。
相補ＰＷＭモードに設定すると、ジェネラルレジスタＴ
ＧＲ３Ａ，ＴＧＲ３Ｂ，ＴＧＲ４Ａ，ＴＧＲ４Ｂは自動
的にアウトプットコンペアレジスタとして機能する。ま
た、ＴＩＯＣ３Ａ，ＴＩＯＣ３Ｂ，ＴＩＯＣ４Ａ，ＴＩ
ＯＣ４Ｂ，ＴＩＯＤ４Ｃ，ＴＩＯＣ４Ｄの各端子は、自
動的にＰＷＭ出力端子となり、ＴＣＮＴ３とＴＣＮＴ４
はアップ／ダウンカウント動作を行う。

【０１１５】上記バッファ動作は、ジェネラルレジスタ
ＴＧＲＡ〜ＴＧＲＤまで４本あるチャンネル０、３、４
が持つ機能である。バッファ動作は、インプットキャプ
チャ機能時、コンペア機能時のそれぞれで動作内容が異
なる。バッファ動作時のレジスタの組み合わせは前記の
通りである。

【０１１６】図４には、ジェラルレジスタがアウトプッ
トコンペアレジスタの場合のバッファ動作構成図が示さ
れている。ジェネラルレジスタとＴＣＮＴが比較器によ
り比較され、コンペアマッチが発生すると、信号転送路
としてのバッファ回路が活性化されて当該チャンネルの
バッファレジスタの値がジェネラルレジスタに転送され
る。

【０１１７】図５には、ジェラルレジスタがインプット
キャプチャレジスタの場合のバッファ動作構成図が示さ
れている。インプットキャプチャ信号によりバッファ回
路が活性化されて、カウンタＴＣＮＴの値をジェネラル
レジスタに転送すると同時に、それまで格納されていた
ジェネラルレジスタの値がバッファレジスタに転送され
る。

【０１１８】図６には、バッファ動作の設定手順を説明
するためのフローチャート図が示されている。ジェネラ
ルレジスタの機能をタイマＩ／Ｏコントロールレジスタ
ＴＩＯＲに設定する。次に、ＴＦＣＲのバッファ動作ビ
ットを設定し、ＴＳＴＲのＣＳＴビットを設定してカウ
ント動作を開始させる。

【０１１９】図７には、バッファ動作の一例を説明する
ためのタイミング図が示されている。同図においては、
チャンネル０をＰＷＭモードに設定し、ジェネラルレジ
スタＴＧＲ０ＡとＴＧＲ０Ｃをバッファ動作に設定した
場合が示されている。同図においては、ＴＣＮＴはコン
ペアマッチＢ（ＴＧＲ０Ｂの値）によりクリアされ、出
力はコンペアマッチＡ（ＴＧＲ０Ａの値）で１出力、コ
ンペアマッチＢで０出力するようにされる。上記のよう
なバッファ動作が設定されていると、コンペアマッチＡ
が発生すると、出力を１に変化させると同時にバッファ
レジスタＴＧＲ０Ｃの値（Ｂ’０２００）がジェネラル
レジスタＴＧＲ０Ａに転送される。この動作は、上記コ
ンペアマッチＡが発生する度に繰り返して行われる。

【０１２０】図８には、バッファ動作の他の一例を説明
するためのタイミング図が示されている。同図において
は、ジェネラルレジスタＴＧＲＡをインプットキャプチ
ャレジスタに設定し、かかるＴＧＲＡとＴＧＲＣをバッ
ファ動作に設定した場合が示されている。同図におて
は、ＴＣＮＴはＴＧＲＡのインプットキャプチャでカウ
ンタクリア、ＴＩＯＣＡ端子のインプットキャプチャ入
力エッジは立ち上がりエッジ／立ち下がりエッジの両エ
ッジが選択されている。上記のようなバッファ動作が設
定されているため、インプットキャプチャＡによりＴＣ
ＮＴの値がＴＧＲＡに格納される同時に、それまでＴＧ
ＲＡに格納されていた値がＴＧＲＣに転送される。

【０１２１】図９には、カスケード接続機能の設定手順
を説明するためのフローチャート図が示されている。タ
イマ動作モード設定では、各チャンネルの動作モードを
設定する。次に、カスケード接続設定はＴＣＲのタイマ
プリスケーラビットを設定することにより行われる。そ
して、ＴＳＴＲのＣＳＴビットを設定してカウント動作
を開始させる。

【０１２２】図１０には、カスケード接続動作の一例を
説明するためのタイミング図が示されている。同図で
は、通常動作モード（ＴＧＲはコンペアマッチレジスタ
に設定）時で、チャンネル１はＴＣＮＴ２のオーバーフ
ローでカウント動作し、チャンネル２は内部クロックφ
／１６の両エッジをカウントするような動作を行う。つ
まり、ＴＣＮＴ２クロックの立ち下がりでタイマカウン
タＴＣＮＴ２はＢ’ＦＦＦＦ→Ｂ’００００になり、Ｔ
ＣＮＴ１クロックを発生させる。これにより、タイマカ
ウンタＴＣＮＴ１はＢ’０００１→Ｂ’０００２に変化
する。レジスタＴＧＲ１ＡにＢ’０００１が格納されて
いるので、コンペアマッチ信号が発生される。

【０１２３】図１１には、カスケード接続動作の他の一
例を説明するためのタイミング図が示されている。同図
では、通常動作モード（ＴＧＲはキャプチャレジスタに
設定）時で、チャンネル１はＴＣＮＴ２のオーバーフロ
ーでカウント動作し、チャンネル２は内部クロックφ／
１６の両エッジをカウントするような動作を行う。つま
り、ＴＣＮＴ２クロックの立ち下がりでタイマカウンタ
ＴＣＮＴ２はＢ’ＦＦＦＦ→Ｂ’００００になり、ＴＣ
ＮＴ１クロックを発生させる。これにより、タイマカウ
ンタＴＣＮＴ１はＢ’０３Ａ１→Ｂ’０３Ａ２に変化す
る。キャプチャ入力ＴＩＯＣＡ１とＴＩＯＣ２Ａが入力
されると、レジスタＴＧＲ１ＡにはＴＣＮＴ１の計数値
Ｂ’０３Ａ２が格納され、レジスタＴＧＲ２ＡにＴＣＮ
Ｔ２の計数値Ｂ’０００１が格納される。

【０１２４】図１２には、カスケード接続動作の更に他
の一例を説明するためのタイミング図が示されている。
同図では、位相計数モード時で、チャンネル１は通常モ
ード／ＴＣＮＴ２のオーバーフロー／アンダーフローで
カウント動作し、チャンネル２は位相計数モード／ＴＣ
ＬＫＡ，ＴＣＬＫＢに入力される外部クロックの位相差
でアップ／ダンウカウントを行う。つまり、ＴＣＮＴ２
はＴＣＬＫＡの位相が進んでいるときには、Ｂ’ＦＦＦ
Ｄ→Ｂ’ＦＦＦＥ→Ｂ’ＦＦＦＦ→Ｂ’００００のよう
なアップ計数動作を行い、このオーバーフローによりＴ
ＣＮＴ１はＢ’００００→Ｂ’０００１のアップ計数動
作を行う。そして、その計数値がＢ’０００２になった
ときに、ＴＣＮＴ２はＴＣＬＫＡの位相が遅れると、
Ｂ’０００２→Ｂ’０００１→Ｂ’００００→Ｂ’ＦＦ
ＦＦのようなダウン計数動作を行い、このアンダーフロ
ーによりＴＣＮＴ１はＢ’０００１→Ｂ’００００のよ
うなダウン計数動作を行う。このようなカスケード接続
により、位相計数モードのダイナミックレンジを広げる
ことができる。

【０１２５】ＰＷＭモードは出力端子よりそれぞれＰＷ
Ｍ波形出力を出力する。カウンタのクリア又はオーバー
フローによって各端子の出力値はＴＯＩＲで指定した初
期値が出力される。各レジスタのコンペアマッチによる
レベルは０出力、１出力、トグル出力のなかから選択で
きる。初期値とコンペアマッチとの出力レベルを同じに
すると、出力レベルが変化しないためにＰＷＭ波形出力
にはならない。ＴＧＲのコンペアマッチをＴＣＮＴのカ
ウンタクリア要因とすることにより、そのレジスタに周
期を設定することができる。ＰＷＭモードでは、デュー
ティ０〜１００％のＰＷＭ波形を出力することができ
る。全チャンネル独立にＰＷＭモードに設定でき、同期
動作も可能である。ＰＷＭモード１は、ＴＧＲＡとＴＧ
ＲＢと、ＴＧＲＣとＴＧＲＤをペアで使用してＰＷＭ波
形を生成し、最大８本のＰＷＭ波形出力が可能である。
ＰＷＭモード２は、ＴＧＲの１本を専用周期レジスタと
し、他をＰＷＭ出力に使用する。同期動作と併用するこ
とにより最大１５相補のＰＷＭ波形出力が可能となる。

【０１２６】図１３には、ＰＷＭモードの設定手順を説
明するためのフローチャート図が示されている。第１
に、ＴＣＲのＴＰＳＣ２〜０ビットを設定してカウンタ
クロックの選択を行う。第２に、上記ＴＣＲのＣＣＬＲ
１，ＣＣＬＲ０ビットを設定してカウンタクリア要因の
選択を行う。第３に、ＴＩＯＲを設定して波形出力レベ
ルの選択を行う。第４に、ＴＧＲＡに時間データを設定
する。第５に、ＴＧＲＢの時間データを設定する。第６
に、ＴＰＭＲのＰＷＭモードビットを設定する。第７
に、ＴＳＴＲのＣＳＴビットを設定してカウント動作を
開始させる。

【０１２７】図１４には、ＰＷＭモードの動作を説明す
るための動作波形図が示されている。ＰＷＭモードに設
定すると、ＴＩＯＣＡ〜ＴＩＯＣＤ端子は出力端子とな
り、ＴＧＲのコンペアマッチにより指定した波形出力を
行う。同図においては、ＴＣＮＴのカウンタクリア要因
をＴＧＲＡのコンペアマッチとし、ＴＧＲＢの初期値を
０、コンペアマッチで１出力とした場合が示されてい
る。この場合には、ＴＧＲＡに設定した値が周期とな
り、ＴＧＲＢに設定した値がデューティになる。

【０１２８】図１５と図１６には、ＰＷＭモードの他の
動作を説明するための動作波形図が示されている。図１
５（Ａ）では、ＴＣＮＴのカウンタクリア要因をＴＧＲ
Ａのコンペアマッチとし、ＴＧＲＢの初期値を０、コン
ペアマッチで１出力とした場合が示されている。この場
合においては、ＴＧＲＡに設定した値が周期となり、Ｔ
ＧＲＢに設定した値がデューティになり、このＴＧＲＢ
の書き換えによりＴＧＲＡ＜ＴＧＲＢにするとデュティ
０％の出力が得られる。図１５（Ｂ）では、上記ＴＧＲ
Ｂの書き換えによりＴＧＲＡとＴＧＲＢのコンペアマッ
チが同時に発生すると出力が変化しない。そのため、Ｔ
ＧＲＢ＜ＴＧＲＡのように書き換えてもデューティ１０
０％が出力される。図１６では、ＴＧＲＢの書き換えに
よりＴＧＲＡとＴＧＲＢのコンペアマッチが同時に発生
すると出力が変化しない。そのため、ＴＧＲＢ＜ＴＧＲ
Ａのように書き換えてもデューティ１００％が出力され
る。そして、再度の書き換えによりＴＧＲＢ＞ＴＧＲＡ
のように書き換えると、デューティ１００％の次の周期
はデューティ０％に変化する。

【０１２９】位相計数モードは、２本の外部クロック入
力の位相差を検出し、ＴＣＮＴをアップ／ダウンカウン
ト動作させる。このモードはチャンネル１と２で設定可
能である。位相計数モードに設定すると、ＴＣＲのＴＰ
ＳＣビットの設定にかかわらずカウンタクロックは外部
クロックをとり、ＴＣＮＴはアップ／ダウンカウンタと
して動作する。ただし、ＴＩＯＲの機能は有効であり、
インプットキャプチャ／コンペアマッチ機能や割り込み
機能は使用することができる。この機能は２相コンコー
ダパルスの入力処理に使用できる。位相計数モードの設
定手順は、ＴＭＤＲのＭＤ２〜０ビットを指定すること
により行われる。

【０１３０】図１７には、位相計数モードの動作の一例
を説明するためのタイミング図が示されている。同図に
は、位相計数モード１が示されている。このモードのカ
ウントアップ条件は、チャンネル１（２）ではＴＣＬＫ
Ａ（ＴＣＬＫＣ）がハイレベルのときにＴＣＬＫＢ（Ｔ
ＣＬＫＤ）がハイレベルに立ち上がるとカウントアップ
を行う。ＴＣＬＫＡ（ＴＣＬＫＣ）がロウレベルのとき
にＴＣＬＫＢ（ＴＣＬＫＤ）がロウレベルに立ち下がる
とカウントアップを行う。また、ＴＣＬＫＢ（ＴＣＬＫ
Ｄ）がロウレベルのときにＴＣＬＫＡ（ＴＣＬＫＣ）が
ハイレベルに立ち上がるとカウントアップを行う。ＴＣ
ＬＫＢ（ＴＣＬＫＤ）がロウレベルのときにＴＣＬＫＡ
（ＴＣＬＫＣ）がロウレベルに立ち下がるとカウントア
ップを行う。つまり、ＴＣＬＫＡ（ＴＣＬＫＣ）の位相
がＴＣＬＫＢ（ＴＣＬＫＤ）に比べて進んでいるときに
カウントアップ動作を行う。

【０１３１】このモードのカウントダウン条件は、チャ
ンネル１（２）ではＴＣＬＫＡ（ＴＣＬＫＣ）がハイレ
ベルのときにＴＣＬＫＢ（ＴＣＬＫＤ）がロウレベルに
立ち下がるとカウントダウンを行う。ＴＣＬＫＡ（ＴＣ
ＬＫＣ）がロウレベルのときにＴＣＬＫＢ（ＴＣＬＫ
Ｄ）がハイレベルに立ち上がるとカウントアップを行
う。また、ＴＣＬＫＢ（ＴＣＬＫＤ）がハイレベルのと
きにＴＣＬＫＡ（ＴＣＬＫＣ）がハイレベルに立ち上が
るとカウントダウンを行う。ＴＣＬＫＢ（ＴＣＬＫＤ）
がロウレベルのときにＴＣＬＫＡ（ＴＣＬＫＣ）がロウ
レベルに立ち下がるとカウントダウンを行う。つまり、
ＴＣＬＫＡ（ＴＣＬＫＣ）の位相がＴＣＬＫＢ（ＴＣＬ
ＫＤ）に比べて遅れているときにカウントダウン動作を
行う。

【０１３２】図示しないけれども、位相計数モード２で
は、チャンネル１（２）のＴＣＬＫＢ（ＴＣＬＫＢ）が
ハイレベルのときにＴＣＬＫＡ（ＴＣＬＫＣ）がロウレ
ベルに立ち下がるときにカウントアップを行い、ＴＣＬ
ＫＢ（ＴＣＬＫＢ）がロウレベルのときにＴＣＬＫＡ
（ＴＣＬＫＣ）がロウレベルに立ち下がるときにカウン
トダウンを行う。

【０１３３】位相計数モード３では、チャンネル１
（２）のＴＣＬＫＡ（ＴＣＬＫＣ）がハイレベルのとき
にＴＣＬＫＢ（ＴＣＬＫＤ）がハイレベルに立ち上がる
とき、又はＴＣＬＫＡ（ＴＣＬＫＣ）がロウレベルのと
きにＴＣＬＫＢ（ＴＣＬＫＤ）がロウレベルに立ち下が
るときカウントアップを行い、ＴＣＬＫＡ（ＴＣＬＫ
Ｃ）がハイレベルのときにＴＣＬＫＢ（ＴＣＬＫＤ）が
ロウレベルに立ち下がるとき、又はＴＣＬＫＡ（ＴＣＬ
ＫＣ）がロウレベルのときにＴＣＬＫＢ（ＴＣＬＫＤ）
がハイレベルに立ち上がるときカウントダウンを行う。

【０１３４】位相計数モード４では、チャンネル１
（２）のＴＣＬＫＢ（ＴＣＬＫＤ）がハイレベルのとき
にＴＣＬＫＡ（ＴＣＬＫＣ）がロウレベルに立ち下がる
ときにカウントアップを行い、ＴＣＬＫＡ（ＴＣＬＫ
Ｃ）がハイレベルのときにＴＣＬＫＢ（ＴＣＬＫＤ）が
ロウレベルに立ち下がるときにカウントダウンを行う。

【０１３５】リセット同期ＰＷＭモードは、チャンネル
３と４を組み合わせることにより、一方の波形変化点が
共通の関係となるＰＷＭ波形（正相・逆相）を３相出力
する。リセット同期モードに設定すると、ＴＩＯＣ３
Ａ，ＴＩＯＣ３Ｂ，ＴＩＯＣ４Ａ，ＴＩＯＣ４Ｃ，ＴＩ
ＯＣ４Ｂ及びＴＩＯＶ４Ｄ端子は自動的にＰＷＭ端子と
なり、タイマカウンタＴＣＮＴ３はアップカウンタとし
て機能する。

【０１３６】図１８には、リセット同期ＰＷＭモードの
設定手順を説明するためのフローチャート図が示されて
いる。リセット同期ＰＷＭモードの設定手順は、次の通
りである。第１に、レジスタＴＳＴＲのＳＴＲビットを
０にクリアしてカウント動作を停止させる。第２に、レ
ジスタＴＣＲのＴＰＳＣ２〜０ビットを設定して、カウ
ンタクロックの選択を行う。第３に、上記レジスタＴＣ
ＲのＣＣＬＲ１，ＣＣＬＲ０ビットを設定して、カウン
タクリア要因の選択を行う。第４に、レジスタＴＭＤＲ
をリセット同期ＰＷＭモードに設定する。第５に、カウ
ンタＴＣＮＴ３にＢ’００００をライトしてカウンタの
設定を行う。第６に、レジスタＴＧＲ３Ａに周期を設定
し、ＴＧＲ３Ｂ，ＴＧＲ４Ａ，ＴＧＲ４ＢにＰＷＭ出力
波形変化タイミングを設定する。そして、第７に、レジ
スタＴＳＴＲのＣＳＴ３ビットを１にセットしてカウン
ト動作を開始させる。

【０１３７】図１９には、リセット同期ＰＷＭモードの
動作を説明するためのタイミング図が示されている。リ
セット同期ＰＷＭモードでは、カウンタＴＣＮＴ３はア
ップカウンタとして動作する。このとき、カウンタＴＣ
ＮＴ４は独立動作する。カウンタＴＣＮＴ３の計数値が
レジスタＴＧＲ３Ａの値とコンペアマッチするとカウン
タＴＣＮＴ３はクリアされてＢ’００００からカウント
アップを再開する。ＰＷＭ端子は、それぞれレジスタＴ
ＧＲ３Ｂ，ＴＧＲ４Ａ，ＴＧＲ４ＢとカウンタＴＣＮＴ
３とのコンペアマッチ及びカウンタクリアが発生する度
に、トグル出力を行う。前記ＴＧＣＲを用いて、各ＰＷ
Ｍ出力端子からのパルス出力を許可したり、固定出力と
したりすることができる。

【０１３８】相補ＰＷＭモードは、チャンネル３と４を
組み合わせることにより、正相と逆相がノンオーバーラ
ップの関係にあるＰＷＭ波形を３相出力する。相補ＰＷ
Ｍモードに設定すると、ＴＩＯＣ３Ｂ，ＴＩＯＣ３Ｄ，
ＴＩＯＣ４Ａ，ＴＩＯＣ４Ｂ，ＴＩＯＣ４Ｃ，ＴＩＯＣ
４Ｄ端子は、自動的にＰＷＭ出力端子となり、ＴＩＯＣ
３Ａ端子は、ＰＷＭ周期に同期したトグル出力、ＴＩＯ
Ｃ３Ｂ端子はＰＷＭ出力を遮断するための外部トリガ入
力端子として設定することが可能である。また、カウン
タＴＣＮＴ３，ＴＣＮＴ４は、アップ／ダウンカウンタ
として機能するものである。

【０１３９】図２０には、相補ＰＷＭモードの設定手順
を説明するためのフローチャート図が示されている。相
補ＰＷＭモードの設定手順は、次の通りである。第１
に、レジスタＴＭＤＲに対して相補ＰＷＭモードの設定
を行う。第２に、レジスタＴＯＣＲの外部トリガイネー
ブルビットを設定して、外部入力による出力遮断の許可
／禁止の設定を行う。第３に、上記レジスタＴＯＣＲの
ＰＷＭ同期出力２，１ビットを設定して、ＰＷＭ周期に
同期したトグル出力の許可／禁止の設定を行う。第４
に、上記レジスタＴＯＣＲの出力レベルセレクト４，３
ビットを設定して、ＰＷＭ出力レベルの設定を行う。第
５に、各ジェネラルレジスタＴＧＲ、各バッファレジス
タにデータを設定し、デユーティの初期値設定を行う。
第６に、レジスタＴＣＤＲ，ＴＤＤＲ，ＴＧＲ３Ａ，Ｔ
ＧＲ３Ｃにデータを設定し、デッドタイム，キャリア周
期を設定する。そして、第７に、レジスタＴＳＴＲのＣ
ＳＴビットを設定して、カウント動作を開始させる。

【０１４０】図２１には、相補ＰＷＭモードの動作を説
明するための波形図が示されている。タイマモードレジ
スタＴＭＤＲのモード３〜０を設定することにより、チ
ャンネル３，４を相補ＰＷＭモードに設定する。タイマ
アウトプットコントロールレジスタＴＯＣＲの出力レベ
ルセレクト４，３を設定してＰＷＭパルスのアクティブ
レベルを選択し、出力は各カウンタＴＣＮＴ３，４とレ
ジスタＴＧＲが一致することによるレベル出力である。
タイマデッドタイムレジスタＴＤＤＲにデッドタイムを
設定し、タイマ周期データレジスタＴＤＣＲにキャリア
周期の１／２を、ＴＧＲ３Ａにキャリア周期の１／２に
デッドタイム分を加えて値を設定する。そして、出力す
るＰＷＭデューティ値をレジスタＴＧＲ３Ｂ，ＴＧＲ４
Ａ，ＴＧＲ４Ｂのデューティレジスタに設定する。そし
て、タイマスタートレジスタＴＳＴＲをセットして、Ｔ
ＣＮＴ３，４のカウント動作をスタートさせる。

【０１４１】図２１において、Ｔａの期間では、カウン
タＴＣＮＴ３，ＴＣＮＴ４の２つのカウンタとの比較を
行う。Ｔｂ期間では、カウンタＴＣＮＴ３，ＴＣＮＴ４
及びＴＣＮＴＳの３つのカウンタとの比較を行う。同図
において、アップカウント時にレジスタＴＧＲ４Ａがカ
ウンタＴＣＮＴ３とコンペアマッチを起こすと正相に０
を出力し、カウンタＴＣＮＴ４とコンペアマッチを起こ
すと逆相に１を出力する。ダウンカウント時にレジスタ
ＴＧＲ４ＡがカウンタＴＣＮＴ４とコンペアマッチを起
こすと逆相に０を出力し、カウンタＴＣＮＴ３とコンペ
アマッチを起こすと正相に１を出力する。このとき、Ｔ
ｂ期間では、いままでのＴＧＲ４Ａのデータ（旧値）と
次周期の新しいデューティとを同時に比較し、サブカウ
ンタＴＣＮＴＳによってデッドタイムを保ちながらデュ
ーティを切り換えるようにする。つまり、新しいデュー
ティがＴＤＤＲ以下の値に設定されると、ＴＧＲ４Ａの
新値とサブカウンタＴＣＴＮＳとのコンペアマッチによ
り正相に０を出力する。また、ＴＧＲ４Ａの新値とＴＣ
ＮＴ４とのコンペアマッチにより逆相に１を出力す。

【０１４２】図２２には、上記相補ＰＷＭモードにおけ
る０％と１００％の出力例を説明するための波形図が示
されている。この発明の相補ＰＷＭモードにおいては、
デューティ０％と１００％を出力することができる。同
図には、０％と１００％出力時の波形とそのときのレジ
スタ設定値が示されている。デューティ１００％を出力
する場合は、ジェネラルレジスタＴＧＲ４ＡにＴＧＲ３
Ａと同じ値を設定することにより出力することが可能で
ある。また、デューティ０％を出力する場合は、ジェネ
ラルレジスタＴＧＲ４ＡにＢ’００００を設定すること
により出力することが可能である。同図に示すように、
デューティ１００％からデューティ０％に変化させた場
合は、デッドタイム分だけハイレベルの期間が短くな
る。

【０１４３】図２３には、上記相補ＰＷＭモードにおけ
るトグル出力機能を説明するための波形図が示されてい
る。この発明に係る相補ＰＷＭモードにおいては、アウ
トプットコントロールレジスタＴＯＣＲのＰＳＹＮ１，
ＰＳＹＮ０ビットを設定することにより、キャリア周期
に同期したトグル出力が可能である。このときＴＩＯＣ
３Ａ端子は自動的にこの同期出力端子になり、同図のよ
うな出力波形を得ることができる。つまり、同期出力の
初期値は１出力である。また、この出力はＰＷＭ出力の
外部遮断信号入力のトリガによって、そのときの出力レ
ベルを保持するか、カウンタＴＣＮＴ３，４を停止する
まで同期出力を続けるかを選択することが可能である。

【０１４４】図２４には、上記相補ＰＷＭモードにおけ
るＰＷＭデューティデータ転送タイミングを説明するた
めの波形図が示されている。この発明に係る相補ＰＷＭ
モードにおいては、タイマモードレジスタＴＭＤＲでモ
ードを選択するときに、バッファレジスタからジェネラ
ルレジスタに転送するタイミングを設定する。同図に
は、１／２ＰＷＭ周期毎にデータを転送する場合の動作
例を示す。バッファレジスタからテンポラリレジスタ
（Ｔemp Ｒ）への転送は、サブカウンタＴＣＮＴＳが
動作していない期間は常時行われる。また、テンポラリ
レジスタからジェネラルレジスタへの転送は、この場合
ＴＣＤＲとＴＣＮＴ３がダウンカウント時にコンペアマ
ッチを発生するタイミング、及びデッドタイムレジスタ
ＴＤＤＲとＴＣＮＴ４がアップカウント時にコンペアマ
ッチ発生するタイミングの２つのタイミングで行われ
る。このため、バッファレジスタの書き換えが１／２周
期に１回も行われなかった場合、ジェネラルレジスタの
値は同図の（１）のように１ＰＷＭ周期の間変化しな
い。また、バッファレジスタを１／２ＰＷＭ周期の間に
２回書き換えた場合は、（２）のようにデータdata5 が
抜けるものとなる。

【０１４５】相補ＰＷＭモードでは、タイマアウトプッ
トコントロールレジスタＴＯＣＲの外部トリガデイスエ
ーブルビットをクリアすることにより、指定したトリガ
が入力されると、ＰＷＭ出力からタイマ出力遮断レジス
タＴＯＳＲの値に出力値が自動的に切り替わる。外部ト
リガはＴＩＯＣ３Ｃ端子に入力し、キャプチャ入力と同
じようにエッジを指定することが可能である。

【０１４６】図２５ないし図２７には、上記相補ＰＷＭ
モードにおける１００％から０％までのそれぞれ出力例
を説明するための波形図が示されている。図２４の通
り、ＴＧＲへの書替えは一定のタイミングで行われる
が、ここでは説明の簡略化のため、実際のコンペアマッ
チに用いられるコンペア値をＴＧＲとして示している。
図２５（Ａ）には、デューティを設定するレジスタＴＧ
ＲにＴＧＲ３Ａと同じ値を設定することによりデューテ
ィ１００％を出力する例が示されている。同図（Ｂ）に
は、１００＜ｄｕｔｙ≦Ｔｄの範囲での出力する例が示
されている。この範囲では、下側の反転出力はロウレベ
ルのままとされる。

【０１４７】図２６（Ａ）には、１００−Ｔｄ＜ｄｕｔ
ｙ＜Ｔｄの範囲の例が示され、同図（Ｂ）には、Ｔｄ＜
ｄｕｔｙ＜０の範囲の例が示されている。そして、図２
７にはデューティを設定するレジスタＴＧＲにはＢ’０
０００を設定してデューティ０％を出力する例が示され
ている。この発明に係る相補ＰＷＭモードでは、デュー
ティ５０％を中心にして、正相／逆相の上下が対称的と
なる相補ＰＷＭ出力を得ることができる。

【０１４８】図２８には、アップダウンコントロール部
の一実施例のブロック図が示されている。同図の上の部
分がアップダウンコントール部であり、図２のコントロ
ールロジックに含まれる。同図の下の部分が相補ＰＷＭ
の実行部である。アップダウンコントロール部の基本機
能は、図２９の状態遷移図及び図３０の概略波形図を参
照して次に説明する。

【０１４９】アップダウンコントロール部の基本機能
は、 （１）アップダウン切り替え信号ＵＤの生成。 （２）山での新旧値設定ダブル比較期間信号ＴＡの生
成。 （３）谷での新旧値設定ダブル比較期間信号ＴＢの生
成。 （４）バッファ転送信号ＢＴＲの生成。 （５）サブカウンタ（ＴＣＮＴＳ）のロード信号Ｔ５Ａ
ＣＴの生成。 （６）サブカウンタのリロード値選択信号の生成。 （７）上記を実現するため、レジスタと比較するカウン
タを選択する切り替え信号ＴＳＬの生成。 （８）上記を実現するため、カウンタと比較するレジス
タを選択する切り替え信号ＲＳＬの生成。 （９）１／２ＰＷＭ周期出力信号（１／２ＣＹＣ）の生
成。 である。

【０１５０】図３０の概略波形図からも分かるように、
アップダウンコントロール部は上記の各信号ＵＤ，Ｔ
Ａ，ＴＢの組み合わせからＴＡ０、ＴＤ、ＴＡ１、ＴＢ
０、ＴＵ及びＴＢ１の６つの状態に分類され、各々の状
態で全ての信号を生成する。その状態遷移は図２９に示
す通りである。

【０１５１】（１）状態ＴＡ０のオペレーション ＴＡ０に移ると同時にＴＢを０にリセットして谷でのダ
ブル比較を解除させる。ＴＡ０では基本的には、ＵＤ＝
１、ＴＡ＝０、ＴＢ＝０である。待つイベントはＴＣＮ
Ｔ３＝ＴＤＣＲであって、ＴＣＮＴ３とＴＣＤＲを選択
する信号ＴＳＬとＲＳＬを出力する（ＴＳＬ＝０，ＲＳ
Ｌ＝０）。ＴＣＮＴ３＝ＴＣＤＲが発生すると、ＴＡを
１にセットして状態ＴＤに遷移する。

【０１５２】（２）状態ＴＤのオペレーション ＴＤでは基本的には、ＵＤ＝１、ＴＡ＝１、ＴＢ＝０で
ある。待つイベントはＴＣＮＴ４＝ＴＤＣＲであって、
かかるＴＣＮＴ４とＴＤＣＲを選択する信号ＴＳＬとＲ
ＳＬを出力する（ＴＳＬ＝１，ＲＳＬ＝０）。ＴＣＮＴ
４＝ＴＤＣＲが発生すると、ＵＤを０にリセットしてＴ
Ａ１に遷移する。

【０１５３】（３）ＴＡ１のオペレーション ＴＡ１では基本的には、ＵＤ＝０、ＴＡ＝１（山でのダ
ブルカウント）、ＴＢ＝０である。待つイベントはＴＣ
ＮＴ３＝ＴＤＣＲであって、かかるＴＣＮＴ３とＴＤＣ
Ｒを選択する信号ＴＳＬとＲＳＬを出力する（ＴＳＬ＝
１，ＲＳＬ＝０）。ＴＣＮＴ３＝ＴＤＣＲが発生する
と、オペレーションなしでＴＢ０に遷移する。

【０１５４】（４）ＴＢ０のオペレーション ＴＢ０に移ると同時にＴＡを０にリセットする。ＴＢ０
では基本的には、ＵＤ＝０、ＴＡ＝０、ＴＢ＝０であ
る。待つイベントはＴＣＮＴ４＝ＴＤＤＲであって、か
かるＴＣＮＴ４とＴＤＤＲを選択する信号ＴＳＬとＲＳ
Ｌを出力する（ＴＳＬ＝１，ＲＳＬ＝１）。ＴＣＮＴ４
＝ＴＤＤＲが発生すると、ＴＢを１にセットしてＴＵに
遷移する。

【０１５５】（５）ＴＵのオペレーション ＴＵでは基本的には、ＵＤ＝０、ＴＡ＝０、ＴＢ＝１で
ある。待つイベントはＴＣＮＴ３＝ＴＤＤＲでって、か
かるＴＣＮＴ３とＴＤＤＲを選択する信号ＴＳＬとＲＳ
Ｌを出力する（ＴＳＬ＝０，ＲＳＬ＝１）。ＴＣＮＴ３
＝ＴＤＤＲが発生すると、ＵＤを１にセットしてＴＢ１
に遷移する。

【０１５６】（６）ＴＢ１のオペレーション ＴＢ１では基本的には、ＵＤ＝１、ＴＡ＝０、ＴＢ＝１
である。待つイベントはＴＣＮＴ４＝ＴＤＤＲであっ
て、かかるＴＣＮＴ４とＴＤＤＲを選択する信号ＴＳＬ
とＲＳＬを出力する（ＴＳＬ＝１，ＲＳＬ＝１）。ＴＣ
ＮＴ４＝ＴＤＤＲが発生すると、オペレーションなしに
ＴＡ０に遷移する。

【０１５７】上記ＴＡ，ＴＢのセット／リセット時のオ
ペレーションの違いを図３１の概略波形図を参照して補
足説明すると次の通りである。ＴＡ、ＴＢは新旧設定値
のダブル比較期間信号である。新設定値とカウンタ値と
の比較は、ＴＣＮＴ３＝ＴＤＣＲ又はＴＣＮＴ４＝ＴＤ
ＤＲが成立した直後から開始するため、ＴＡ、ＴＢのセ
ットは次の状態に移る前に、言い換えるならば、イベン
トが発生した直後に行う。一方、リセットは次の状態に
移った後で行う。

【０１５８】図３２と図３３には、ＴＡ，ＴＢのセット
とＵＤの切り替えタイミングを説明するための波形図が
示されている。ＴＡ，ＴＢのセットとＵＤの切り替えは
次の状態に移った後でステートマシンが実行するのでは
なく、イベントが発生した直後に行うようにされる。図
３２にはカウントクロックが最高速のφの場合が示さ
れ、図３３にはカウントクロックが最低速のφ／２５６
の場合が示されている。上記各場合において、デッドタ
イムＴｄが１であり、ｍｃｔ３，ｍｃｔ４は内部一致信
号である。なお、ＣＫ１，ＣＫ２は、システムクロック
φから生成したいわゆる２相ノーオーバーラップクロッ
クである。ＴＣＫはカウンタのカウントアップクロック
である。デッドタイムはＢ’０００１とした場合の例で
ある。

【０１５９】上記により、ＴＡ，ＴＢ，ＵＤは以下の論
理式で表される。 ＴＡ＝ＴＡ０＊ｍｃｔ３＋ＴＤ＋ＴＡ１ ・・・・・・・・・・・（１） ＴＢ＝ＴＢ０＊ｍｃｔ４＋ＴＵ＋ＴＢ１ ・・・・・・・・・・・（２） ＵＤ＝ＴＡ０＋／ｍｃｔ４＊ＴＤ＋ｍｃｔ３＊ＴＵ＋ＴＢ１ ・・・（３） ここで、ｍｃｔ３はＴＣＮＴ３との一致信号であり、ｍ
ｃｔ４はＴＣＮＴ４との一致信号である。また、＊は論
理積を表し、＋は論理和を表しし、／はロウレベルをア
クティブレベルとするオーバーバーを表している。

【０１６０】ステートの遷移のイベント検出は、ｎｅｘ
ｔに介してはＣＫ２＊ＴＣＫ、ＳＴＡＴＥに関してはＣ
Ｋ１＊（ＴＣＫ↑ＣＫ２）の立ち上がりエッジで行われ
る。ここで、↑ＣＫ２はＣＫ２の立ち上がりエッジで１
サイクル遅らせることを示している。

【０１６１】バッファ転送信号ＢＴＲは、周期設定用レ
ジスタ、旧設定用レジスタ、新設定用レジスタに対し
て、新しい設定値を書き込むための信号である。この信
号ＢＴＲはタイマモードレジスタＴＭＤＲのＭＤ０〜Ｍ
Ｄ３ビットの設定により、カウンタの山でバッファ転
送、カウンタの谷でバッファ転送、カウンタの山谷でバ
ッファ転送するかを選択することができる。カウンタの
山谷両方でバッファ転送する方法は、倍周期書き替えと
いうことができる。

【０１６２】図３４の概略波形図に示すように、バッフ
ァ転送信号ＢＴＲの生成は、カウンタの山で転送する場
合には山のダブル比較期間が終了した直後、すなわち、
ＴＢ＝０の時点で１サイクル発生する。図示しないけれ
ども、カウンタの谷で転送する場合、ＴＡ＝０の時点
で、上記倍周期書き替えの時には両方で発生する。

【０１６３】図３５には、バッファ転送信号生成タイミ
ングチャート図が示されている。図３４のＥＶＥＮＴと
ＴＣＫの論理積を半サイクル遅らせた内部信号をＢＥＶ
Ｅとし、これとＣＫ１の論理積をｅｖｅｎｔとする。Ｔ
Ａ０は山部でのダブル比較期間の開始を、ＴＢ０は谷部
でのダブル比較期間の開始をみているＳＴＡＴＥであ
る。このＳＴＡＴＥにはいると同時にＴＭＤＲの条件を
参照して、谷でのバッファ転送を選択していれば所定の
タイミングでｂｔｒを生成する。別の見方をすると、Ｔ
Ａ０は谷部でのダブル比較期間の終了を、ＴＢ０は山部
でのダブル比較期間の終了を見ているＳＴＡＴＥであ
る。上記ｂｔｒは、このＳＴＡＴＥでイベントが発生す
るとＴＭＤＲの条件にかかわらず０にリセットされる。
内部信号ｅｖｅｎｔとｂｔｒの論理積によりバッファ転
送信号ＢＴＲが生成される。

【０１６４】図３６には、サブカウンタ関係信号の生成
を補足説明するための概略波形図が示されている。サブ
カウンタＴＣＮＴＳは、山部及び谷部のダブル比較期間
でのみ動作するカウンタである。そこで、サブカウンタ
はロード信号により書き込みを行い、それ以外の期間は
カウント動作するようにしている。したがって、上記ロ
ード信号は、ＴＡ，ＴＢの論理和の否定（Ｔ５ＡＣＴ＝
／（ＴＡ＋ＴＢ）により生成される。

【０１６５】サブカウンタのリロード値選択信号の生成
は、次の通りである。サブカウンタのカウント動作開始
時の初期値は山部及び谷部のダブル比較期間で異なり、
リロードレジスタ１及びリロードレジスタ２に格納され
ている。したがって、サブカウンタの書き込みの前には
２つのレジスタから１つを選択する必要がある。このリ
ロード値選択信号にはＵＤ（又はその反転信号）を用い
る。

【０１６６】図３７には、カウンタ／レジスタ選択信号
の生成を説明するための概略波形図が示されている。カ
ウンタ選択信号ＴＤＬとレジスタ選択信号ＲＳＬは、状
態の遷移によりセット／リセットされる。したがって、
ＳＴＡＴＥの遷移タイミングであるＣＫ１に同期してセ
ット／リセットされる。カウンタ選択信号ＴＳＬとレジ
スタ選択信号ＲＳＬは、以下の論理式により表される。 ＴＳＬ＝ＴＤ＋ＴＢ０＋ＴＢ１ ・・・・・・・・・・（４） ＲＳＬ＝ＴＢ０＋ＴＵ＋ＴＢ１ ・・・・・・・・・・（５）

【０１６７】１／ＰＷＭ周期出力信号１／２ＣＹＣの生
成は、次の通りである。相補ＰＷＭモードでは、周期設
定レジスタとカウンタＴＣＮＴ３のコンペアマッチ、す
なわち、ＴＧＲ３Ａ＝ＴＣＮＴ３が発生するたびに、又
はリロード値設定レジスタ（Ｂ’００００）とカウンタ
ＴＣＮＴ４のコンペアマッチ、すなわち、ＴＣＮＴ４＝
０が発生するたびに、トグル動作を繰り返す１／２ＰＷ
Ｍ周期に同期した信号を、ＴＩＯＣ３Ａから出力するこ
とができ、この出力を１／２ＣＹＣとする。相補ＰＷＭ
モードが設定されると、１／２ＣＹＣ＝０となる。相補
ＰＷＭモード関連の設定が終了し、タイマスタートレジ
スタてＴＳＴＲのＳＴＲ３，ＳＴＲ４ビットを１に設定
した後、最初のカウントクロックで出力は１／２ＣＹＣ
＝１となり、以後上記のトグル動作を繰り返す。

【０１６８】図３８には、この発明に係る割り込みＡ／
Ｄ変換スタートトリガのタイミングチャート図が示され
ている。相補ＰＷＭモードでは、周期設定レジスタとカ
ウンタＴＣＮＴ３とのコンペアマッチ、すなわち、ＴＧ
Ｒ３Ａ＝ＴＣＮＴ３と、カウンタＴＣＮＴ４のアンダー
フロー、すなわち、ＴＣＴＮ４＝０により割り込みを発
生することができる。割り込みの許可は、タイマインタ
ラプトイネーブルレジスタＴＩＥＲの設定により可能と
される。

【０１６９】相補ＰＷＭモードでは、周期設定レジスタ
とカウンタＴＣＮＴ３のコンペアマッチ、すなわち、Ｔ
ＧＲ３Ａ＝ＴＣＮＴ３と、カウンタＴＣＮＴ４のアンダ
ーフロー、すなわち、ＴＣＮＴ４＝０によりＡ／Ｄ変換
スタートトリガを発生することができる。このＡ／Ｄ変
換スタートトリガの許可は、上記タイマインタラプトイ
ネーブルレジスタＴＩＥＲのＴＴＥＧビットの設定によ
り可能とされる。

【０１７０】比較器は随時比較を行っているため、選択
されているカウンタ及びレジスタが初期値の状態でも一
致信号を出力する。アップダウンコントロール部では、
この一致信号をＥＶＥＮＴ信号として使用しているた
め、初期状態の一致信号で状態が遷移してしまうと正し
く動作しなくなる。そこで、一致信号は、タイマースタ
ートレジスタＴＳＴＲのＳＴＲ３，ＳＴＲ４ビットが１
でカウント動作しているときのみ有効とする必要があ
る。すなわち、次式（６）のように内部一致信号とスタ
ートビットの論理積をとり、ＥＶＥＮＴ信号とするもの
である。 ＥＶＥＮＴ＝ＳＴＲ３＊ｍｔｃ３＋ＳＴＲ４＊ｍｔｃ４ ・・・・・（６）

【０１７１】図３９には、上記相補ＰＷＭ制御を説明す
るための構成図が示されている。この発明に係る相補Ｐ
ＷＭ制御の基本的な考え方は、デッドタイムを保証する
ため、同一カウント方向の２つの平行線を一対として扱
い、トグル型ではなくセット／リセット型で出力波形を
生成するものである。

【０１７２】（1)ＤＯＷＮカウント時においては、設定
値とＴＣＮＴ３の一致で正相をオンにし、設定値とＴＣ
ＮＴ４の一致で逆相をオフにする。 （２）ＵＰカウント時においては、設定値とＴＣＮＴ４
の一致で正相をオフにし、設定値とＴＣＮＴ３の一致で
逆相をオンにする。

【０１７３】ここで、点ｘの値は、ＴＣＮＴ４とＴＧＲ
３Ａとの差をｌとすると、次の式（７）〜（１０）で求
めることができる。 ｌ＝ＴＧＲ３Ａ−ＴＣＮＴ４ ・・・・・・・・（７） ｘ＝ＴＧＲ３Ａ＋ｌ ＝２＊ＴＧＲ３Ａ−ＴＣＮＴ４ ・・・・・・・・（８） ｙ＝ｘ ＝２＊ＴＧＲ３Ａ−ＴＣＮＴ４ ・・・・・・・・（９） ＴＣＮＴ４＝２＊ＴＧＲ３Ａ−ｙ ・・・・・・・（１０）

【０１７４】したがって、上記の式で処理するとカウン
タの更新時に再計算するのではなく設定値ｙを書き換え
たときに限り計算処理を実行し、その結果をレジスタに
記憶することで相補ＰＷＭ出力が可能となる。谷の部分
でも同様に扱うようにする。この定数計算処理は、新旧
両方で比較が不要な期間Ｔｘで空いている比較器を利用
して実行する。

【０１７５】例えば、前記平成５年３月（株）日立製作
所発行「Ｈ８／３００３ハードウェアマニュアル」記載
のタイマのように、従来では、欠如していた前記サブカ
ウンタＴＣＮＴＳでカウントしていた部分を上記のよう
に計算処理で求め、さらに原理的に１つのサイクルが−
Ｔｄ−（Ｔｃ／２）〜＋Ｔｄ＋（Ｔｃ／２）の期間であ
ることから、従来の１サイクルＴｃのほかに２＊Ｔｄの
期間だけ新旧両方の値でカウント値と比較し、一致検出
を行うことが特徴である。

【０１７６】図４０には、上記のような計算方式に対応
したアップダウンコントロール部のブロック図が示され
ている。上記のような計算方式による制御においては、
従来のタイマに対して、次のようなハードウェアソース
が新たに必要となる。

【０１７７】（１）加減算機能付比較器ＡＵ＆ＣＭＰ この加減算機能付比較器ＡＵ＆ＣＭＰは、期間ＴａとＴ
ｂで新旧両方の設定値をそれぞれのカウント値と比較
し、さらにカウンタの存在しない部分の値を計算処理す
るために必要となる。 （２）テンポラリレジスタＴＥＭＰ 新旧両方でそれぞれのカウンタ値と比較するため、その
期間ＴａとＴｂだけユーザーレジスタ書き換え禁止期間
が発生する。この書き換え禁止期間を回避するためバッ
ファレジスタの値を一時的に記憶するテンポラリレジス
タＴＥＭＰが設けられる。 （３）ジェネラルレジスタＴＧＲ＃、ＴＢＲ＃ 上記期間Ｔａ，Ｔｂで比較するＴＧＲの計算値とＴＢＲ
の計算値を一時的に記憶するためのものである。 （４）選択器ＭＵＸ 上記の期間ＴａとＴｂで比較動作及び計算処理を実行す
るためにそれぞれのレジスタ値を適宜選択するものであ
る。

【０１７８】図４０に示した前記の方式では、計算処理
を行うために演算器やテンポラリレジスタが必要であっ
た。そこで、図２〜図３８で説明した通り、計算処理を
行わずに相補ＰＷＭを実現し、論理規模を小さくするこ
ともできる。つまり、図４１のブロック図に示すよう
に、山、谷のＶ字型部をカウントする専用のカウンタＴ
ＣＮＴＳを設ける。こらにこのカウンタＴＣＮＴＳを利
用することで、図４０演算器やテンポリレジスタを削減
することができる。さらに、このカウンタＴＣＮＴＳを
別のチャンネルとして用いるようにしてもよい。

【０１７９】前述の通り、この発明に係る相補ＰＷＭモ
ードでは、一定の期間（デッドタイム）間隔を持つ、２
本のアップカウントと、２本のダウンカウントを行うこ
とが必要である。このカウンタ動作の具体的な実現方法
は、種々変更可能である。例えば、４本のカウンタ、す
なわち、２本のアップカウンタと２本のダウンカウンタ
で構成することもできる。また、上記実施例のような３
本のアップダウンカウンタで構成することもでき、ある
いは計算で求めることもできる。

【０１８０】カウンタの動作範囲も下限値を０とする必
要はない。例えば、デューティ５０％の上下対称軸を０
としてもよい。更に、比較器の構成なども種々変更が可
能である。１本の比較レジスタは、全てのカウンタと比
較を行うものであるので、カウンタに対応する本数の比
較器を持てばよい。初期設定時にＴＣＮＴ３にデッドタ
イムを、ＴＣＮＴ４にＢ’００００を書くようにすると
よい。待機時（ＣＳＴ＝０）にＴＣＮＴ３の値をＴＤＤ
Ｒに転送するようにすれば、ＴＤＤＲを独立に設定する
必要がない。

【０１８１】図４２には、この発明にかかるタイマＢの
相補ＰＷＭモードとデータトランスファコントローラ
（データ転送装置）ＤＴＣの動作の一例を説明するため
のアドレスマップ図が示され、図４３にはその動作タイ
ミング図が示されている。

【０１８２】相補ＰＷＭモード１の場合、タイマＢのコ
ンペアマッチＴＧＲ３Ａ（山）割り込みによって、デー
タトランスファコントローラＤＴＣを起動する。上記Ｄ
ＴＣによって、ＲＡＭ上のコンペア値をバッファレジス
タ（ＴＧＲ３Ｄ，ＴＧＲ４Ｃ，ＴＧＲ４Ｄ）上に転送す
る。かかるレジスタは、連続領域となるように配置す
る。かかるデータ転送は、いわゆるブロック転送モード
を用いる。つまり、転送元アドレスレジスタと転送先ア
ドレスレジスタと、ブロックサイズと、転送回数を指定
することにより、１回の起動で、上記の例の場合には３
ワード分の転送を行う。かかる３ワード（ＴＧＲ３Ｄ，
ＴＧＲ４Ｃ，ＴＧＲ４Ｄ）は、前記の通り、連続アドレ
スとされ、上記のＤＴＣによって連続してライトが可能
とされる。ブロック転送モードについては、前記平成５
年３月（株）日立製作所発行「Ｈ８／３００３ハードウ
ェアマニュアル」又は特願平４−１３７９５４号に記載
されている。

【０１８３】上述のようにコンペアマッチＴＧＲ３Ａ割
り込みが発生するとデータトランスファコントローラＤ
ＴＣが起動される。上記ＤＴＣは、上記ＲＡＭからバッ
ファレジスタへのブロック転送を行う。山のデッドタイ
ム領域においては、前述の通りに、バッファレジスタか
らＴＲへの転送は行われない。デッドタイム領域をすぎ
ると、ＴＲに保持した内容をＴＧＲに、ＢＲの内容をＴ
Ｒに転送する。図４３において、斜線を付した部分はコ
ンペアに供される期間を示すものである。相補ＰＷＭモ
ード２の場合、タイマのアンダーフロー（ＴＣＮＴ４＝
０）割り込みによって、上記ＤＴＣを起動する他は、上
記図４２及び図４３と同様である。また、リセット同期
ＰＷＭモードも、概略図４２及び図４３と同様である。

【０１８４】図４４には、タイマＢの相補ＰＷＭモード
とデータトランスファコントローラＤＴＣの動作の他の
例を説明するためのアドレスマップ図が示されている。
モータを駆動するような場合、モータの駆動状態をモニ
タしつつ、コンペア値を設定する場合がある。かかる場
合には、前記図４２のように、予めコンペア値をＲＡＭ
上に設定しておくようなことはない。最新のコンペア値
を所定のＲＡＭ上に配置しておき、毎回上記ＤＴＣで同
じＲＡＭアドレスから、ＩＴＵのバッファレジスタに転
送する。この場合、ＤＴＣの転送カウンタを１に設定し
ておく。割り込みが発生すると、ＲＡＭ上の１ブロック
のコンペア値の転送を行い、このデータ転送が終わった
時点で、中央処理装置ＣＰＵに割り込みを要求し、かか
るＣＰＵにおいて次のコンペア値の準備や、ＤＴＣのレ
ジスタの再設定を行うようにする。

【０１８５】相補ＰＷＭモード３で、山／谷でデータを
更新する場合、タイマのコンペアマッチＴＣＮＴ３＝Ｔ
ＧＲ３Ａ（山）、アンダーフローＴＣＮＴ４＝０（谷）
割り込みによる例外処理ルーチンの先頭アドレス（例外
処理ベクタ）も共通にしておくと便利である。中央処理
装置ＣＰＵは、タイマカウンタＴＣＮＴ３，４がアップ
カウント状態にあるか、ダウンカウント状態にあるかを
判断する必要がなく、すなわち、山でデータを更新する
か、谷でデータを更新するかを判定する必要がない。最
新のコンペア値をＲＡＭ上の所定のアドレスに書き込め
ばよい。山／谷でのデータの書き換え（倍周期書き換
え）を可能にし、制御精度を向上させることができる。

【０１８６】図４５に、タイマＢ（ＩＴＵ）のリード／
ライト制御回路の一実施例のブロック図が示されてい
る。かかるタイマのレジスタのうち、初期設定にのみ必
要なレジスタの書き換えを禁止するビットとしてＣＮＴ
Ｌビットが設けられている。かかるＣＮＴＬビットが０
にクリアされているとき、書き換え許可状態にされ、Ｃ
ＮＴＬビットが１にセットされていると書き換え禁止状
態にされる。書き換えを禁止可能なレジスタの例として
は、ＴＣＲ３，４、ＴＭＤＲ３，４、ＴＩＯＲ３Ｈ，
Ｌ、ＴＩＯＲ４Ｈ，Ｌ、ＴＩＥＲ３，４、ＴＯＥＲ、Ｔ
ＯＣＲ、ＴＯＳＲ、ＴＧＣＲがある。アドレスはＢ’Ｆ
ＦＦＣ０〜ＦＦＣ９、ＦＦＣＣ〜ＦＦＣＦに配置され
る。ＴＳＲは除いている。タイマ全体はアドレスＢ’Ｆ
Ｆ８０〜ＦＦＥＦに配置される。

【０１８７】アドレスデコーダ回路によって、アドレス
を検出する。かかるアドレスデコーダによって、アドレ
スＢ’ＦＦＣ０〜ＦＦＣＦを検出した信号はナンドゲー
トＧ１に入力される。ナンドゲートＧ１の他方の入力
は、ＣＮＴＬビットとライト信号とされる。上記ナンド
ゲートＧ１の出力の反転が、アンドゲートＧ２に入力さ
れる。アンドゲートＧ２の出力がタイマＢ（ＩＴＵ）の
選択信号とされる。すなわち、アドレスＢ’ＦＦＣ０〜
ＦＦＣ９、ＦＦＣＣ〜ＦＦＣＦが選択されたとき、か
つ、ＣＮＴＬビットが１にセットされており、かつ、ラ
イト動作のときに、ナンドゲートＧ１の出力が０にな
り、アンドゲートＧ２の出力も０レベルになってＩＴＵ
の選択が禁止される。言い換えるならば、ＩＴＵに対す
るライト動作が禁止される。その外の条件では、ナンド
ゲートＧ１の出力が１になり、アドレスＢ’ＦＦ８０〜
ＦＦＥＦが選択されたときに、ＩＵＴが選択されてリー
ド／ライト動作が行われる。上記のように初期設定のみ
が必要な制御レジスタのライト動作を禁止することによ
り、誤書き込みによる誤動作を抑止することができる。

【０１８８】図４６には、この発明が適用されたシング
ルチップマイクロコンピュータを用いた制御システムの
一実施例の概略ブロック図が示されている。この実施例
では、ＡＣインダクションサーボモータなどのモータ制
御に向けられている。タイマＢ（ＩＴＵ）による相補３
相のＰＷＭ出力（ＴＩＯＣ３Ｂ〔Ｕ〕、ＴＩＯＣ３Ｄ
〔Ｕ＃〕、ＴＩＯＣ４Ａ〔Ｖ〕、ＴＩＯＣ４Ｃ〔Ｖ
＃〕、ＴＩＯＣ４Ｂ〔Ｗ〕、ＴＩＯＣ４Ｄ〔Ｗ＃〕）を
用いて、インバータ回路などのバッファ回路を介してモ
ータを駆動している。インバータ回路の前段にバッファ
回路を接続したりすることもできる。出力極性を選択で
きるので、バッファ回路の段数によって出力極性を選択
することができる。

【０１８９】これらの正相／逆相出力が、インバータ回
路の直列に接続されたトランジスタのゲートに入力され
ている。前述の通り、１６ビットタイマによる相補３相
のＰＷＭ出力の正相／逆相の変化点には、デッドタイム
を挿入することができるから、上記インバータ回路の直
列に接続されたトランジスタが同時にオン状態になり、
不所望の貫通電流を発生してしまうことがない。また、
正相／逆相が、両方共にオフの時間を、デッドタイムの
２倍以下にしているから、上記インバータ回路の直列に
接続されたトランジスタが同時にオフ状態になり、不安
定な状態を不所望の長時間にわたって発生してしまうこ
とがない。

【０１９０】かかるインバータ回路の出力が、モータを
駆動する。例えば、上記インバータ回路の出力がモータ
の内部で、例えばいわゆるＹ結線（又はスター結線）さ
れた固定子捲線に与えられ、２出力がハイレベル、１出
力がロウレベルにされると、抵抗分割によって電源電圧
の２／３が生成される。同様に、１出力がハイレベル
に、２出力がロウレベルにされると、抵抗分割によって
電源電圧の１／３が生成される。かかるハイレベルの期
間をＰＷＭ制御することによって、出力電圧を変化させ
ていくことができる。タイマＢ（ＩＴＵ）の相補ＰＷＭ
モードのカウンタの周波数を搬送波として、所望の正弦
波信号などをパルス信号で近似した出力を可能にする。
パルスのハイレベルの幅が、所望の正弦波信号などの振
幅に対応するようにされる。

【０１９１】インバータ回路は、電源回路・コンバータ
回路・平滑回路から電圧が供給される。かかる電源回路
・コンバータ回路・平滑回路の一部又は全部をインバー
タ回路と一体的に構成してもよい。この出力電流が所望
の値以上であることを検出して、この過電流検出信号を
遮断入力としてＴＩＯＣ３Ａに入力する。ＴＯＣＲのＸ
ＴＧＤビットを０にクリアしておくことにより過電流が
検出され、遮断入力が入力されると、ＴＯＳＲのＯＳ４
Ｄ，ＯＳ４Ｃ，ＯＳ３Ｄ，ＯＳ４Ｂ，ＯＳ４Ａ，ＯＳ３
Ｂビットで指定した内容が、それぞれＷ＃，Ｖ＃，Ｕ
＃，Ｗ，Ｖ，Ｕとして出力されて、インバータモータを
停止させることができる。また、ハードウェア的な出力
の停止の他、ソフトウェア処理が必要であれば、上記過
電流検出信号を割り込み入力ＮＭＩに入力すればよい。
あるいは、インプットキャプチャＴＧＲ３Ａ割り込みを
用いてもよい。遮断入力機能を使うことにより、中央処
理装置ＣＰＵのソフトウェア処理によって出力値を固定
するより、短い時間で出力を遮断することができる。ま
た、電圧の低下などを検出して、上記同様な処理を行う
ようにすることもできる。

【０１９２】２相のインバータ駆動電流を検出して、Ａ
／Ｄ変換器のアナログ入力ＡＩＮ４，５に入力する。こ
れらのアナログ入力は、上記タイマＢ（ＩＴＵ）のＴＣ
ＮＴ３のコンペアマッチＡ及び／またはＴＣＮＴ４のア
ンダーフローによって起動され、２チャンネル同時ない
し連続的にＡ／Ｄ変換する。

【０１９３】モータに接続された２相エンコーダパルス
（光学式エンコーダまたは回転エンコーダなど）を、波
形整形回路を介して、１６ビットタイマチャンネル１の
カウントクロック入力（ＴＣＬＫＣ，ＴＣＬＫＤ）とし
て入力される。この場合、チャンネル１は位相計数モー
ドで動作する。これによって、モータの位置と速度の検
出を行うことができ、これに基づいてモータ制御の相切
り替えを行う転流処理を行う。

【０１９４】モータの位置検出については、上記のほか
に種々の方法をとることができる。例えば、モータの誘
起電圧をＡ／Ｄ変換器によって検出して、モータの磁極
位置を判定して位置検出を行うことができる。また、モ
ータのホール素子の出力３本を１６ビットタイマチャン
ネル０のインプットキャプチャ入力（ＴＩＯＣ０Ａ，Ｔ
ＩＯＣ０Ｂ，ＴＩＯＣ０Ｃ）に入力する。モータの磁極
位置検出、回転速度を検出したりすることもできる。チ
ャンネル０にレジスタが４本あるため、これを有効に利
用することができる。

【０１９５】速度の指令などが、上位ＣＰＵ又はマイク
ロコンピュータから与えられる。これは、エンコーダの
出力とは別のパルス列として、１６ビットタイマチャン
ネル２のカウントクロック入力（ＴＣＬＫＡ，ＴＣＬＫ
Ｂ）に入力される。この場合、チャンネル２は位相計数
モードで動作する。上位のＣＰＵの他に、ボリュームな
どが出力するエンコーダ信号であってもよい。かかるエ
ンコーダパルスによってアップダウンカウントされたタ
イマカウンタの値を速度の指令などのパラメータとして
理解することができる。マイクロコンピュータは、速度
指令に合致するように、回転速度検出結果に基づいてＰ
ＷＭ出力制御を行う。

【０１９６】ＳＣＩは、そのほかの通信を行う。例え
ば、パネルやＥＥＰＲＯＭなどとの通信を行う。ＥＥＰ
ＲＯＭには固有のパラメータ情報を格納しておくことが
できる。あるいは、別のＣＰＵ又はマイクロコンピュー
タとの通信を行う。タイマＢ（ＩＴＵ）のそのほか出力
（ＴＩＯＣ０Ａなど）、及びタイマＡの出力は別のドラ
イバ回路を介して、例えばファンモータなどの、別のＤ
Ｃモータあるいはステッピングモータを駆動する。ＩＯ
Ｐ１〜３の出力は、各種スイッチやリレーなどの制御を
行う。

【０１９７】チャンネル３のコンペアマッチＴＣＮＴ３
＝ＴＧＲ３Ａ及びチャンネル４のアンダーフローＴＣＮ
Ｔ４＝０によってＡ／Ｄ変換器を起動して、２相のイン
バータ駆動電流（Ｉ１，Ｉ２）を検出し、変換終了割り
込みによって、この検出された電流値をＣＰＵが処理し
て、以後のチャンネル３と４のコンペア値（ＴＧＲ３
Ｄ，ＴＧＲ４Ｃ，ＴＧＲ４Ｄ）の設定に反映させる。モ
ータ内部の固定子捲線が、いわゆるＹ結線（又はスター
結線）、又はΔ結線されている場合には、電流値の総和
は０になるから、３相目に流れる電流は計算−（Ｉ１＋
Ｉ２）によって求めることができ、これを間接的に検出
することができる。かかる電流を検出して、ＰＷＭ制御
（パルス幅制御）を行うことにより、モータの出力トル
クを制御することができ、例えばトルクリップルなどを
低減させることができる。

【０１９８】センサ回路の出力をＡ／Ｄ変換器のアナロ
グ入力ＡＩＮ０〜３、６、７に入力する。センサ回路に
は、モータ駆動部分の温度検出や、電源回路の電圧検
出、電流検出などを含むことができる。アナログ入力Ａ
ＩＮ０〜３は、タイマＡのコンペアマッチによって起動
され、例えば、グループモード・シングルモードで変換
する。例えば、タイマＡのコンペアマッチを１ｍｓ間隔
で発生して、一定時間間隔でセンサ情報のサンプリング
を行う。また、センサ回路の動作状況を出力して、外部
トリガ（ＡＤＴＲＧ）に入力する。この外部トリガによ
って、例えばアナログ入力ＡＩＮ６の変換が起動され
る。一定時間毎などにこれを検出して、所望の処理を行
い、以降の相補ＰＷＭモードのコンぺア値の設定に反映
させる。

【０１９９】図４７には、この発明にかかるタイマ回路
のチャンネル０とチャンネル１との接続例を説明するた
めのブロック図が示されている。モータに接続された２
相のエンコーダパルスは、波形整形回路を介して１６ビ
ットタイマチャンネル１のカウントクロック入力（ＴＣ
ＬＫＣ，ＴＣＬＫＤ）として入力される。かかるチャン
ネル１は、前記レジスタＴＭＤＲのＭＤ３〜０ビットに
よって前記位相計数モードに設定される。

【０２００】カウンタＴＣＮＴ０は内部クロックをカウ
ントアップクロックにして、絶対的な時間を計測する。
つまり、カウンタＴＣＮＴ０はフリーランニング動作を
行う。前述の通り、前記レジスタＴＩＯＲ０ＡのＩＯＢ
３〜０ビットによって、チャンネル０のインプットキャ
プチャ信号Ｂにチャンネル１のクロック、すなわち、Ｔ
ＣＬＫＣ，ＴＣＬＫＤから生成されるカウンタＴＣＮＴ
１のカウントアップ／ダウンクロックを入力する。

【０２０１】上記レジスタＴＭＤＲのＢＦＢビットを１
にセットして、前記レジスタＴＧＲ０ＢとＴＧＲ０Ｄを
バッファ動作とする。すなわち、上記ＴＣＮＴ１のカウ
ントアップ／ダウンクロックが発生すると、ＴＣＮＴ０
の内容が上記ＴＧＲ０Ｂに転送される。また、このとき
ＴＧＲ０Ｂが保持していた内容がＴＧＲ０Ｄに転送され
る。ＴＧＲ０ＢとＴＧＲ０Ｄの内容の差をとることによ
って、エンコーダパルスのパルス幅を計測することがで
きる。ひいては、エンコーダ、すなわち、インバータモ
ータの速度を計測することができる。

【０２０２】前記の通り、上記レジスタＴＩＯＲ１のＩ
ＯＡ３〜０ビット、ＩＯＢ３〜０ビットによって、チャ
ンネル０のコンペアマッチ信号Ａ，Ｂをチャンネル１の
インプットキャプチャ信号として入力する。コンペアマ
ッチ信号を一定時間ごとに発生させることによって、前
記レジスタＴＧＲ０Ａ、ＴＧＲ０Ｃで設定された一定期
間毎に、２相のエンコーダのカウント値が前記レジスタ
ＴＧＲ１Ａ，ＴＧＲ１Ｂに転送される。例えば、ＴＧＲ
０ＣにＴＧＲ０Ａの半分の時間を設定する。ＴＧＲ０Ａ
のコンペアマッチ毎に、エンコーダのカウント値がＴＧ
Ｒ１Ａに得られ、ひいてはモータの回転位置、言い換え
るならば、エンコーダすなわちインバータモータの位置
を計測することができる。また、ＴＧＲ１Ｂに直前のコ
ンペアマッチＴＧＲ０Ｃの時のエンコーダのカウント値
が格納されているから、ＴＧＲ０Ａ−ＴＧＲ０Ｃの期間
に、ＴＧＲ１Ａ−ＴＧＲ１Ｂのカウント値だけエンコー
ダが回転したことになり、エンコーダひいてはモータの
回転速度を計測することができる。このように、モータ
の回転速度を検出することによって、モータのすべり率
などを計測することができ、モータの制御に利用するこ
とができ、モータの位置を検出することによって最適な
制御信号をモータに与えることができる。

【０２０３】図４８には、上記図４７の実施例の動作を
説明するためのタイミング図が示されている。カウンタ
ＴＣＮＴ０は前記の通りにフリーランニング動作を行
い、Ｂ’００００〜Ｂ’ＦＦＦＦのカウント動作を行
う。上記カウンタＴＣＮＴ１のカウント信号をキャプチ
ャ信号としてＴＣＮＴ０の内容がＴＧＲ０Ｂに転送され
る。次のキャプチャ信号が発生すると、ＴＧＲ０Ｂの内
容がＴＧＲ０Ｄに転送され、ＴＣＮＴ０の内容がＴＧＲ
０Ｂに転送される。ＴＯＲ０Ｄ−ＴＧＲ０Ｂの差によっ
てＴＣＮＴ１のカウント間隔を計測することができる。

【０２０４】ＴＣＮＴ０とＴＲＧ０Ａ，ＴＧＴ０Ｃが比
較され、一致すると中央処理装置ＣＰＵの処理によって
所望の一定時間に相当する値がＴＧＲ０Ａ及びＴＧＲ０
Ｃに加算される。すなわち、ＴＧＲ０Ａ，ＴＧＲ０Ｃの
コンペアマッチ信号は前記一定時間毎に発生する。ＴＧ
Ｒ０Ａのコンペアマッチ信号をキャプチャ信号として、
ＴＣＮＴ１の内容がＴＧＲ１Ａに転送される。ＴＧＲ０
Ｃのコンペアマッチ信号をキャプチャ信号としてＴＣＮ
Ｔ１の内容がＴＧＲ１Ｂに転送される。一定時間毎、例
えばＴＧＲ０Ａのコンペアマッチ毎のＴＣＮＴ１の値を
計測で、エンコーダの位置を計測できる。また、ＴＧＲ
１Ａ−ＴＧＲ１Ｂの差によって、別の一定期間ＴＧＲ０
Ａ−ＴＦＲ０Ｂの時間内のＴＣＮＴ１の変化量を計測す
ることができ、エンコーダの変化量・速度を計測するこ
とができる。これによって、モータの位置と速度を計測
することができる。ＴＣＬＫＣとＴＣＬＫＤによって、
ＴＣＮＴ１のカウントアップクロックが生成される。

【０２０５】図４９には、前記相補ＰＷＭモード３の場
合のＡ／Ｄ変換器の動作タイミングを説明するためのタ
イミング図が示されている。前記レジスタＴＩＥＲ３の
ＴＴＧＥビット、及び前記レジスタＴＩＥＲ４のＴＴＧ
Ｅビットを１にセットして、チャンネル３のコンペアマ
ッチＡ及びチャンネル４のアンダーフローの両方でＡ／
Ｄ変換器を起動させる。Ａ／Ｄ変換器は、制御レジスタ
により入力チャンネルＡＩＮ４，５に設定し、タイマに
よる起動を選択した状態にしておく。起動要因が発生し
ない状態では待機状態である。チャンネル３のコンペア
マッチＴＧＲ３Ａ及びチャンネル４のアンダーフローの
論理和信号がＡ／Ｄ変換器の起動信号としてタイマから
Ａ／Ｄ変換器に与えられる。

【０２０６】相補ＰＷＭモード１の場合には、チャンネ
ル３のコンペアマッチＴＣＮＴ３＝ＴＧＲ３Ａのみ、相
補ＰＷＭモード２の場合にはチャンネル４のアンダーフ
ローＴＣＮＴ４＝０のみ、相補ＰＷＭモード３の場合に
は、上記のようにチャンネル３のコンペアマッチ及びチ
ャンネル４のアンダーフローの両方が選択され、Ａ／Ｄ
変換器の起動信号としてタイマからＡ／Ｄ変換器に与え
られる。

【０２０７】上記選択した起動信号が発生するとＡ／Ｄ
変換が開始され、入力端子ＡＩＮ４及びＡＩＮ５から入
力されたアナログ信号が変換され、データレジスタに格
納される。これによって、モータの駆動電流を計測する
ことができる。そのほか、一定時間毎にＡ／Ｄ変換器の
そのほかの入力チャンネルを変換したい場合には、タイ
マＡのコンペアマッチなどによる割り込み処理で、中央
処理装置ＣＰＵに割り込み処理を行わせ、この割り込み
処理によってＣＰＵがＡ／Ｄ変換器の制御レジスタを再
設定して、所望のアナログ入力を変換して、そのほかの
センサ情報などを入力することができる。この結果を、
例えば中央処理装置ＣＰＵはパラメータ情報として所望
の処理を行う、以降のチャンネル３，４のコンペア値
（ＴＧＲ３Ｃ，ＴＧＲ４Ｃ，ＴＧＲ４Ｄ）の設定に反映
させる。

【０２０８】かかる変換の終了後は、制御レジスタによ
り入力チャンネルをＡＩＮ４，ＡＩＮ５に設定し、タイ
マによる起動を選択した状態にしておくことにより、再
びチャンネル３のコンペアマッチＴＣＮＴ３＝ＴＧＲ３
Ａ（山）又はチャンネル４のアンダーフローＴＣＮＴ４
＝０が発生すると、上記ＡＩＮ４，ＡＩＮ５が変換され
てモータの駆動電流が計測される。このようにして、Ｐ
ＷＭ出力に同期したモータ電流の計測ができる。ハード
ウェアによってＡ／Ｄ変換器を起動できるので山／谷の
時点からモータの駆動電流を計測するまでの時間を短縮
し、検出精度を向上させることができる。２相分の電流
を同時サンプリングすることにより、電流精度を向上さ
せてＰＷＭ制御精度を向上させることができる。

【０２０９】図５０には、上記Ａ／Ｄ変換器の一実施例
のブロック図が示されている。Ａ／Ｄ変換器は、コント
ロールロジック、バスインターフェイス、制御レジスタ
ＡＤＣＲＳ、ＡＤＣＲ、データレジスタＡＤＤＲＡ〜Ａ
ＤＤＲＨ、２ビット分圧、６ビット分圧及び２ビット分
圧を行う抵抗分圧回路（Ｄ／Ａ変換）、アナログマルチ
プレクサ、サンプルホールド・レベルシフト回路Ａ，
Ｂ、コンパレータアレイ（差動増幅器）Ａ，Ｂ、逐次比
較レジスタから構成される。一対のサンプルホールド・
レベルシフト回路Ａ，Ｂによる一対のアナログ入力の同
時サンプリングを行うことが可能にされている。

【０２１０】Ａ／Ｄ変換器の外部入力としては、電源
（Ｖcc、Ｖss、ＡＶcc、ＡＶss、ＶＲＥＦ）、アナログ
入力ＡＩＮ０〜ＡＩＮ７、外部トリガ信号ＡＤＴＲＧが
ある。シングルチップマイクロコンピュータの内部信号
としては、タイマＡとＢからの起動信号、アドレスバ
ス、リード信号、ライト信号、バスサイズ信号、要因ク
リア信号が与えられ、バスインターフェイスを介して内
部データバスとの間でデータの入出力が行われる。ま
た、割込信号ＡＤＩを出力する。かかる割込信号ＡＤＩ
は、割り込みコントローラＩＮＴに与えられて、上記デ
ータトランスファコントローラＤＴＣの起動信号又は中
央処理装置ＣＰＵの割込要求とされる。

【０２１１】コントロールロジックは、中央処理装置Ｃ
ＰＵから与えられるアドレスバスからのアドレス信号、
リード信号、ライト信号に基づいて、内部データバスと
の間でバスインターフェイスを介して制御レジスタＡＤ
ＣＳＲ、ＡＤＣＲ、データレジスタＡＤＤＲＡ〜ＡＤＤ
ＲＨとの間でデータの入出力を行う。コントロールロジ
ックには、外部トリガ信号ＡＤＴＲＧ及びタイマＡ，Ｂ
からの起動信号が入力される。コントロールロジック
は、上記制御レジスタＡＤＣＳＲ、ＡＤＣＲの内容に基
づいて、アナログ入力動作制御を行う。そして、コント
ロールロジックは、上記割込信号ＡＤＩを出力する。

【０２１２】制御レジスタＡＤＣＳＲ、ＡＤＣＲは、中
央処理装置ＣＰＵから内部データバス、バスインターフ
ェイスを介してリード／ライトが行われ、コントロール
ロジックの動作を指示し、上記アナログ入力の状態を表
示する。つまり、入力チャンネルの選択・変換モードの
選択等を行う。Ａ／Ｄ変換モードには、後述するように
１チャンネルの変換を行うセレクトモードと、複数チャ
ンネルの変換を行うグループモードがあり、これに加え
て１回の変換を行うシングルモードと繰り返して変換を
行うスキャンモードがある。

【０２１３】

【表１６】

【０２１４】制御レジスタＡＤＣＳＲは、Ａ／Ｄコント
ロール／スタータスレジスタであり、８ビットのリード
Ｒ又はライトＷが可能なレジスタであり、Ａ／Ｄ変換の
動作制御とステータスの表示を行う。このレジスタＡＤ
ＣＲＳはリセット時にＢ’００にイニシャライズ（初期
値）にされ、そのビット構成を上記表１６に示す。

【０２１５】ビット７のＡＤＦは、Ａ／Ｄ変換の終了を
示すスタータスフラグであり、クリア条件は、ＡＤＦ＝
１の状態で、ＡＤＦフラグをリードした後にＡＤＦフラ
グに０をライトしたとき、ＡＤＩ割り込みによりデータ
転送装置ＤＴＣ又はＤＭＡＣが起動されたときである。
セット条件は、シングルモードのときに、指定した全て
のチャンネルの変換を終了し、Ａ／Ｄ変換が終了したと
きと、スキャンモードのときに、指定した全てのチャン
ネルを一巡して変換したときである。

【０２１６】ビット６のＡＤＩＥは、Ａ／Ｄ変換の終了
による割り込み（ＡＤＩ）要求の許可又は禁止を選択す
る。ＡＤＩＥ＝０ならＡ／Ｄ変換の終了による割り込み
（ＡＤＩ）要求を禁止（初期値）し、ＡＤＩＥ＝１なら
Ａ／Ｄ変換の終了による割り込み（ＡＤＩ）要求を許可
する。

【０２１７】ビット５のＡＤＳＴは、Ａ／Ｄ変換の開始
又は停止を選択する。Ａ／Ｄ変換中は１を保持する。Ａ
ＤＳＴは、Ａ／Ｄ外部トリガ入力端子（ＡＤＴＲＧ）、
又はタイマのトリガ信号によって１にセットされる。Ａ
ＤＳＴ＝０のときはＡ／Ｄ変換を停止し、ＡＤＳＴ＝１
のときシングルモードならＡ／Ｄ変換を開始し、指定し
たチャンネルの変換が終了すると自動的に０にクリアさ
れる。ＡＤＳＴ＝１のときスキャンモードならＡ／Ｄ変
換を開始し、ソフトウェアにより０にクリアされまで連
続変換を行う。

【０２１８】ビット４のＣＫＳは、クロックセレクト信
号であり、Ａ／Ｄ変換時間の設定を行う。変換時間の切
り替えは変換停止中に行われる。ＣＫＳ＝０のときには
変換時間が２０ステート（基準クロックφを選択）とな
り、ＣＫＳ＝１のときには変換時間が４０ステート（基
準クロックφ／２を選択）となる。

【０２１９】ビット３のＧＲＰはグループモード信号で
あり、Ａ／Ｄ変換チャンネルの選択をセレクトモード又
はグループモードに指定する。このＧＲＰビットの設定
は、Ａ／Ｄ変換停止中に行われる。ＧＲＰ＝０のときに
はセレクトモードとされ、ＧＲＰ＝１のときにはグルー
プモードとされる。

【０２２０】ビット２〜０はチャンネルセレクト信号で
あり、上記ＧＲＰビットとともにアナログ入力チャンネ
ルを選択する。入力チャンネルの設定は、Ａ／Ｄ変換停
止中に行われる。ＧＲＰ＝０のときにはセレクトモード
のときには上記３ビットＣＨ２〜ＣＨ０の組み合わせに
よりＡＮ０〜ＡＮ７のいずれか１つが選ばれる。ＧＲＰ
＝１のときにはグループモードのときには上記３ビット
ＣＨ２〜ＣＨ０がＢ’０００ときにＡＮ０のみが選択さ
れ、それ以外は上記ＡＮ０とビットＣＨ１とＣＨ２の組
み合わせによりＡＮ１〜ＡＮ７が上記ＡＮ０と同時に選
ばれる。

【０２２１】制御レジスタＡＤＣＲは、Ａ／Ｄコントロ
ールレジスタであり、８ビットのリードＲ又はライトＷ
が可能なレジスタであり、Ａ／Ｄ変換の動作制御を行
う。このレジスタＡＤＣＳはリセット時にＢ’００にイ
ニシャライズ（初期値）にされ、そのビット構成を次の
表１７に示す。

【０２２２】

【表１７】

【０２２３】ビット７のＩＮＦは、インターバルビット
であり、インターバル動作を指定する。インターバル動
作では、ＢＵＳＹ信号が活性状態のとき、新しいＡ／Ｄ
変換動作を開始しない。ＡＤＦフラグを０にクリアする
ことにより、ＢＵＳＹ信号を活性状態にして、新しいＡ
／Ｄ変換動作を開始させることができる。ＩＮＦ＝０は
通常動作であり、ＩＮＦ＝１が上記インターバル動作で
ある。

【０２２４】ビット６のＰＷＲは、電源ビットであり、
変換開始モードを設定する。変換開始モードについて
は、高速変換モードと低消費電力モードからなる。

【０２２５】ビット５〜４のＴＲＧＳ１，ＴＲＧＳ０
は、タイマトリガセレクトビットであり、トリガ信号に
よるＡ／Ｄ変換開始の許可又は禁止を選択する。ＴＲＧ
Ｓ１，ＴＲＧＳ０の設定は、Ａ／Ｄ変換停止中に設定さ
れる。上記２ビットのＴＲＧＳ１，ＴＲＧＳ０の組み合
わせより、次の４通りが選択できる。（１）ソフトウェ
アによるＡ／Ｄ変換の開始のみを許可する。（２）タイ
マトリガ（タイマＢ）によるＡ／Ｄ変換の開始を許可す
る。タイマＢのいずれの信号をトリガするかは、ＴＩＥ
ＲのＴＴＧＥビットで選択することができる。複数のト
リガ、例えばＴＧＲ３ＡのコンペアマッチとＴＣＮＴ４
のアンダーフローを用いることができる。（３）タイマ
トリガ（タイマＡ）によるＡ／Ｄ変換の開始を許可す
る。（４）外部トリガ端子によるＡ／Ｄ変換の開始を許
可する。

【０２２６】ビット３のＳＣＡＮは、スキャンモードで
あり、Ａ／Ｄ変換の動作モードをシングルモード又はス
キャンモードの選択を行う。ＳＣＡＮ＝０ならシングル
モードとなり１回の変換を行う。ＳＣＡＮ＝１ならスキ
ャンモードとなり、繰り返し変換を行う。

【０２２７】ビット３のＤＳＭＰは、同時サンプリング
モードであり、２チャンネルの同時サンプリング動作を
許可又は禁止する。この同時サンプリング動作の詳細に
つていは後に説明する。ＤＳＭＰ＝０なら通常サンプリ
ング動作する。ＤＳＭＰ＝１なら同時サンプリング動作
とし、所定のタイミングでサンプルホールド・レベルシ
フト回路Ａ，Ｂに一対のアナログ入力が同時に入力され
て保持される。

【０２２８】ビット１と０のＢＵＦＥ１，ＢＵＦＥ０は
バッファイネーブルであり、データレジスタＡＤＤＲＡ
〜ＡＤＤＲＤをバッファレジスタとして使用するかしな
いかを選択する。

【０２２９】データレジスタＡＤＤＲＡ〜ＡＤＤＲＨ
は、中央処理装置ＣＰＵから内部データバス及びバスイ
ンターフェイスを介してリード／ライトが可能であり、
アナログ入力データ、言い換えるならば、Ａ／Ｄ変換結
果が格納される。特に制限されないが、これらのデータ
レジスタＡＤＤＲＡ〜ＡＤＤＲＨは、それぞれが１６ビ
ットからなり、Ａ／Ｄ変換されたデータが１０ビットで
あるときには、下位８ビットが下位バイト（ビット７〜
０）に、上位２ビットが上位バイト（ビット９と８）に
転送保持される。上位バイトのビット１５〜１０は使用
されないが、リードすると常に０が読み出されるように
される。この実施例では、データの読み出しは、バイト
又はワード選択ができるようにされる。つまり、１０ビ
ット分解能のＡ／Ｄ変換出力はワードモードとして読み
出され、８ビット分解能のＡ／Ｄ変換出力はバイトモー
ドとして上位８ビット（ビット９〜２）が読み出される
ようにされる。

【０２３０】アナログマルチプレクサは、コントロール
ロジックの出力する選択信号に基づいてアナログ入力Ａ
ＩＮ０〜ＡＩＮ７を選択し、それに対応したアナログ信
号を内部に取り込む。このアナログマルチプレクサは、
上記図１の入出力ポートＩＯＰ９に含まれるようにして
もよい。

【０２３１】サンプルホールド・レベルシフト回路は、
コントロールロジックから出力されるサンプリング信号
に基づいて、アナログマルチプレクサで選択されたアナ
ログ入力信号をサンプリングしてホールド（蓄積）す
る。この実施例では、２個のサンプルホールド回路Ａと
Ｂが設けられており、それぞれには独立したサンプリン
グ信号ＡとＢが与えられる。それ故、上記サンプリング
信号ＡとＢにより独立したタイミングでサンプリングす
ることも、同時にサンプリングすることもできるように
される。図４６のシステムにおいて、２つのアナログ入
力チャンネルＡＩＮ４，ＡＩＮ５を同時にサンプリング
すると都合がよい。モータ駆動電流を同時に検出でき、
更に３本目の電流を計算する際にも相互の電流値の精度
を向上でき、モータ駆動の精度を向上することができ
る。

【０２３２】レベルシトフ回路ＡとＢは、レベルシフト
信号ＡとＢにより上記ホールドされた入力信号をレベル
シフトさせる。このレベルシフト動作は、１回目のＡ／
Ｄ変換結果に基づいて行われる。例えば、基準電圧ＶＲ
ＦＥ対応したアナログ入力範囲を４等分した電圧範囲の
うち、ＶＲＥＦ／４〜ＶＲＥＦ／２のサブレンジ領域内
に上記ホールドされた入力信号をシフトさせる。

【０２３３】コンパレータアレイＡとＢは、それぞれが
５個の差動増幅回路で構成される。これらのコンパレー
タアレイＡとＢは、サンプルホールド回路ＡとＢにホー
ルドされた入力信号と、局所抵抗分圧回路により形成さ
れた複数の基準電圧（５本）とを比較し、比較結果を出
力する。すなわち、２ビット分の比較を同時に行うこと
ができる。比較結果は、コントロールロジックにより２
進信号化されて逐次比較レジスタに格納される。

【０２３４】１回目の比較では、抵抗分圧回路の上位２
ビットとの比較を行う。この比較結果に基づいてレベル
シフト信号ＡとＢがそれぞれ形成されて、レベルシフト
回路ＡとＢにより上記のようにサブレンジ領域内にホー
ルドされた入力信号をシフトさせる。２回目以降の変換
動作は、局所分圧回路（６ビット分圧）により１／６４
の分圧電圧を形成し、そのうちの２ビット分がセレクタ
を通して選択され、更に２ビット分圧により分圧された
電圧が上記コンパレータアレイＡ又はＢに供給されるこ
とにより行われる。このような動作を繰り返すことによ
り最下位ビットまでの変換動作が行われる。Ａ／Ｄ変換
動作の終了時に、コントロールロジック（逐次比較レジ
スタ）に保持された変換データがデータレジスタＡＤＤ
ＲＡ〜ＡＤＤＲＨのいずれかに転送される。

【０２３５】抵抗分圧回路（Ｄ／Ａ変換）は、例えば１
０ビット分解能とされるときには、基準電圧Ｖref とア
ナログ接地電圧ＡＶssの間を１０２４個の抵抗により分
圧された分圧電圧を形成することが必要とされる。この
ようにすると、抵抗数が増大してしまうので、この実施
例では上記のように上位２ビット分圧、６ビット分圧及
び下位２ビット分圧の３つの分圧回路に分けることによ
り、抵抗数を大幅に低減させている。つまり、この実施
例の分圧抵抗回路は、上位２ビット分圧回路と６ビット
と２ビットに分けられた局所分圧回路で構成される。上
位２ビット分圧回路は、ＶＥＲＦ、３ＲＥＦ／４、ＶＲ
ＥＦ／２、ＶＲＥＦ／４及び０Ｖを形成して、レジスタ
シフト回路及びコンパレータアレイに供給する。

【０２３６】６ビット局所分圧回路は、上記ＶＲＥＦ／
４〜ＶＲＥＦ／２の範囲を１／６４に分圧してなる６４
通りの分圧電圧を形成し、逐次比較レジスタの内容によ
る指定に基づいてセレクタが制御されて上位から順に２
ビット分ずつに対応された分圧電圧を出力する。この分
圧出力は、さらに下位２ビット分圧により分圧されてコ
ンパレータアレイに供給されてＡ／Ｄ変換動作に用いら
れる。アナログ電圧ＡＶcc、ＡＶssは、アナログ部（マ
ルチプレクサ、サンプルホールド回路、コンパレータア
レイなど）の電源とされる。

【０２３７】図５１には、この発明に係るシングルチッ
プマイクロコンピュータの動作の一例を説明するための
フローチャート図が示されている。リセットを解除する
ことにより、マイクロコンピュータの初期設定が行われ
る。これには前記タイマＩＴＵやＤＴＣ及びＡ／Ｄ変換
器の初期設定も含まれる。Ａ／Ｄ変換器は、ＩＴＵのト
リガに従って入力チャンネルＡＩＮ４，５を変換するよ
うに設定される。タイマＡは、インターバルタイマとし
て動作を開始させる。

【０２３８】上記のような初期設定が終了すると、モー
タの起動要求待ち状態になる。モータの起動要求は、例
えば上位のＣＰＵから入出力ポートを介して与えられ
る。このモータの起動要求が入力されると、所望の処理
に従ってコンペア値が算出されて、これがＲＡＭ上の第
１の領域に配置される。

【０２３９】次に、ＩＴＵが起動され、相補ＰＷＭ出力
が行われ、割り込み待ち状態になる。コンペアマッチＴ
ＣＮＴ３＝ＴＧＲ３Ａ（ＩＭＩＡ３）割り込み（山）あ
るいはアンダーフローＴＣＮＴ４＝０（ＵＶＩ４）割り
込み（谷）が発生すると、Ａ／Ｄ変換器に起動信号が与
えられて自動的ないしハードウェア的に初期設定に従っ
て入力チャンネルＡＩＮ４，５がＡ／Ｄ変換される。ま
た、上記ＩＭＩＡ３割り込み（山）あるいはＵＶＩ４割
り込み（谷）によってＤＴＣが起動され、前記ＲＡＭ上
の所定のアドレスからＩＴＵのバッファレジスタＴＧＲ
３Ｄ，ＴＧＲ４Ｃ，ＴＧＲ４Ｄにコンペア値が転送さ
れ、ＰＷＭのデューティが変更される。

【０２４０】ＣＰＵの割り込み処理ルーチンによってＴ
ＧＲ１Ａをリードしてモータ位置の確認が行われる。ま
た、ＴＧＲ０Ｂ，ＴＧＲ０Ｄをリードして、その差分
（ＴＧＲ０Ｂ−ＴＧＲ０Ｄ）を計算することにより、モ
ータの速度が確認される。Ａ／Ｄ変換結果をリードし
て、２相分のモータ駆動電流を得るとともに、これに基
づいて３相目のモータ駆動電流を算出する。

【０２４１】ＴＣＮＴ２をリードして速度司令を確認す
る。そのほか、予めＲＡＭ上の第２の領域に保持してい
たセンサ回路の入力値をリードする。上記のモータの位
置・速度、モータ駆動電流、そのほかのセンサの入力値
を参照して所望の処理を行って新しいコンペア値が算出
され、これをＲＡＭ上の第１の領域に書き込む。例え
ば、モータの速度と速度司令とを比較し、モータの速度
が遅いならばモータのトルクを大きくするようにする。
このとき、モータの駆動電流値をモニタしつつ、トルク
を変更するようにすることにより、トルクリップルを低
減させることができる。

【０２４２】そして、上記割り込み待ち状態に戻る。一
方、ＴＩＯＣ３Ａ端子によるインプットキャプチャ（Ｉ
ＭＩＣ３）割り込みが発生すると、自動的に出力値が遮
断され、ＴＯＳＲの値が出力されてＰＷＭ出力値が固定
される。ＣＰＵの割り込み処理ルーチンによって、モー
タの停止処理が行われる。その後、モータの起動要求待
ち状態になる。

【０２４３】タイマＡのインターバルタイマ割り込みが
発生すると、Ａ／Ｄ変換器の設定変更を行い、ソフトウ
ェアの起動によってモータ駆動電流以外のセンサ入力値
をＡ／Ｄ変換する。変換された結果は、ＲＡＭ上の第２
の領域に保持される。そして、Ａ／Ｄ変換器の設定を元
に戻してリターンする。

【０２４４】コンペアマッチＴＣＮＴ０＝ＴＧＲ０Ａ
（ＩＭＩＡ０）割り込みが発生すると、ＴＧＲ０Ａ，Ｔ
ＧＲ０Ｃの値に所望の一定値を加算してリターンする。

【０２４５】各相の変調関数を ｕ＝（１／２）（ｍ×ｓｉｎ（ωｔ）＋１） ｖ＝（１／２）（ｍ×ｓｉｎ（ωｔ−２π／３）＋１） ｗ＝（１／２）（ｍ×ｓｉｎ（ωｔ＋２π／３）＋１） とする。すなわち、正弦波の正方向に振幅が大きいとき
デューティを大きく、負方向に大きいときデューティを
小さくするようにする。このとき、復調された結線間の
電圧波は、電圧がＥのとき一例としてＵ−Ｖ＝（３／
２）^1/2 ×Ｅ×ｍ×ｓｉｎ（ωｔ＋π／６）とされる。
その他の結線間の電圧波は、上記と１２０°（２π／
３）の位相差を持つ正弦波となる。かかる電圧に従っ
て、コイルに電流が流れることによって、モータを回転
させることができる。相補ＰＷＭの周期を、かかる関数
の周期（１／ω）より十分に小さくし、ＰＷＭの山／谷
に相当する各時点での上記変調関数の振幅に比例した、
ＰＷＭデューティを得られるように、コンペア値を設定
する。

【０２４６】図５２には、上記ＰＷＭの波形図が示され
ている。同図には、１サイクルを１５分割した場合の正
弦波ＰＷＭ波形が示されており、（Ａ）には変調率ｍを
１とし、（Ｂ）には変調率ｍを０．６にした場合が示さ
れている。この変調率ｍは０から１までの値をとり得る
ものである。

【０２４７】上記のように、モータの速度と速度司令を
比較し、この結果に基づいてトルクの計算を行う。トル
クの制御は、加減速のトルクやモータ負荷に見合ったト
ルクをモータに与えるようにする必要がある。トルク制
御の結果に基づいて、必要なトルクを得るのに必要な電
流と位相が計算される。モータの駆動電流値のＡ／Ｄ変
換器によるモニタ結果とし比較して、モータの位置（例
えば磁極位置）をモニタしたりしつつ、上記関数ｍ、ω
を決定し、これに従ってコンペア値、ひいてはＰＷＭデ
ューティを得るようにするものである。この実施例のＩ
ＴＵ（タイマＢ）では、０％〜Ｔｄ、１００％−Ｔｄ〜
１００％も含めて、任意のデューティのＰＷＭ出力を形
成することができる。０％〜Ｔｄ、１００％−Ｔｄ〜１
００％の出力を可能にしたことにより、結線間の最大電
圧・最小電圧の低下、すなわち、振幅の低下を防止する
ことができる。０％、１００％のデューティを同期して
出力させることができるから、結線間の最大電圧・最小
電圧の低下、すなわち、振幅の低下を防止することがで
きる。

【０２４８】図５３には、この発明に係るシングルチッ
プマイクロコンピュータを用いた制御システムの他の一
実施例の概略ブロック図が示されている。同図の制御シ
ステムは、特に制限されないが、ブラシレスＤＣモータ
の制御システムに向けられている。

【０２４９】この実施例では、１６ビットタイマによる
相補３相のＰＷＭ出力（ＴＩＯＣ３Ｂ〔Ｕ〕、ＴＩＯＣ
３Ｄ〔Ｕ＃〕、ＴＩＯＣ４Ａ〔Ｖ〕、ＴＩＯＣ４Ｃ〔Ｖ
＃〕、ＴＩＯＣ４Ｂ〔Ｗ〕、ＴＩＯＣ４Ｄ〔Ｗ＃〕）を
用い、インバータ回路を介してモータを駆動している。
この場合、リセット同期ＰＷＭモードが使用される。

【０２５０】ブラシレスＤＣモータに装着されたホール
素子の出力が、タイマＢのインプットキャプチャ入力
（ＴＩＯＣ０Ａ，ＴＩＯＣ０Ｂ，ＴＩＯＣ０Ｃ）に入力
される。このインプットキャプチャ動作によってモータ
の位置検出を行うことができる。例えば、ホール素子が
６０°間隔で配置されているとする。インプットキャプ
チャによって、ホール素子の位置、すなわち、モータの
位置を判定することができる。このとき、インプットキ
ャプチャ値を逐次蓄積しておくことにより、例えば６０
°毎の時間、ひいてはモータの回転速度を測定すること
もできる。

【０２５１】速度制御演算は、上記モータの速度と速度
司令とを比較して、電流値を計測する。位置検出の結果
とに基づいて、Ｕ，Ｖ，Ｗ相の上下アームの通流状態の
切り換えが行われる。１２０°通電方式では、Ｕ，Ｖ，
Ｗ相のいずれか１つの相が順番に駆動される。駆動され
ていない相は、例えば前記レジスタＴＯＥＲの所定ビッ
トを０にクリアして、タイマの出力を禁止してポート出
力として所定のレベルを出力することができる。

【０２５２】あるいは、前記レジスタＴＧＣＲのＦＢビ
ットを０にクリアしてホール素子の入力（ＴＩＯＣ０
Ａ，ＴＩＯＣ０Ｂ，ＴＩＯＣ０Ｃ）のインプットキャプ
チャ信号をフィードバック入力として用い、１相のリセ
ット同期ＰＷＭ出力を許可し、そのほかを所定のレベル
にすることができる。例えば、ＴＧＣＲのＰビットを１
にセットし、Ｎビットを０にクリアした状態では、ＴＩ
ＯＣ０Ａの立ち上がりエッジからＴＩＯＣ０Ｂの立ち上
がりエッジまでＵ相のリセット同期ＰＷＭ出力を行い、
ＴＩＯＣ０Ｂの立ち上がりエッジからＴＩＯＣ０Ａの立
ち上がりエッジまでＵ相出力をロウレベルにする。ＴＩ
ＯＣ０Ａの立ち下がりエッジからＴＩＯＣ０Ｂの立ち下
がりエッジまでＵ＃相はハイレベル出力を行い、ＴＩＯ
Ｃ０Ｂの立ち下がりエッジからＴＩＯＣ０Ａの立ち下が
りエッジまでＵ＃相出力をロウレベルにする。

【０２５３】図５４に、図５３の制御システムにおける
タイマ出力のタイミング図が示されている。同図は、レ
ジスタＴＧＣＲをＢＤＣ＝１、Ｎ＝０、Ｐ＝１、ＦＢ＝
０としたリセット同期ＰＷＭモードによって、いわゆる
１２０°通電方式を実現した例である。Ｕ相は、ＴＩＯ
Ｃ０Ａの立ち下がりエッジから、ＴＩＯＣ０Ｂの立ち下
がりエッジまで、Ｕ＃相は、ＴＩＯＣ０Ａの立ち上がり
エッジからＴＩＯＣ０Ｂの立ち上がりエッジまで出力さ
れる。出力が禁止された場合、ロウレベルを出力る。正
相のみリセット同期ＰＷＭはけいが出力される。逆相は
ゲート信号が出力される。

【０２５４】上記実施例によれば、以下の作用効果が得
られる。すなわち、 （１） サブカウンタＴＣＮＴＳを設けて、上限（Ｔｃ
／２＋ＤＴＲ）から下限０までカウントする平行な２本
のアップカウント及びダウンカウントを実現することに
より、０％〜１００％のデューティのＰＷＭ出力を得る
ことができ、設定範囲の制約を無くしてソフトウェアの
負担を軽減させることができるという効果が得られる。

【０２５５】（２） デューティ５０％に対して対称に
でき、上アーム（Ｕ，Ｖ，Ｗ）と下アーム（Ｕ＃，Ｖ
＃，Ｗ＃）を対称にできる。上アームと下アームが同時
にオンすることがないから、正相及び逆相出力がいずれ
も非活性状態の期間の長さをデッドタイムの２倍以下に
できる。このことはインバータモータの駆動に適してお
り、任意のデューティが出力可能であり、速度ないしト
ルクのリップルを無くして円滑な回転制御が可能になる
という効果が得られる。

【０２５６】（３） 比較レジスタの更新タイミングを
山、谷又は山と谷の両方の中から選択することにより、
書き換え禁止期間を無くしてソフトウェアの負担を軽減
することができ、０％出力、１００％出力に同期して出
力可能にし、インバータモータの駆動の最大トルクを発
生することができるという効果返られる。

【０２５７】（４） 比較レジスタの更新タイミングを
山と谷の両方で書き換え可能にしたことにより、制御の
精度を向上させることができるという効果が得られる。

【０２５８】（５） １つの比較器に対して入力するカ
ウンタ（ＴＣＮＴ３，ＴＣＮＴ４）と入力する比較レジ
スタ（ＴＤＣＲ、ＴＤＤＲ）を選択可能にすることによ
り、物理的・物理的規模の増加を抑制することができる
という効果が得られる。

【０２５９】（６） ＢＲのバッファとなるＴＲを設け
ることにより、レジスタの書き換えタイミングを任意に
することができ、ソフトウェアに負担をかけることがな
いという効果が得られる。

【０２６０】（７） 制御などのレジスタの書き込みを
禁止可能にしたことにより、初期設定のみが必要な制御
レジスタの誤書き込みによるタイマの誤動作を防止する
ことができるという効果が得られる。

【０２６１】（８） バッファレジスタを連続領域とす
ることによって、ＤＴＣなどのデータ転送装置によるラ
イトを可能にし、かかるＤＴＣをコンペアマッチ（上限
値）又はアンダーフロー（下限値）によって起動するこ
とによって、ソフトウェアの負担なく、ＰＷＭデューテ
ィの設定を行うことができるという効果が得られる。

【０２６２】（９） インターバルタイマのコンペアマ
ッチ周期によるアップダウンタイマのカウント値（２相
エンコーダ）をキャプチャ可能としたことにより、位置
検出をすることができる。アップダウンタイマのカウン
ト入力のパルス幅を検出して速度の検出ができる。速度
ないし位置サンプリング周期に同期した速度／位置検出
を可能にして、外部回路を削除し、ソフトウェアの負担
を軽減させることができる。インバータモータのエンコ
ーダの出力を、上記アップダウンタイマのクロック入力
とすることにより、インバータモータのサンプリング周
期に同期した速度／位置検出を可能にすることができる
という効果が得られる。エンコーダ入力のカウンタをカ
スケード接続可能にして、モータの位置検出のダイナミ
ックレンジを広げることができる。

【０２６３】（１０） １つのカウンタ（ＴＣＮＴ０）
に対して、インプットキャプチャ入力３本以上設け、イ
ンバータモータのホール素子の出力を入力することによ
り、インバータモータが所定の位置になった時間を測定
することができ、ひいては速度／位置検出を可能とする
ことができるという効果が得られる。

【０２６４】（１１） ２相エンコーダを２組としたこ
とにより、一方をモータのエンコーダ入力としつつ、他
方を別の入力とすることができ、例えば速度指令列を入
力することができるという効果が得られる。

【０２６５】（１２） 山と谷の両方でＡ／Ｄ変換器を
起動可能にし、モータ駆動電流を電流−電圧変換したア
ナログ入力をＡ／Ｄ変換器に入力することにより、ＰＷ
Ｍ出力に同期してモータ駆動電流の計測を行うことがで
き、モータ駆動の制御を容易にすることができるという
効果が得られる。Ａ／Ｄ変換器に複数のサンプルホール
ド回路を設けて、３相のモータ駆動電流のうち、複数を
同時にサンプリングすることができ、モータ駆動電流の
測定精度を向上でき、ひいてはモータの制御精度を向上
することができる。

【０２６６】（１３） 内部クロックのエッジ検出を選
択可能にしたことにより、内部信号本数を増やすことな
く、また、制御レジスタの制御ビットを有効に利用して
選択可能なカウントアップクロックを増やすことができ
るという効果が得られる。

【０２６７】以上本発明によりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、タイ
マの全体的なチャンネルの数は５チャンネル＋サブカウ
ンタに限定されず、追加や削除が可能である。チャンネ
ル３ないし４及びサブカウンタに相当する機能を有して
いればよい。例えば、サブカウンタを汎用のタイマカウ
ンタとして使用できるようにしてもよい。あるいは、全
体のチャンネル数を１６チャンネルなどとしてもよい。
一体のモジュールないし機能ブロックとして構成するほ
か、分割していわゆるタイマネットワークなどのよう
に、相互に接続するようにしてもよい。タイマジェネラ
ルレジスタＴＧＲの数も任意の数とすることができる。
動作モードや制御レジスタの構成についても種々変更が
可能である。制御システムの種類、モータの種類などに
応じてモータの位置及び速度を計測することができるモ
ードやＴＧＲの数を用意しておけばよい。

【０２６８】マイクロコンピュータのその他の機能ブロ
ックについても何ら制約されない。ＣＰＵやそのほかの
モジュールないし機能ブロックの一部又は全部は内蔵さ
れなくてもよい。例えばＣＰＵを取り除いて、外部のマ
イクロプロセッサからリード／ライト可能な半導体集積
回路装置で構成することもできる。タイマ入出力端子
は、入出力ポートと兼用されず、独立の端子としてもよ
い。Ａ／Ｄ変換器の構成やＤＴＣの構成も種々変更可能
である。ＤＴＣなどのデータ転送装置によって、ＰＷＭ
出力のデューティを設定するレジスタを容易に書き換え
られるようにしておくことが望ましい。

【０２６９】応用システムも前記実施例に限定されな
い。一部の機能を削除したり、あるいは新規な機能を追
加したりすることは容易である。モータの種類もＡＣ同
期モータ、ＤＣサーボモータなどでもよい。固定子のコ
イルを駆動する電流を制御して、かかる電流による誘導
磁場によって回転するモータであればよい。相補ＰＷＭ
モードを用いる１８０°通電方式を用いるモータとして
は、特に、かご型インダクションモータなどが代表的と
され、産業用汎用インバータなどに用いることができ
る。応用システムもエアーコンデショナー、冷凍機、ポ
ンプ、工作機械などに用いることができる。

【０２７０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるマイク
ロコンピュータに適用した場合について説明したが、そ
れに限定されるものではなく、その他の半導体集積回路
装置又はデータ処理装置にも適用可能であり、本発明は
少なくともモータを制御可能な６相ＰＷＭ出力機能を有
する半導体集積回路装置又はデータ処理装置等の制御装
置及びそれを用いた制御システムに広く利用することが
できる。

【０２７１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、（１）デッドタイムに相当
する時間差を持った２本のアップカウンタ、及び２本の
ダウンカウンタを設け、これを上限値と下限値（１／２
周期＋デッドタイム）の間をカウントするようにし、相
対的に大き値をカウントするアップカウントと、相対的
に大きな値をカウントするダウンカウントとが上限値に
接するようにし、相対的に小さな値をカウントするアッ
プカウントと相対的に小さな値をカウントするダウンカ
ウントとが１／２周期に相当するカウント値で交わるよ
うにし、相対的に大きな値をカウントするアップカウン
トと相対的に大きな値をカウントするダウンカウントと
がデッドタイムに相当するカウント値で交わるように
し、相対的に小さな値をカウントするアップカウントと
相対的に小さな値をカウントするダウンカウントとが下
限値で接するようにし、上下対称のカウントを実現しす
る。

【０２７２】かつ、（２）第１の比較レジスタ（ＴＧ
Ｒ）と第２の比較レジスタ（ＢＲ）を、上記カウンタと
比較可能にし、上記カウント値がデッドタイム以下の場
合と、１／２周期に相当するカウント値以上のとき両方
の比較を行い、デッドタイム以上かつ１／２周期に相当
するカウント値以下のとき第１の比較のみを行う。

【０２７３】かつ、（３）正相出力がオフレベルの状態
で、比較レジスタが相対的に小さい値をカウントするア
ップカウントに一致すると、逆相出力をオンレベルに
し、比較レジスタが相対的に大きい値をカウントするダ
ウンカウントに一致すると、逆相出力をオフレベルに
し、逆相出力がオフレベルの状態で比較レジスタが相対
的に大きい値をカウントするアップカウントに一致する
と、正相出力をオフレベルにし、比較レジスタが相対的
に大きい値をカウントするダウンカウントに一致する
と、正相出力をオンレベルにする。

【０２７４】かつ、（４）ＣＰＵは第２の比較レジスタ
にライトし、両方の比較を行う領域から第１の比較のみ
を行う領域に遷移したときに、第２の比較レジスタから
第１の比較レジスタへのデータ転送を行うことを可能に
する。更に、アップカウント時の両方を行う領域から、
第１の比較のみを行う領域に遷移したときに、第２の比
較レジスタから第１の比較レジスタへのデータ転送を行
うこと、または、ダウンカウント時の両方の比較を行う
領域から第１の比較のみを行う領域に遷移したときに、
第２の比較レジスタから第１の比較レジスタへデータ転
送を行うこと、または、アップ及びダウンカウント時の
両方の比較を行う領域から第１の比較のみを行う領域に
遷移したときに、第２の比較レジスタから第１の比較レ
ジスタへのデータ転送を行うことを選択可能にする。

【０２７５】上記により、（１）ソストウェアに負担を
かけることなく、デューティ０〜１００％ Ｗ出力可能
な相補ＰＷＭ出力を行うことができる。（２）０％、１
００％の位相を合わせることができる。（３）正相／逆
相間のオン−オフの切り換え時に、必ずデッドタイム
（ノンオーバーラップ時間）を持つことができる。
（４）正相／逆相共にオフする期間は、デッドタイムの
２倍以下であるようにすることができる。（５）デュー
ティ５０％を中心に正相／逆相のデューティを対称にす
ることができる。（６）比較レジスタのデータの書き換
えタイミングを任意にすることができる。これらによ
り、画一的な操作を可能にし、ソフトウェアの負担を軽
減することができ、円滑で効率的なモータの駆動を行う
ことができる。

【図面の簡単な説明】

【図１】この発明が適用されたシングルチップのマイク
ロコンピュータの一実施例を示すブロック図である。

【図２】この発明に係るタイマＢ（ＩＴＵ）の一実施例
を示す一部ブロック図である。

【図３】この発明に係るタイマＢ（ＩＴＵ）の一実施例
を示す残り一部のブロック図である。

【図４】上記タイマＢにおけるジェラルレジスタがアウ
トプットコンペアレジスタの場合の動作構成図である。

【図５】上記タイマＢにおけるジェラルレジスタがイン
プットキャプチャレジスタの場合の動作構成図である。

【図６】この発明に係るバッファ動作の設定手順を示す
フローチャート図である。

【図７】この発明に係るバッファ動作の一例を説明する
ためのタイミング図である。

【図８】この発明にかかるバッファ動作の他の一例を説
明するためのタイミング図である。

【図９】この発明に係るカスケード接続機能の設定手順
を説明するためのフローチャート図である。

【図１０】この発明に係るカスケード接続動作の一例を
示すタイミング図である。

【図１１】この発明に係るカスケード接続動作の他の一
例を説明するためのタイミング図である。

【図１２】この発明に係るカスケード接続動作の更に他
の一例を説明するためのタイミング図である。

【図１３】この発明に係るＰＷＭモードの設定手順を説
明するためのフロチャート図である。

【図１４】この発明に係るＰＷＭモードの動作を説明す
るための動作波形図である。

【図１５】この発明に係るＰＷＭモードの他の動作を説
明するための動作波形図である。

【図１６】この発明に係るＰＷＭモードの他の動作を説
明するための動作波形図である。

【図１７】この発明に係る位相計数モードの動作の一例
を説明するためのタイミング図である。

【図１８】この発明に係るリセット同期ＰＷＭモードの
設定手順を説明するためのフローチャート図である。

【図１９】この発明に係るリセット同期ＰＷＭモードの
動作を説明するためのタイミング図である。

【図２０】この発明に係る相補ＰＷＭモードの設定手順
を説明するためのフローチャート図である。

【図２１】この発明に係る相補ＰＷＭモードの動作を説
明するための波形図である。

【図２２】この発明に係る相補ＰＷＭモードにおける０
％と１００％の出力例を説明するための波形図である。

【図２３】この発明に係る相補ＰＷＭモードにおけるト
グル出力機能を説明するための波形図である。

【図２４】この発明に係る相補ＰＷＭモードにおけるＰ
ＷＭデューティデータ転送タイミングを説明するための
波形図である。

【図２５】この発明に係る相補ＰＷＭモードにおける出
力例を説明するための波形図である。

【図２６】この発明に係る相補ＰＷＭモードにおける出
力例を説明するための波形図である。

【図２７】この発明に係る相補ＰＷＭモードにおける出
力例を説明するための波形図である。

【図２８】この発明に係るタイマにおけるアップダウン
コントロール部の一実施例を示すブロック図である。

【図２９】この発明に係るタイマにおけるアップダウン
コントロール部の動作を説明するための状態遷移図であ
る。

【図３０】この発明に係るタイマにおけるアップダウン
コントロール部の動作を説明するための概略波形図であ
る。

【図３１】上記アップダウンコントロール部におけるＴ
Ａ，ＴＢのセット／リセット時のオペレーションの違い
を説明するための概略波形図である。

【図３２】上記アップダウンコントロール部におけるＴ
Ａ，ＴＢのセットとＵＤの切り替えタイミングを説明す
るための波形図である。

【図３３】上記アップダウンコントロール部におけるＴ
Ａ，ＴＢのセットとＵＤの切り替えタイミングを説明す
るための波形図である。

【図３４】上記アップダウンコントロール部におけるバ
ッファ転送信号ＢＴＲの生成を説明するための概略波形
図である。

【図３５】上記アップダウンコントロール部におけるバ
ッファ転送信号生成タイミングチャート図である。

【図３６】この発明に係るサブカウンタ関係信号の生成
を補足説明するための概略波形図である。

【図３７】この発明に係るカウタにおけるカウンタ／レ
ジスタ選択信号の生成を説明するための概略波形図であ
る。

【図３８】この発明に係る割り込みＡ／Ｄ変換スタート
トリガのタイミングチャート図である。

【図３９】この発明に係る相補ＰＷＭ制御を説明するた
めの構成図である。

【図４０】この発明に係るアップダウンコントロール部
の他の一実施例を示すブロック図である。

【図４１】この発明に係るアップダウンコントロール部
の更に他の一実施例を示すブロック図である。

【図４２】この発明にかかるタイマＢの相補ＰＷＭモー
ドとデータトランスファコントローラＤＴＣの動作の一
例を説明するためのアドレスマップ図である。

【図４３】この発明に係るタイマＢの相補ＰＷＭモード
とデータトランスファコントローラＤＴＣの動作の他の
例を説明するためのアドレスマップ図である。

【図４４】この発明に係るタイマＢの相補ＰＷＭモード
とデータトランスファコントローラＤＴＣの動作の他の
例を説明するためのアドレスマップ図である。

【図４５】この発明に係るタイマＢのリード／ライト制
御回路の一実施例を示すブロック図である。

【図４６】この発明が適用されたシングルチップマイク
ロコンピュータを用いた制御システムの一実施例を示す
概略ブロック図である。

【図４７】この発明にかかるタイマ回路のチャンネル０
とチャンネル１との接続例を説明するためのブロック図
である。

【図４８】図４７の実施例の動作を説明するためのタイ
ミング図である。

【図４９】この発明に係る相補ＰＷＭモード３の場合の
Ａ／Ｄ変換器の動作タイミングを説明するためのタイミ
ング図である。

【図５０】この発明に係るＡ／Ｄ変換器の一実施例を示
すブロック図である。

【図５１】この発明に係るシングルチップマイクロコン
ピュータの動作の一例を説明するためのフローチャート
図である。

【図５２】この発明を説明するためのＰＷＭの波形図で
ある。

【図５３】この発明に係るシングルチップマイクロコン
ピュータを用いた制御システムの他の一実施例を示す概
略ブロック図である。

【図５４】図５３の制御システムにおけるタイマ出力の
タイミング図である。

【符号の説明】

ＣＰＵ…中央処理装置、ＲＡＭ…ランダム・アクセス・
メモリ、ＲＯＭ…リード・オンリー・メモリ、ＳＣＩ…
シリアルコミュニケーションインターフェイス、ＩＴＵ
…タイマ、ＤＴＣ…データ転送装置（データトランスフ
ァコントローラ）、ＣＰＧ…クロック発生回路、ＩＯＰ
１〜８…入出力ポート、ＴＧＲ０Ａ〜ＴＧＲ４Ｄ…ジェ
ネラルレジスタ、ＴＩＯＣ０Ａ〜ＴＩＯＣ４Ｄ…入出力
端子、ＴＣＬＫＡ〜ＴＣＬＫＤ…クロック入力、ＴＣＲ
（０〜５）…タイマコントロールレジスタ、ＴＭＤＲ
（０〜５）タイマモードレジスタ、ＴＩＯＲ（０Ｌ〜５
Ｈ）…タイマＩ／Ｏコントロールレジスタ、ＴＣＮＴ
（０〜５）タイマカウンタ、ＴＳＴＲ…タイマスタート
レジスタ、ＴＹＳＲ…タイマシンクロレジスタ、ＴＩＥ
Ｒ３，４…タイマインタラプトイネーブルレジスタ、Ｔ
ＳＲ３，４…タイマステータスレジスタ、ＴＯＥＲ…タ
イマアウトプットマスタイネーブルレジスタ、ＴＯＣＲ
…タイマアウトプットコントロールレジスタ、ＴＧＣＲ
…タイマゲートコントロールレジスタ、ＴＯＳＲ…タイ
マ出力遮断データレジスタ、ＴＣＤＲ…タイマ周期デー
タレジスタ、ＴＤＤＲ…タイマデッドタイムレジスタ、
ＡＤＤＲＡ〜ＡＤＤＲＨ…データレジスタ、ＡＤＣＲ，
ＡＤＣＳＲ…制御レジスタ、ＢＩＦ…バッファ回路、Ｍ
ＤＢ…モジュール内バス、ＤＢ…内部データバス、

───────────────────────────────────────────────────── フロントページの続き (72)発明者 武智 賢治 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 梶原 久志 茨城県日立市幸町３丁目２番１号 日立エ ンジニアリング株式会社内 (72)発明者 山形 浩誠 茨城県日立市幸町３丁目２番１号 日立エ ンジニアリング株式会社内 (72)発明者 橋村 浩一 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内

Claims (33)

【特許請求の範囲】
1. 【請求項１】 タイマを有する制御装置であって、上記
   タイマは、カウンタと、一対の比較レジスタと、上記カ
   ウンタと上記比較レジスタとを比較する比較器とを有
   し、上記一対の比較レジスタのうち一方のみの比較を行
   う期間と、両方の比較を行う期間とを有することを特徴
   とする制御装置。
2. 【請求項２】 タイマを有する制御装置であって、上記
   タイマは、カウンタと、新旧の値を保持することができ
   る一対の比較レジスタと、上記カウンタと上記比較レジ
   スタとを比較する比較器とを有し、上記一対の比較レジ
   スタは一方から他方へのデータ転送が可能であって、旧
   値のみの比較を行い、その後に両方の比較を行い、最後
   に新値のみの比較を行うことを特徴とする制御装置。
3. 【請求項３】 前記タイマは、バッファレジスタを更に
   有し、かかるバッファレジスタから前記一対の比較レジ
   スタへの直列的又は並列的なデータ転送が可能にされる
   ことを特徴とする請求項１の制御装置。
4. 【請求項４】 前記カウンタは、アップダウン動作を行
   うものであり、アップダウン動作の変化点から所定の時
   間後に、前記バッファレジスタから前記一対の比較レジ
   スタヘデータ転送が可能とされることを特徴とする請求
   項３の制御装置。
5. 【請求項５】 タイマを有する制御装置であって、上記
   タイマは、複数のカウンタと、複数の比較レジスタと、
   上記複数のカウンタと上記比較レジスタとを比較する比
   較器と、第１の選択回路とを有し、かかる第１の選択回
   路は、前記複数のカウンタの出力を選択して上記比較器
   に入力させることを特徴とする制御装置。
6. 【請求項６】 前記タイマは、第２の選択回路を更に有
   し、かかる第２の選択回路は、前記複数の比較レジスタ
   の出力を選択して上記比較器に入力させることを特徴と
   する請求項５の制御装置。
7. 【請求項７】 前記タイマは、前記比較器による一致検
   出信号を契機として、第１の選択回路の選択が変更され
   ることを特徴とする請求項５又は請求項６の制御装置。
8. 【請求項８】 前記タイマは、前記複数のカウンタにお
   ける第１のカウンタと前記複数の比較レベルにおける第
   １の比較レジスタとの比較状態による一致検出信号を契
   機として、第２の選択回路の選択が変更されることを特
   徴とする請求項５又は請求項６の制御装置。
9. 【請求項９】 タイマを有する制御装置であって、上記
   タイマは、３本以上のカウンタを有し、相互に同期した
   動作が可能であって、かかる３本以上のカウンタが同期
   して動作する期間と、２本以下のカウンタが同期して動
   作する期間とを有することを特徴とする制御装置。
10. 【請求項１０】 前記カウンタは第１、第２、第３のカ
    ウンタからなり、第１と第２の比較レジスタと、上記第
    １のカウンタと上記第１の比較レジスタとを比較可能な
    第１の比較器と、上記第２のカウンタと上記第２の比較
    レジスタとを比較可能な第２の比較器とを更に有し、上
    記第３のカウンタは、第１の比較器の一致信号又は第２
    の比較器の一致信号を契機として起動又は停止されるこ
    とを特徴とする請求項９の制御装置。
11. 【請求項１１】 タイマを有する制御装置であって、上
    記タイマは、第１、第２、第３、第４のカウンタ軌跡を
    計時可能であって、第１、第２のカウンタは第６の所定
    値からカウントを開始し、第１の所定値に達したことを
    契機としてそれぞれ停止し、第３、第４のタウンタは上
    記第１の所定値からカウントを開始し、上記第６の所定
    値に達したことを契機としてそれぞれ停止し、上記第１
    のカウンタが第３の所定値に達したことを契機として上
    記第３のカウンタはカウント動作を開始し、上記第１の
    カウンタが上記第１の所定値に達したことを契機として
    上記第４のカウンタはカウント動作を開始し、上記第３
    のカウンタが第４の所定値に達したことを契機として上
    記第１のカウンタはカウント動作を開始し、上記第１の
    カウンタが上記第６の所定値に達したことを契機として
    上記第２のカウンタはカウント動作を開始し、上記第１
    と第２のカウンタと、上記第３と第４のカウンタのカウ
    ント値の相違が同じ値であることを特徴とする制御装
    置。
12. 【請求項１２】 タイマを有する制御装置であって、上
    記タイマは、第１、第２、第３のアップダウンカウンタ
    を有し、上記第１又は第２のカウンタのアップカウント
    からダウンカウントへの変化点が上記第３のカウンタの
    ダウンカウントからアップカウントへの変化点であるこ
    とを特徴とする制御装置。
13. 【請求項１３】 前記第１のカウンタのアップカウント
    からダウンカウントへの変化点が前記第３のカウンタの
    ダウンカウントからアップカウントへの変化点であり、
    前記第２のカウンタのダウンカウントからアップカウン
    トへの変化点が前記第３のカウンタのアップカウントか
    らダウンカウントへの変化点であることを特徴とする請
    求項１２の制御装置。
14. 【請求項１４】 前記第１、第２、第３のカウンタのい
    ずれか２以上のカウント入力クロックが共通であること
    を特徴とする請求項１２又は請求項１３の制御装置。
15. 【請求項１５】 前記第１のカウンタが第３の所定値に
    達したことを契機として前記第３のカウンタは第１の所
    定値から前記第１のカウンタとは逆方向のカウント動作
    を開始し、前記第１のカウンタが第３の所定値に達した
    ことを契機として、第１のカウンタ及び第３のカウンタ
    はカウント方向を反転することを可能にしたことを特徴
    とする請求項１２、請求項１３又は請求項１４の制御装
    置。
16. 【請求項１６】 前記第２のカウンタが第４の所定値に
    達したことを契機として前記第３のカウンタは第６の所
    定値から前記第２のカウンタとは逆方向のカウント動作
    を開始し、前記第２のカウンタが第４の所定値に達した
    ことを契機として、第２のカウンタ及び第３のカウンタ
    はカウント方向を反転することを可能にしたことを特徴
    とする請求項１５の制御装置。
17. 【請求項１７】 前記第１の所定値と第６の所定値との
    中間の値を対称軸として、上下対称のカウント動作を行
    うことを特徴とする前記第１、第２、第３カウンタを有
    することを特徴とする請求項１２、請求項１３、請求項
    １４、請求項１５又は請求項１６の制御装置。
18. 【請求項１８】 前記第１の所定値又は第６の所定値を
    設定する比較レジスタを更に有することを特徴とする請
    求項１６又は請求項１７の制御装置。
19. 【請求項１９】 前記第３の所定値又は第４の所定値を
    設定する比較レジスタを更に有することを特徴とする請
    求項１６、請求項１７又は請求項１８の制御装置。
20. 【請求項２０】 タイマを有する制御装置であって、上
    記タイマは、カウンタと、比較レジスタと、上記カウン
    タと上記比較レジスタとを比較する比較器と、出力端子
    とを有し、上記比較器の比較結果が一致したことを契機
    として上記出力端子の出力レベルを変化させることが可
    能であって、更に、上記カウンタのクリアの時に上記出
    力端子の出力レベルを変化させることを指定する制御ビ
    ットを有することを特徴とする制御装置。
21. 【請求項２１】 前記タイマは、複数の比較レジスタを
    有し、全比較レジスタに対応された複数の出力端子を有
    し、前記比較器の比較結果が一致したことを契機として
    カウンタのクリアを指定する制御ビットを有することを
    特徴とする請求項２０の制御装置。
22. 【請求項２２】 前記タイマは、複数のカウンタを有
    し、前記比較結果の比較結果が一致したことを契機とし
    て別のカウンタのクリアを指定する制御ビットを有する
    ことを特徴とする請求項２０又は請求項２１の制御装
    置。
23. 【請求項２３】 タイマを有する制御装置であって、上
    記タイマは、第１、第２カウンタと、上記第１のカウン
    タに接続されたキャプチャレジスタと、外部クロック入
    力端子とを有し、上記外部クロック入力から上記第２の
    カウンタのカウントアップクロックを生成する手段を更
    に有し、上記カウントアップクロックの所定の変化を検
    出して、上記第１のカウンタの内容を上記キャプチャレ
    ジスタに転送することを可能にすることを特徴とする制
    御装置。
24. 【請求項２４】 前記外部クロック入力は複数の外部ク
    ロック入力からなり、かかる複数の外部クロック入力か
    ら前記第２のカウンタのカウントアップクロックを生成
    することを特徴とする請求項２３の制御装置。
25. 【請求項２５】 前記第１のカウンタのカウントアップ
    クロックは固定的な内部クロックとすること可能にする
    ことを特徴とする請求項２３又は請求項２４の制御装
    置。
26. 【請求項２６】 前記第１のカウンタに接続されたコン
    ペアレジスタと比較器を更に有し、前記第２のカウンタ
    に接続されたキャプチャレジスタを更に有し、前記第１
    のカウンタと上記コンペアレジスタの内容が一致したこ
    とを前記比較器が検出して一致検出信号を発生し、前記
    第２のカウンタの内容な上記キャプチャレジスタに転送
    することを可能にしたことを特徴とする請求項２３、請
    求項２４又は請求項２５の制御装置。
27. 【請求項２７】 タイマを有する制御装置であって、上
    記タイマは、複数のカウンタと、一対の外部クロック入
    力と、かかる一対の外部クロックに基づいて上記カウン
    タがアップカウント又はダウンカウントを行うことが可
    能であって、上記一対の外部クロックに基づく上記カウ
    ンタのアップカウント又はダウンカウントを行うか行わ
    ないかを指定する制御ビットを有し、上記複数のカウン
    タに対して独立して上記指定を行うことを可能にしてな
    ることを特徴とする制御装置。
28. 【請求項２８】 前記タイマと、中央処理装置と、デー
    タ転送装置を内蔵し、タイマの出力するイベント信号に
    よって、上記データ転送装置を起動することができ、か
    かるデータ転送装置は１回の起動でタイマの出力タイミ
    ングを設定することができることを特徴とする請求項１
    乃至請求項２７のいずれか１つの制御装置。
29. 【請求項２９】 前記データ転送装置は、１回の起動に
    より複数語数のデータの転送を行うことができることを
    特徴とする請求項２８の制御装置。
30. 【請求項３０】 Ａ／Ｄ変換器を更に内蔵し、タイマの
    出力する別のイベント信号によってかかるＡ／Ｄ変換器
    を起動することができることを特徴とする請求項２８の
    制御装置。
31. 【請求項３１】 請求項１ないし請求項３０のいずれか
    １つに記載の制御装置を用い、タイマ出力をインバータ
    回路を介してモータを駆動し、モータ位置又は速度の一
    方又は両方をタイマの入力として計測することを可能と
    し、モータ駆動電流をＡ／Ｄ変換器で検出してなること
    を特徴とする制御システム。
32. 【請求項３２】 前記モータを駆動回路からの入力によ
    って、タイマ出力を固定レベルにすることができること
    を特徴とする請求項３１の制御システム。
33. 【請求項３３】 速度指定手段を更に有し、速度指令手
    段の指令を入力することができることを特徴とする請求
    項３１又は請求項３２の制御システム。