JPH08263267A - 浮動小数点演算回路 - Google Patents

Abstract

(57)【要約】 【課題】 浮動小数点演算回路において、演算の高速化
を図るには、演算回路における演算の高速化はもちろん
のこと、入力オペランドの桁合わせ処理、正規化や丸め
処理の高速化が必要になってくる。 【解決手段】 本発明の浮動小数点演算回路は、第１オ
ペランドの指数部と第２オペランドの指数部との大小に
より必要に応じて、シフト数決定手段にて決定されたシ
フト数だけ第１オペランドの仮数部をシフトする第１シ
フト手段と、第１オペランドの指数部と第２オペランド
の指数部との大小により必要に応じて、シフト数決定手
段にて決定されたシフト数だけ第２オペランドの仮数部
をシフトする第２シフト手段とを、備え、演算手段は、
前記第１シフト手段から出力される仮数部と前記第２シ
フト手段から出力される仮数部とを入力してこれら仮数
部の演算を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、数値を指数部と仮
数部によって表現する浮動小数点数値の演算を行う浮動
小数点演算回路に関するものである。

【０００２】

【従来の技術】浮動小数点は、数値を仮数部と指数部と
で表現するもので、例えば数値ｎは、仮数部をａ、指数
部をｂとすると、ｎ＝ａ・ｒ^b（ｒは基数）で表され
る。

【０００３】また、指数部は、符号を付して表現された
り、ある特定の数を基準とし、その数に対する大小で表
すバイアス表現で表される。

【０００４】浮動小数点で表現された数値を用いて演算
を行う場合、固定小数点で表現された数値を用いて演算
を行う場合に比べ、広い範囲の数の演算が可能である。

【０００５】このため、扱う数値範囲を広く要求される
用途においては、浮動小数点で表現された数値の演算を
行う浮動小数点演算回路が用いられている。

【０００６】図２は、従来の浮動小数点演算回路の概略
構成図の一例である。

【０００７】図２において、（１）は指数部と仮数部と
で表現された浮動小数点数値である第１オペランドを入
力する第１入力レジスタ、（２）は、やはり指数部と仮
数部とで表現された浮動小数点数値である第２オペラン
ドを入力する第２レジスタである。

【０００８】（３）は、第１オペランド（１）の指数部
から第２オペランド（２）の指数部の減算を行い、第１
オペランドと第２オペランドの内、桁合わせを施すオペ
ランドの決定及び桁合わせのためのシフト数の決定を行
うための減算回路である。

【０００９】（４）は、減算回路（３）で決定されたシ
フト数を絶対値化するための絶対値化回路で、減算回路
（３）で決定されたシフト数が負の場合、演算により正
の数に変換する。

【００１０】（５）は、減算回路（３）の減算結果に従
って後述するバレルシフタに入力するオペランドを選択
する第１マルチプレクサで、減算結果が正ならば第２オ
ペランドの仮数部が選択出力され、減算結果が負ならば
第１オペランドの仮数部が選択出力される。

【００１１】（６）は、入力されたオペランドを絶対値
化回路（４）から出力されるシフト数だけ右シフトし、
仮数部の桁合わせを行うバレルシフタである。

【００１２】（７）は、減算回路（３）の減算結果に従
って、第１入力レジスタ（１）から入力された第１オペ
ランドの仮数部とバレルシフタ（６）で桁合わせが施さ
れたオペランドの仮数部とのどちらかを選択して出力す
る第２マルチプレクサで、減算結果が正ならば第１入力
レジスタ（１）から入力された第１オペランドの仮数部
が選択出力され、減算結果が負ならばバレルシフタ
（６）で桁合わせが施されたオペランドの仮数部が選択
出力される。

【００１３】また（８）も同様に、減算回路（３）の減
算結果に従って、第２入力レジスタ（２）から入力され
た第２オペランドの仮数部とバレルシフタ（６）で桁合
わせが施されたオペランドの仮数部とのどちらかを選択
して出力する第３マルチプレクサで、減算結果が負なら
ば第２入力レジスタ（２）から入力された第２オペラン
ドの仮数部が選択出力され、減算結果が正ならばバレル
シフタ（６）で桁合わせが施されたオペランドの仮数部
が選択出力される。

【００１４】（９）は、桁合わせがされた２つのオペラ
ンドの仮数部に対して、加減乗除、論理和、論理積等の
算術論理演算を行う演算回路である。演算回路（９）で
の演算結果は、正規化回路（１０）にて、入力された第
１、第２オペランドの指数部と共に数値としての正規化
が行われる。

【００１５】（１１）は、正規化回路（１０）にて正規
化され出力された浮動小数点数値に対して、切り捨て、
切り上げ、あるいは四捨五入等の丸め処理を行う丸め回
路である。

【００１６】このように、浮動小数点演算回路では、オ
ペランドの指数部を大きいほうのオペランドの指数部に
合わせて２つの入力オペランドの桁合わせを行い、その
後、仮数部の演算を演算回路にて行う。そして、演算結
果の正規化と丸め処理が施されて浮動小数点の演算結果
として出力される。

【００１７】

【発明が解決しようとする課題】上述のように、浮動小
数点演算回路において、演算の高速化を図るには、演算
回路における演算の高速化はもちろんのこと、入力オペ
ランドの桁合わせ処理、正規化や丸め処理の高速化が必
要になってくる。

【００１８】図２に示す浮動小数点演算回路では、入力
オペランドの桁合わせを行う場合、仮数部の桁合わせの
ために、第１マルチプレクサ（５）でバレルシフタ
（６）に入力するオペランドの仮数部の選択を、第２マ
ルチプレクサ（７）及び第３マルチプレクサ（８）で演
算回路（９）に入力するオペランドの仮数部の選択を行
わなければならない。

【００１９】従って、これらマルチプレクサを通過させ
るための時間が必要となり、入力オペランドの桁合わ
せ、ひいては浮動小数点演算の高速化を阻む要因となっ
ていた。

【００２０】

【課題を解決するための手段】本発明は、指数部と仮数
部とで表現された第１オペランドを入力する第１入力手
段と、指数部と仮数部とで表現された第２オペランドを
入力する第２入力手段と、前記第１オペランドの指数部
と前記第２オペランドの指数部とからなる仮数部の桁合
わせのためのシフト数を演算出力するシフト数決定手段
と、前記第１オペランドの仮数部と前記第２オペランド
の仮数部との演算を行う演算手段と、前記第１入力手段
に入力された第１オペランドの仮数部を入力し、第１オ
ペランドの指数部と第２オペランドの指数部との大小に
より必要に応じて、前記シフト数決定手段にて決定され
たシフト数だけ第１オペランドの仮数部をシフトする第
１シフト手段と、前記第２入力手段に入力された第２オ
ペランドの仮数部を入力し、第１オペランドの指数部と
第２オペランドの指数部との大小により必要に応じて、
前記シフト数決定手段にて決定されたシフト数だけ第２
オペランドの仮数部をシフトする第２シフト手段と、を
備える浮動小数点演算回路であって、前記シフト数決定
手段は、前記第１入力手段に入力された第１オペランド
の指数部から前記第２入力手段に入力された第２オペラ
ンドの指数部の減算を行う第１の減算手段と、前記第２
入力手段に入力された第２オペランドの指数部から第１
入力手段に入力された第１オペランドの指数部の減算を
行う第２の減算手段と、第１の減算手段と第２の減算手
段での減算結果のうち値が正の減算結果を仮数部の桁合
わせのためのシフト数として選択的に出力するシフト数
選択手段と、からなり、前記演算手段は、前記第１シフ
ト手段から出力される仮数部と前記第２シフト手段から
出力される仮数部とを入力してこれら仮数部の演算を行
うことを特徴とする。

【００２１】

【発明の実施の形態】本発明の実施の形態を図１に従っ
て説明する。

【００２２】図１は、本発明の浮動小数点演算回路の一
実施例の概略構成図である。

【００２３】（２１）は指数部と仮数部とで表現された
浮動小数点数値である第１オペランドを入力する第１入
力手段としての第１入力レジスタ、（２２）は、やはり
指数部と仮数部とで表現された浮動小数点数値である第
２オペランドを入力する第２入力手段としての第２入力
レジスタである。

【００２４】（２３）は第１入力レジスタ（２１）に入
力された第１オペランドの指数部から第２入力レジスタ
（２２）に入力された第２オペランドの指数部の減算を
行う第１演算回路（第１の減算手段）、（２４）は第２
入力レジスタ（２２）に入力された第２オペランドの指
数部から第１入力レジスタ（２１）に入力された第１オ
ペランドの指数部の減算を行う第２演算回路（第２の演
算手段）である。

【００２５】（２５）は、第１減算回路（２３）と第２
減算回路（２４）の減算結果のうち値が正の減算結果を
選択的に出力するシフト数選択手段としてのマルチプレ
クサで、第２減算回路（２４）における減算により発生
するボローに応じて、即ち、第２減算回路（２４）でボ
ローが発生したとき（第２減算回路（２４）での減算結
果が負のとき）は第１減算回路（２３）での減算結果の
数値を、ボローが発生しなかったとき（第２減算回路
（２４）での減算結果が正のとき）は第２減算回路（２
４）での減算結果の数値を桁合わせのシフト数として後
述する二つのバレルシフタに出力する。

【００２６】シフト数決定手段は、これら第１減算回路
（２３）、第２減算回路（２４）及びマルチプレクサ
（２５）により構成される。

【００２７】（２６）は、第１入力レジスタ（２１）に
入力された第１オペランドの仮数部を入力し、第２減算
回路（２４）における減算により発生するボローに応じ
て、ボローが発生しなかったとき（第２減算回路（２
４）での減算結果が正のとき）第１オペランドの仮数部
を桁合わせすべく、マルチプレクサ（２５）から入力さ
れるシフト数だけ入力された仮数部を右シフトさせる第
１シフト手段としての第１バレルシフタで、第２減算回
路（２４）における減算によりボローが発生したとき
（第２減算回路（２４）での減算結果が負のとき）は、
入力された第１オペランドの仮数部を、シフトさせずそ
のまま演算回路に出力する。

【００２８】（２７）は、第２入力レジスタ（２２）に
入力された第２オペランドの仮数部を入力し、第２減算
回路（２４）における減算により発生するボローに応じ
て、ボローが発生したとき（第２減算回路（２４）での
減算結果が負のとき）第２オペランドの仮数部を桁合わ
せすべく、マルチプレクサ（２５）から入力されるシフ
ト数だけ入力された仮数部を右シフトさせる第２シフト
手段としての第２バレルシフタで、第２減算回路（２
４）における減算によりボローが発生しなかったとき
（第２減算回路（２４）での減算結果が正のとき）は、
入力された第２オペランドの仮数部を、シフトさせずそ
のまま演算回路に出力する。

【００２９】（２８）は、桁合わせがされた２つのオペ
ランドの仮数部に対して、加減乗除、論理和、論理積等
の算術論理演算を行う演算回路である。

【００３０】（２９）は、演算回路（２８）での演算結
果を、入力された第１、第２オペランドの指数部と共に
数値としての正規化を行う正規化回路、（３０）は、正
規化回路（２９）にて正規化され出力された浮動小数点
数値に対して、切り捨て、切り上げ、あるいは四捨五入
等の丸め処理を行う丸め回路である。

【００３１】斯様な回路において、第１入力レジスタ
（２１）と第２入力レジスタ（２２）に浮動小数点の数
値である第１オペランドと第２オペランドが入力される
と、第１オペランドの指数部と第２オペランドの指数部
が第１減算回路（２３）、第２減算回路（２４）に入力
され、第１減算回路（２３）では第１オペランドの指数
部から第２オペランドの指数部が、第２減算回路（２
４）では第２オペランドの指数部から第１オペランドの
指数部が減算される。夫々の減算回路での減算結果は、
マルチプレクサ（２５）に入力される。

【００３２】マルチプレクサ（２５）では、第２減算回
路（２４）でボローが発生した場合には、第１オペラン
ドの指数部のほうが大きいので、第１オペランドに桁合
わせをすべく、第１減算回路（２３）の減算結果が出力
され、ボローが発生しなかった場合には、第２オペラン
ドの指数部のほうが大きいので、第２オペランドに桁合
わせをすべく、第２減算回路（２４）の減算結果が出力
される。

【００３３】一方、第１入力レジスタ（２１）に入力さ
れた第１オペランドの仮数部と、第２入力レジスタ（２
２）に入力された第２オペランドの仮数部は、夫々、第
１バレルシフタ（２６）、第２バレルシフタ（２７）に
入力される。

【００３４】第１バレルシフタ（２６）、第２バレルシ
フタ（２７）には、マルチプレクサ（２５）からの桁合
わせのためのシフト数が供給されており、第２減算回路
（２４）における減算により発生するボローに応じて、
相補的にシフト動作を行う。即ち、ボローが発生したと
きは、第２バレルシフタ（２７）においてのみ、マルチ
プレクサ（２５）から入力されるシフト数だけ入力され
た第２オペランドの仮数部を右シフトさせ、ボローが発
生しなかったときは、第１バレルシフタ（２６）におい
てのみ、マルチプレクサ（２５）から入力されるシフト
数だけ入力された第１オペランドの仮数部を右シフトさ
せる。

【００３５】そして、シフトによる桁合わせが施された
仮数部と、シフトのされなかった仮数部がバレルシフタ
から出力され、演算回路（２８）に入力される。

【００３６】演算回路（２８）では入力された二つのオ
ペランドの仮数部による演算を行い、演算結果を正規化
回路（２９）に出力する。

【００３７】正規化回路（２９）では、演算結果と第
１、第２オペランドの指数部とで、数値としての正規化
が行われ、丸め回路（３０）で丸め処理がされて浮動小
数点の演算結果として出力される。

【００３８】

【発明の効果】本発明は、以上の説明から明らかなよう
に、第１バレルシフタに入力された第１オペランドの仮
数部と、第２バレルシフタに入力された第２オペランド
の仮数部は、第１オペランドの指数部と第２オペランド
の指数部との大小により、マルチプレクサから出力され
るシフト数だけ、相補的に第１バレルシフタあるいは第
２バレルシフタで桁合わせのシフトが行われる。

【００３９】従って、桁合わせがされた仮数部は、マル
チプレクサ等の選択手段を介することなく、演算回路に
入力されるので、演算回路にて演算を開始するまでの時
間の短縮が図れる。そして、浮動小数点演算の高速化が
図れる。

【００４０】また、第１オペランドの指数部から第２オ
ペランドの指数部を減算する減算回路と、第２オペラン
ドの指数部から第１オペランドの指数部を減算する減算
回路と、これら減算回路における減算結果が正のものを
選択的に桁合わせを施す仮数部のシフト数として出力す
るマルチプレクサを設けることにより、仮数部の桁合わ
せのための仮数部のシフト数を絶対値化する必要がなく
なる。これにより、更に、浮動小数点の演算のための前
処理としての桁合わせが高速に行え、浮動小数点演算の
高速化に寄与できる。

【図面の簡単な説明】

【図１】本発明の浮動小数点演算回路の一実施例の概略
構成図である。

【図２】従来の浮動小数点演算回路の概略構成図であ
る。

【符号の説明】

２１・・・・・第１入力レジスタ（第１入力手段） ２２・・・・・第２入力レジスタ（第２入力手段） ２３・・・・・第１減算回路（第１の減算手段） ２４・・・・・第２減算回路（第２の減算手段） ２５・・・・・マルチプレクサ（シフト数選択手段） ２６・・・・・第１バレルシフタ（第１シフト手段） ２７・・・・・第２バレルシフタ（第２シフト手段） ５８・・・・・演算回路（演算手段） ２９・・・・・正規化回路 ３０・・・・・丸め回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 指数部と仮数部とで表現された第１オペ
   ランドを入力する第１入力手段と、指数部と仮数部とで
   表現された第２オペランドを入力する第２入力手段と、
   前記第１オペランドの指数部と前記第２オペランドの指
   数部とからなる仮数部の桁合わせのためのシフト数を演
   算出力するシフト数決定手段と、 前記第１オペランドの仮数部と前記第２オペランドの仮
   数部との演算を行う演算手段と、 前記第１入力手段に入力された第１オペランドの仮数部
   を入力し、第１オペランドの指数部と第２オペランドの
   指数部との大小により必要に応じて、前記シフト数決定
   手段にて決定されたシフト数だけ第１オペランドの仮数
   部をシフトする第１シフト手段と、 前記第２入力手段に入力された第２オペランドの仮数部
   を入力し、第１オペランドの指数部と第２オペランドの
   指数部との大小により必要に応じて、前記シフト数決定
   手段にて決定されたシフト数だけ第２オペランドの仮数
   部をシフトする第２シフト手段と、を備える浮動小数点
   演算回路であって、 前記シフト数決定手段は、前記第１入力手段に入力され
   た第１オペランドの指数部から前記第２入力手段に入力
   された第２オペランドの指数部の減算を行う第１の減算
   手段と、前記第２入力手段に入力された第２オペランド
   の指数部から第１入力手段に入力された第１オペランド
   の指数部の減算を行う第２の減算手段と、第１の減算手
   段と第２の減算手段での減算結果のうち値が正の減算結
   果を仮数部の桁合わせのためのシフト数として選択的に
   出力するシフト数選択手段と、からなり、 前記演算手段は、前記第１シフト手段から出力される仮
   数部と前記第２シフト手段から出力される仮数部とを入
   力してこれら仮数部の演算を行うことを特徴とする浮動
   小数点演算回路。