JPH08263982A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 外部端子の増加無しで新しい動作モ−ド機能
を実現でき、かつ使いやすい半導体記憶装置を得る。 【構成】 ファンクション設定回路を設け、ロウアドレ
スストロ−ブ信号の立ち下がりタイミングに先立ってカ
ラムアドレスストロ−ブ信号とライトイネ−ブル信号と
がロウレベルであったなら、その組合せを検出し、それ
によってファンクション設定回路へのファンクション設
定の指示を行なわせる。その後のロウアドレスストロ−
ブ信号、カラムアドレスストロ−ブ信号、ライトイネ−
ブル信号に従う通常の動作においては、設定されたファ
ンクションに従う動作が行われる。 【効果】 ３つの制御信号の通常の動作制御にはない組
合せを明らかにし、その組合せを利用し、ロウアドレス
ストロ−ブ信号、カラムアドレスストロ−ブ信号、ライ
トイネ−ブル信号の通常の動作との両立を図りつつ新し
いファンクションでの動作が可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
するもので、例えば、画像処理用のＲＡＭ（ランダム・
アクセス・メモリ）に利用して有効な技術に関するもの
である。

【０００２】

【従来の技術】文字及び図形をＣＲＴ（陰極線管）の画
面上に表示させる画像処理用のＲＡＭとして、例えば、
日経マグロウヒル社１９８５年２月１１日付「日経エレ
クトロニクス」頁２１９〜頁２２９に記載されたシリア
ルアクセスメモリが公知である。このＲＡＭは、アドレ
ス信号を形成するカウンタ回路を、外部端子から供給さ
れる制御信号とタイミング信号で動作させることによ
り、メモリアレイのワ−ド線の選択信号を形成するもの
である。また、メモリアレイのデ−タ線をスイッチ回路
を介してデ−タレジスタにパラレルに接続させ、このデ
−タレジスタと外部端子との間でデ−タをシリアルに授
受させようにするものである。これにより、外部端子と
のデ−タの授受は、シリアルに行われるので、ＣＲＴの
ラスタスキャンインタイミングに同期した画素デ−タの
取り出しが容易に行えるものとなる。しかし、上記画像
処理用のＲＡＭにあっては、見かけ上はＲＡＭでありな
がら、実質的には記憶容量分のビット数を持つシフトレ
ジスタとしての動作しか行えない。このため、１つのメ
モリセルに対しては全ビット分のアドレッシングに一回
のアクセスしか出来ず、図形形成や変更を伴い図形処理
動作が遅くなってしまうという問題がある。

【０００３】画像処理のためには、ランダム・アクセス
動作を行うＲＡＭの方が便利である。そこで、本願発明
者は、×４ビットのように複数ビットの単位でアクセス
が行われるＲＡＭ（例えば、（株）日立製作所、昭和５
８年９月発行の「日立ＩＣメモリデ−タブック」参照）
を用いて、上記４ビットの信号に対して赤、青、緑及び
輝度信号を割り当ててカラ−画像処理用のＲＡＭ（いわ
ゆるビデオＲＡＭ）を構成することを考えた。しかしな
がら、このようなＲＡＭにあっても、図形の作成やその
変更において、画像デ−タをいったん読み出して、それ
と新たな画像デ−タや表示条件との論理演算を行い、変
更すべき画像デ−タを作成して再びもとのアドレスに書
き込むという複数サイクルにわたるメモリアクセス動作
及びマイクロプロセッサの動作が必要になる。

【０００４】

【発明が解決しようとする課題】この発明の目的は高速
画像デ−タの処理に適した多機能を持つ半導体記憶装置
を提供することにある。

【０００５】この発明の前記ならびその他の目的と新規
な特徴は、この明細書の記述および添付図面から明らか
になるであろう。

【０００６】

【課題を解決するための手段】本発明の代表的なものに
おいては、実質的なチツプ選択信号に先立って供給され
る所定の制御信号のレベルを判定してファンクション信
号を設定するための信号を形成し、設定されたファンク
ション信号により内部回路の動作モ−ドを指示するもの
である。

【０００７】

【実施例】図１には、この発明の一実施例のブロック図
が示されている。同図の各回路ブロックは、特に制限さ
れないが、公知の半導体集積回路の製造技術によって、
単結晶シリコンのような１個の半導体基板上において形
成される。

【０００８】この実施例の半導体記憶装置は、×４ビッ
ト構成のダイナミック型ＲＡＭを基本構成として、以下
に説明するように画像処理動作を高速に行うための内部
回路が付加される。

【０００９】特に制限されないが、同図におけるメモリ
部ＲＡＭは、４組のメモリアレイ、センスアンプ及びア
ドレスデコ−ダ回路から構成される。メモリアレイ部Ｒ
ＡＭは、マトリックス配置されたアドレス選択用ＭＯＳ
ＦＥＴ（絶縁ゲ−ト型電界効果トランジスタ）と情報記
憶用のキャパシタとからなるダイナミック型メモリセル
を含んでいる。上記メモリセルのアドレス選択用ＭＯＳ
ＦＥＴは、そのゲ−トが対応するワ−ド線に結合され、
ドレインが対応する一方のデ−タ線に結合される。この
ようなメモリ部ＲＡＭの構成は、後に詳細に説明する。

【００１０】メモリアレイにおける相補デ−タ線の信号
は、それぞれ例示的に示されているスイッチＭＯＳＦＥ
ＴＱ１０、Ｑ１１等を介して合計４組からなるシフトレ
ジスタＳＲの各ビットにパラレルに転送される。これら
のＭＯＳＦＥＴＱ１０、Ｑ１１は、そのゲ−トに共通に
供給されるタイミング信号φｓによって制御され、上記
信号の転送タイミングが制御される。このようなメモリ
アレイにおける１ワ−ド線分の記憶情報をパラレルに読
み出して合計４組からなるシフトレジスタＳＲから外部
端子Ｄｓへ４ビットの信号をシリアルに送出させる機能
は、ＣＲＴのラスタスキャンタイミングに同期して表示
すべきカラ−画像を構成する赤、青、緑及び輝度の図形
デ−タを発生させる上で便利なものとなる。

【００１１】ロウアドレスバッファＲ−ＡＤＢは、ロウ
アドレスストロ−ブ信号／ＲＡＳにより形成されたタイ
ミング信号φｒに同期して外部アドレス信号ＡＸ０〜Ａ
Ｘｉを取り込み、ロウアドレスデコ−ダに伝えるべき内
部相補アドレス信号を形成する。なお、上記／ＲＡＳの
ように符号の先頭に斜線が付されている信号符号になる
信号は、負論理レベルの信号であることを意味するもの
とする。逆に斜線の付されていない信号符号のみの信号
は正論理レベルの信号であることを意味するものとす
る。図面においては、信号符号全体の上にいわゆるバ−
が付されている信号符号になる信号は負論理レベルの信
号であることを示す。信号ＲＡＳ以外の他の信号に対し
ても同様な表記法とする。

【００１２】メモリ部ＲＡＭに含まれるロウアドレスデ
コ−ダは、後述するように、そのアドレス信号の解読を
行うとともに、ワ−ド線及びダミ−ワ−ド線の選択動作
を行う。

【００１３】カラムアドレスバッファＣ−ＡＤＢは、通
常のメモリアクセスにあっては遅れて供給されるカラム
アドレスストロ−ブ信号／ＣＡＳにより形成されるタイ
ミング信号φｃに同期して外部アドレス信号ＡＹ０〜Ａ
Ｙｉを取り込み、カラムアドレスデコ−ダに伝える。メ
モリアレイ部ＲＡＭに含まれるカラムアドレスデコ−ダ
は、そのアドレス信号の解読を行うとともに、デ−タ線
選択タイミング信号に同期してデ−タ線の選択動作を行
う。この実施例において、カラムアドレスバッファＣ−
ＡＤＢは、上述のようなアドレス信号ＡＹ０〜ＡＹｉの
取り込みの他に、一定の動作条件のもとで上記アドレス
端子から取り込んだ信号をファンクション信号としてフ
ァンクション設定回路ＦＮに伝える。

【００１４】上記ファンクション設定回路ＦＮは、後述
するタイミング信号φｆｎにより、それが動作状態にさ
れたとき、上記カラムアドレスバッファＣ−ＡＤＢを通
して取り込まれた信号を解読して、特に制限されない
が、論理演算回路ＬＵの演算モ−ドを設定する演算モ−
ド信号ｆｎ、デ−タ入力回路ＩＢの動作を選択的に無効
にさせるマスク信号ｍｓｋ、及び上記デ−タ入力回路Ｉ
Ｂの出力信号を論理演算回路を通さないでそのままメモ
リ部ＲＡＭの入力ノ−ドＩ／Ｏに伝えるゲ−ト回路Ｇを
制御するパス信号ｐｓ等を発生させる。

【００１５】上記論理演算回路ＬＵは、上記４組のメモ
リ部ＲＡＭに対応した４組の回路からなり、その一方の
入力に設けられたラッチ回路Ｆの保持信号と、デ−タ入
力回路ＩＢを通して外部端子Ｄｉから供給される書き込
み信号とを受け、アンド（ＡＮＤ）、ナンド（ＮＡＮ
Ｄ）オア（ＯＲ）、ノア（ＮＯＲ）、反転及び排他的論
理和動作等の各種論理演算動作を、その演算モ−ド信号
ｆｎに従って行なものである。上記ラツチ回路Ｆは、そ
の入力端子が対応するメモリ部ＲＡＭの入出力ノ−ドＩ
／Ｏに結合され、選択されたメモリセルの記憶情報を保
持するものである。

【００１６】上記論理演算回路ＬＵは、複数の論理ゲ−
ト回路と、その信号伝達経路を切り換えるマルチプレク
サ回路との組合せから構成される。このため、外部端子
Ｄｉから供給される書き込み信号をそのまま書き込む場
合に、その書き込み信号を上記のような論理ゲ−ト回路
やマルチプレクサ回路からなる論理演算回路ＬＵを通す
と、その分、信号伝達時間が遅くなってしまう。ゲ−ト
回路Ｇは、上記パス信号ｐｓにより上記デ−タ入力回路
ＩＢの出力信号をそのままメモリ部ＲＡＭの入出力ノ−
ドＩ／Ｏに伝える。このような動作によって、書き込み
動作を高速に行うことができる。

【００１７】デ−タ入出力回路ＩＢは、合計４組の回路
からなり、その動作タイミング信号φｉｎにより動作状
態にされたとき、外部端子Ｄｉｎから供給される４ビッ
トの書き込み信号をそれぞれ増幅して、内部書き込み信
号を形成する。デ−タ入出力回路ＩＢは、上記ファンク
ション設定回路ＦＮにより形成されるマスク信号ｍｓｋ
に従い、上記タイミング信号φｉｎによる動作状態が選
択的に無効にされる。言い換えるならば、上記４個の回
路のうち、任意の回路の動作が無効にされる。このよう
な外部書き込み信号に対するマスク動作は、赤、青、緑
及び輝度信号からなる１つの画素デ−タの中のいずれか
１ないし３の信号を選択的に入力する場合に便利な機能
とされる。

【００１８】デ−タ出力回路ＯＢは、合計４組の回路か
らなり、その動作タイミング信号φｏｐにより動作状態
にされたとき、メモリ部ＲＡＭの対応する入出力ノ−ド
の合計４ビットの信号をそれぞれ増幅して外部端子Ｄｏ
へ送出させる。

【００１９】タイミング制御回路ＴＣは、外部から供給
されるアドレスストロ−ブ信号／ＲＡＳ、／ＣＡＳ、ラ
イトエネ−ブル信号／ＷＥ、及びシフトレジスタＳＲの
動作のためのクロック信号ＣＬＫを受け、動作モ−ドの
識別と、それに応じた上記例示的に示されたタイミング
信号φｃ、φｒ、φｆｎ等の他、内部回路の動作に必要
とされる各種動作タイミング信号を形成する。

【００２０】リフレッシュ制御回路ＲＥＦＣは、特に制
限されないが、リフレッシュ用アドレス信号を形成する
リフレッシュアドレスカウンタ回路を含んでいる。リフ
レッシュアドレスカウンタ回路は、上記タイミング制御
回路ＴＣによりロウアドレスストロ−ブ信号／ＲＡＳ信
号に先立ってカラムアドレスストロ−ブ信号／ＣＡＳが
ロウレベルにされたことを検出することにより形成され
たリフレッシュ信号φｒｆを受けて、上記信号／ＲＡＳ
のロウレベル毎に上記歩進（計数動作）を行う。リフレ
ッシュ動作モ−ドのとき、上記リフレッシュ制御回路Ｒ
ＥＦＣで形成されるリフレッシュ用アドレス信号は、上
記リフレッシュモ−ドのときロウアドレスバッファＲ−
ＡＤＢの入力に伝えられ、このロウアドレスバッファＲ
−ＡＤＢを通してメモリ部ＲＡＭのロウデコ−ダに供給
される。

【００２１】図３は、上記メモリ部ＲＡＭの一実施例の
回路図が示されている。

【００２２】１ビットのメモリセルＭＣは、同図の上部
においてそのいくつかが代表として具体的に示されてい
るように、情報記憶キャパシタＣｓとアドレス選択用Ｍ
ＯＳＦＥＴＱｍとからなり、論理”１”、”０”の情報
はキャパシタＣｓに電荷が有るか無いかの形で記憶され
る。情報の読み出しは、ＭＯＳＦＥＴＱｍをオン状態に
してキャパシタＣｓをデ−タ線ＤＬにつなぎ、デ−タ線
ＤＬの電位がキャパシタＣｓに蓄積されていた電荷量に
応じてどのように変化したかをセンスすることによって
行われる。

【００２３】高集積大容量のメモリマトリックスにおい
ては、メモリセルＭＣを小さく形成し、かつデ−タ線Ｄ
Ｌに多くのメモリセルを結合してすることになるので、
上記キャパシタＣｓとデ−タ線ＤＬの図示しない浮遊容
量Ｃｏとの比Ｃｓ／Ｃｏは、非常に小さな値になる。し
たがって、上記キャパシタＣｓの蓄積電荷量に応じるデ
−タ線ＤＬの電位変化は、非常に微小な信号となる。

【００２４】このような微小な信号を検出するための基
準としてダミ−セルＤＣが設けられている。このダミ−
セルＤＣは、特に制限されないが、そのキャパシタＣｄ
の容量値がメモリセルＭＣのキャパシタＣｓのほぼ半分
であることを除き、メモリセルＭＣと同じ製造条件、同
じ設計定数で作られる。キャパシタＣｄは、アドレッシ
ングに先立って、ＭＯＳＦＥＴＱｄ’によって接地電位
に放電される。キャパシタＣｄは、上述のようにキャパ
シタＣｓの約半分の容量値に設定されているので、メモ
リセルＭＣからの読み出し信号のほぼ半分に等しい基準
電圧を形成することになる。

【００２５】一対の並行に配置された相補デ−タ線Ｄ
Ｌ、／ＤＬ（折り返しビット線、又はデイジット線）に
結合されるメモリセルの数は、検出精度を上げるため互
いに等しくされる。特に制限されないが、相補デ−タ線
ＤＬ、／ＤＬのそれぞれに１個ずつのダミ−セルＤＣが
結合されている。また、各メモリセルＭＣは、１本のワ
−ド線ＷＬと相補対デ−タ線の一方との間に結合され
る。各ワ−ド線ＷＬは双方のデ−タ線対と交差している
ので、ワ−ド線ＷＬに生じる雑音成分が静電結合により
デ−タ線にのっても、その雑音成分が双方のデ−タ線対
ＤＬ、／ＤＬに等しく現れ、後述する差動型のセンスア
ンプによって相殺される。アドレッシングにおいて、相
補デ−タ線対ＤＬ、／ＤＬの一方に結合されたメモリセ
ルＭＣが選択された場合、他方のデ−タ線には必ずダミ
−セルＤＣが結合されるように一対のダミ−ワ−ド線Ｄ
ＷＬ、／ＤＷＬの一方が選択される。

【００２６】センスアンＳＡは、特に制限されないが、
一対の交差結線されたＭＯＳＦＥＴＱ１、Ｑ２を有し、
これらの正帰還作用により、相補デ−タ線ＤＬ、／ＤＬ
に現れた微小な信号を差動的に増幅する。特に制限され
ないが、この正帰還動作は、２段階に分けて行われ比較
的小さいコンダクタンスにされたＭＯＳＦＥＴＱ７が比
較的早いタイミング信号φｐａ１によって導通し始める
と同時に開始され、アドレッシングによって相補デ−タ
線ＤＬ、／ＤＬに与えられた電位差に基づき高い方のデ
−タ線電位を遅い速度で、低い方のそれは速い速度で共
にその差が広がりながら下降せしめるように作用する。
この時、上記電圧差がある程度大きくなったタイミング
で比較的大きいコンダクタンスにされたＭＯＳＦＥＴＱ
８がタイミング信号φｐａ２によって導通され、それに
より上記低い方のデ−タ線電位が急速に低下する。この
ように２段階に分けてセンスアンプＳＡの動作を行わせ
ることによって、上記高い方の電位落ち込みを防止す
る。こうして低い方の電位が交差結合ＭＯＳＦＥＴのし
きい値電圧以下に低下したとき正帰還動作が終了し、高
い方の電位の下降は電源電圧Ｖｃｃより低く上記しきい
値電圧より高い電位に留まるとともに、低い方の電位は
最終的に接地電位（０Ｖ）に到達する。

【００２７】上記アドレッシングの際、一旦破壊されか
かったメモリセルＭＣの記憶情報は、このセンス動作に
よって得られたハイレベル若しくはロウレベルの電位を
そのまま受け取ることによって回復する。しかしなが
ら、前述のようにハイレベルが電源電圧Ｖｃｃに対して
一定以上落ち込むと、何回かの読み出し、再書き込みを
繰り返しているうちに論理”０”として読み取られると
ころの誤動作が生じる。この誤動作を防ぐために設けら
れるのがアクテブリストア回路ＡＲである。このアクテ
ブリストア回路ＡＲは、ロウレベルの信号に対して何ら
影響を与えずハイレベルの信号のみ選択的に電源電圧Ｖ
ｃｃの電位にブ−スト（昇圧）する働きがある。

【００２８】同図において代表として示されているデ−
タ線対ＤＬ、／ＤＬは、カラムスイッチＣＷを構成する
ＭＯＳＦＥＴＱ３、Ｑ４を介してコモン相補デ−タ線対
ＣＤＬ、／ＣＤＬに接続される。他の代表として示され
ているデ−タ線対についても同様なＭＯＳＦＥＴＱ５、
Ｑ６を介してコモン相補デ−タ線対ＣＤＬ、／ＣＤＬに
接続される。このコモン相補デ−タ線対ＣＤＬ、／ＣＤ
Ｌは、上記図１に示した入出力ノ−ドＩ／Ｏに対応して
いる。

【００２９】また、上記構成のメモリアレイＭＡＲＹに
おける相補デ−タ線ＤＬ、／ＤＬは、前記図１に示した
ようなスイッチＭＯＳＦＥＴＱ１０、Ｑ１１等を介して
シフトレジスタＳＲの対応するビットに結合される。す
なわち、上記センスアンプＳＡとアクテブリストア回路
ＡＲの動作によって相補デ−タ線ＤＬ、／ＤＬに現れた
１本のワ−ド線に結合されたメモリセルの読み出し信号
は、タイミング信号φｓに同期してパラレルにシフトレ
ジスタＳＲに伝達される。

【００３０】ロウアドレスデコ−ダＲ−ＤＣＲ及びカラ
ムアドレスデコ−ダＣ−ＤＣＲは、前記ロウアドレスバ
ッファＲ−ＡＤＢ及びカラムアドレスバッファＣ−ＡＤ
Ｂでそれぞれ形成された内部相補アドレス信号を受け
て、１本のワ−ド線及びダミ−ワ−ド線並びにカラムス
イッチ選択信号を形成してメモリセル及びダミ−セルの
アドレッシングを行う。すなわち、ロウアドレスデコ−
ダＲ−ＤＣＲは、ロウアドレスバッッファＲ−ＡＤＢに
より形成された内部相補アドレス信号を解読して、ワ−
ド線選択タイミング信号φｘに同期して、１本のワ−ド
線とこれに対応したダミ−ワ−ド線の選択動作を行う。
カラムアドレスデコ−ダＣ−ＤＣＲは、カラムアドレス
バッフアＣ−ＡＤＢにより形成された内部相補アドレス
信号を解読して、デ−タ線選択タイミング信号φｙに同
期して、一対の相補デ−タ線を共通相補デ−タ線に結合
させるカラムスイッチＭＯＳＦＥＴのゲ−トに伝えられ
る選択信号を形成する。

【００３１】次に、図２に示したタイミング図に従っ
て、この実施例の半導体記憶装置の動作の一例を説明す
る。

【００３２】ロウアドレスストロ−ブ信号／ＲＡＳがハ
イレベルからロウレベルに変化する前に、カラムアドレ
スストロ−ブ信号／ＣＡＳとライトイネ−ブル信号／Ｗ
Ｅをロウレベルにする。すると、実質的なチツプ選択信
号であるロウアドレスストロ−ブ信号／ＲＡＳがハイレ
ベルからロウレベルにされるタイミングで内部回路が動
作状態にされ、タイミング制御回路ＴＣは、上記タイミ
ングでカラムアドレスストロ−ブ信号／ＣＡＳがロウレ
ベルであることを判定して、リフレッシュ制御信号φｒ
ｆを発生させて、リフレッシュサイクルのための各種タ
イミング信号を発生させる（／ＣＡＳビフォア／ＲＡＳ
リフレッシュ）。これにより、リフレッシュアドレス信
号は、ロウアドレスバッファＲ／ＡＤＢを介してロウア
ドレスデコ−ダＲ−ＤＣＲに伝えられ、ワ−ド線の選択
動作、センスアンプＳＡ及びアクテイブリストア回路Ａ
Ｒの一連の動作によるリフレッシュ動作が行われる。こ
のとき、ロウアドレスバッファＲ−ＡＤＢの入力端子
は、上記リフレッシュ制御回路ＲＥＦＣと結合され、外
部アドレス端子とは分離されている。

【００３３】タイミング制御回路ＴＣは、上記カラムア
ドレスストロ−ブ信号／ＣＡＳと上記ライトイネ−ブル
信号／ＷＥが共にロウレベルであることを検出すると、
上記ロウアドレスストロ−ブ信号／ＲＡＳのロウレベル
への変化タイミングにより、カラムアドレスバッファＣ
−ＡＤＢを活性化させるタイミング信号φｃとファンク
ション設定回路ＦＮを起動させるタイミング信号φｆｎ
を発生させる。上記リフレッシュ動作においては、デ−
タ線選択タイミング信号φｙが発生されないから、カラ
ムアドレスデコ−ダＣ−ＤＣＲは、実質的に非動作状態
に置かれる。したがって、上記カラムアドレスバッファ
Ｃ−ＡＤＢを通したファンクション信号Ｆは、この時動
作状態にされたファンクション設定回路ＦＮに取り込ま
れる。ファンクション設定回路ＦＮは、上記取り込んだ
ファンクション信号Ｆを保持するとともに、それを解読
して次の動作のための各種モ−ド信号を形成する。この
ようにして、リフレッシュ動作と、ファンクション信号
Ｆの取り込み動作が同じメモリサイクル（リフレッシュ
サイクル）中で並行して行われる。

【００３４】上記アドレスストロ−ブ信号／ＲＡＳ、／
ＣＡＳ及びライトイネ−ブル信号／ＷＥをハイレベルに
して内部回路をいったんリセット状態にする。このリセ
ット状態においても上記ファンクション設定回路ＦＮ
は、上記取り込んだファンクション信号Ｆを保持してい
る。

【００３５】次に、ロウアドレスストロ−ブ信号／ＲＡ
Ｓをハイレベルからロウレベルに変化させると、タイミ
ング制御回路ＴＣは、タイミング信号φｒを発生し、ロ
ウアドレスバッファＲ−ＡＤＢを動作状態にし、外部ア
ドレス端子から供給されたアドレス信号をロウアドレス
信号ＡＸ（ＡＸ０〜ＡＸｉ）として取り込ませる。この
後、上記タイミング制御回路ＴＣは、図示しない前記ワ
−ド線選択タイミング信号φｘ、センスアンプ動作タイ
ミング信号φｐａ１、φｐａ２及びアクテイブリストア
動作タイミング信号φｒｓを時系列的に発生させて、ロ
ウ系の選択動作を行う。

【００３６】次いで、カラムアドレスストロ−ブ信号／
ＣＡＳをハイレベルからロウレベルに変化させると、タ
イミング制御回路ＴＣは、タイミング信号φｃを発生
し、カラムアドレスバッファＣ−ＡＤＢを動作状態に
し、外部アドレス端子から供給されるアドレス信号をカ
ラムアドレス信号ＡＹ（ＡＹ０〜ＡＹｉ）として取り込
ませる。この後、上記タイミング制御回路ＴＣは、図示
しないが前記デ−タ線選択タイミング信号φｙを発生
し、デ−タ線の選択動作を行わせる。これにより、共通
相補デ−タ線ＣＤＬ、／ＣＤＬ（入出力ノ−ドＩ／Ｏ）
の信号は、言い換えるならば、上記アドレス信号ＡＸと
ＡＹで指定されたメモリセルの記憶情報ＤＡはラツチ回
路Ｆに取り込まれる。

【００３７】ライトイネ−ブル信号／ＷＥがロウレベル
にされた書き込み動作モ−ドにおいては、外部端子Ｄｉ
から供給される書き込み信号ＤＢがデ−タ入力回路ＩＢ
を介して取り込まれる。前記ファンクション設定によっ
てファンクション設定回路ＦＮが、例えば論理演算回路
ＬＵに対してアンド演算を指定したなら、該論理演算回
路ＬＵは、上記ラッチ回路Ｆの信号ＤＡと上記書き込み
信号ＤＢのアンド信号ＤＡ・ＤＢを形成して、上記入出
力ノ−ドＩ／Ｏに伝える。これによって、上記選択され
たメモリセルには上記信号ＤＡ・ＤＢが書き込まれる。
これにより、１サイクルの書き込み動作によって、メモ
リセルの記憶情報をそれと外部端子から供給された書き
込み信号の論理演算に従った画素デ−タに置き換えるこ
とができる。

【００３８】上記ファンクション設定により、合計４個
の論理演算回路のうちの１個ないし３個を非動作状態に
させると、非動作状態にされた論理演算回路ＬＵに対応
されたメモリ部ＲＡＭのメモリアレイは、もとの記憶情
報を維持するものとなる。この結果、メモリ部ＲＡＭに
対して３ないし１ビットのみ上記論理演算結果の書き込
みを行うことができる。

【００３９】ファンクション設定による他の動作形態に
おいては、メモリセルの記憶情報を外部端子から供給さ
れた書き込み信号に置き換える場合、パス信号ｐｓが形
成される。これによって、デ−タ入力回路ＩＢを通した
書き込み信号は、上記論理演算回路ＬＵにかえて、ゲ−
ト回路（トライステ−トバッファ）Ｇを通して直接にメ
モリ部ＲＡＭの入出力ノ−ド（メモリアレイＭＡＲＹの
共通相補デ−タ線）に伝えられる。これによって、従来
のダイナミック型ＲＡＭと同様に高速に書き込み動作を
行うことができる。

【００４０】ファンクション設定による更にの他の動作
形態においては、外部端子から供給される４ビットの書
き込み信号のうちの特定のビットのみを書き込む場合、
マスク信号ｍｓｋが設定される。このマスク信号ｍｓｋ
は、それに対応したデ−タ入力回路ＩＢを非動作状態に
させる。これによって、外部端子に供給された書き込み
信号が無効にされる。すなわち、このマスク機能は、メ
モリ部ＲＡＭのアドレッシングによって同時に選択され
る合計４個のメモリセルのうち、特定のメモリセルに対
してのみ外部端子から供給される信号を書き込む場合に
利用される。このような機能は、上記バイパスモ−ドの
時に、ゲ−ト回路Ｇを選択的に動作させることによって
も実現できるものである。

【００４１】上記のようなファンクションの設定は、そ
の変更を行うことによって前の状態が解除され、新たに
設定したファンクションに置き換えられえるようにされ
る。このようにすることによって、ファンクション設定
のための動作サイクルを少なくできるものである。通
常、画像処理にあっては、１つの図形を構成する画素又
は特定のエリアを構成する画像は、多数のドット（ビッ
ト）の集合からなるものであるので、その変更には同じ
論理演算が上記多数のドットに対して繰り返して行う必
要があるから、上記ファンクション設定の解除を新たな
設定により置き換えることが便利なものとなる。

【００４２】なお、読み出し動作は、従来の×４ビット
構成のダイナミック型ＲＡＭと同様であるので、その説
明を省略する。この場合、４ビットの画素信号のうち、
特定ビットにマスクする機能を設けるものであっても良
いが、このような動作は、マイクロプロセッサ側でその
ビットの処理を行うようにすることによって実現でき
る。

【００４３】さらに、シリアル読み出し動作は、前記公
知のシリアルメモリとほぼ類似の動作により行うことが
できる。この場合、この実施例ではロウアドレスを外部
端子から供給されるアドレス信号によって任意に設定で
きるから、表示画面のスクロ−ル機能を実現できる。す
なわち、ＣＲＴの最初のラスタに同期して設定されるロ
ウアドレスの変更によって表示画面上の図形を上又は下
方向に移動させることが可能になる。

【００４４】

【発明の効果】

（１）実質的なチップ選択信号の供給タイミングと、他
のタイミング信号ないし制御信号のレベルの組合せによ
りメモリアクセス動作と類似の動作によってファンクシ
ョン信号設定を行えるから、ファンクション設定が容易
に行えるという効果が得られる。

【００４５】（２）実質的なチップ選択信号であるロウ
アドレスストロ−ブ信号／ＲＡＳの立ち下がりタイミン
グに先立ってカラムアドレスストロ−ブ信号／ＣＡＳと
ライトイネ−ブル信号／ＷＥがロウレベルであることを
識別してアドレス端子から供給された信号としてファン
クション信号の取り込みを行うことによって、ファンク
ション設定動作と、／ＣＡＳビフォア／ＲＡＳリフレッ
シュ動作とを同時に並行して行えるという効果が得られ
る。

【００４６】（３）アドレス端子からファンクション信
号を取り込むことにより、多ビットからなるファンクシ
ョン信号を構成することができる。これによって、多種
類のファンクション設定が可能になるという効果が得ら
れる。

【００４７】（４）ＲＡＭ内に演算回路を設けることに
より、１回の書き込みサイクル内でそのアドレッシング
によって選択されたメモリセルの記憶情報を、その記憶
情報と外部端子から供給された書き込み信号との演算結
果に置き換えることができる。これによって、図形の作
成や変更のための画像処理が高速に行えるという効果が
得られる。

【００４８】（５）ファンクションモ−ドの１の機能と
して、複数ビットの信号のうちの任意の特定ビットに対
してマスクすることにより、変更したくないメモリセル
の記憶情報を配慮することなく、外部端子からの書き込
み信号やその演算を行うことができるから、図形の作成
や変更が容易に行えるという効果が得られる。

【００４９】（６）上記（４）、（５）により、マイク
ロプロセッサないし画像プロセッサ等での処理負担が軽
減されるとともに、そのプログラムが容易に行えるとい
う効果が得られる。

【００５０】（７）演算回路を通さないで、デ−タ入力
回路の出力信号を直接メモリ部の入出力ノ−ドに伝達さ
せるバイパス回路を設けることにより、演算を伴わない
書き込み動作の高速化を実現できるという効果が得られ
る。

【００５１】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、この発明は上記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。

【００５２】例えば、デ−タ入力回路の入力端子と、デ
−タ出力回路の出力端子は、共通の外部端子に結合して
外部端子数を減らすようにするものであっても良い。こ
の場合、上記デ−タ入力回路とデ−タ出力回路の動作を
制御するための出力イネ−ブル信号をタイミング制御回
路に供給してその動作制御が行われる。なお、上記出力
イネ−ブル信号を実質的なチツプ選択信号の前に通常の
動作と異なるレベルにして、上記メモリ部ＲＡＭの記憶
情報をシフトレジスタＳＲにパラレル出力させるタイミ
ング信号を形成するようにするものであってもよい。

【００５３】演算回路は、論理演算の他算術演算を行な
ものであっても良い。

【００５４】ロウ（Ｘ）及びカラム（Ｙ）アドレス信号
は、それぞれ独立した外部端子から供給するものであっ
てもよい。この場合、チツプ選択信号によってＲＡＭの
アクセスが開始されるから、ライトイネ−ブル信号との
組合せにより、上記いずれかのアドレス端子とその信号
を受けるアドレスバッファを介して、ファンクション設
定動作を実現できるものである。

【００５５】リフレッシュ動作は、外部端子から供給さ
れるリフレッシュ制御信号によって行うようにするもの
であってもよい。この場合には、外部端子からリフレッ
シュ周期を設定できるから、リフレッシュ動作と並行し
て上記シリアル読み出し動作のためのシフトレジスタへ
のパラレル転送を行うようにすることもできる。さら
に、ファンクション設定の解除は、設定動作後の書き込
みサイクルの終了とともに自動的に行うようにするもの
であってもよい。メモリアレイは、スタティック型メモ
リセルにより構成するものであってもよい。

【００５６】この発明は、画像処理の他、各種デ−タ処
理機能を備えた半導体記憶装置として広く利用できるも
のである。

【図面の簡単な説明】

【図１】この発明の一実施例を示すブロック図。

【図２】図１の回路の動作の一例を示すタイミング図。

【図３】図１におけるメモリ部の一実施例を示す回路
図。

【符号の説明】

ＲＡＭ：メモリ部、ＭＣ：メモリセル、ＤＣ：ダミ−セ
ル、ＣＷ：カラムスイッチ、ＳＡ：センスアンプ、Ａ
Ｒ：アクテイブリストア回路、Ｒ−ＤＣＲ：ロウアドレ
スデコ−ダ、Ｃ−ＤＣＲ：カラムアドレスデコ−ダ、Ｒ
−ＡＤＢ：ロウアドレスバッファ、Ｃ−ＡＤＢ：カラム
アドレスバッファ、ＯＢ：デ−タ出力回路、ＩＢ：デ−
タ入力回路、ＴＣ：タイミング制御回路、ＲＥＦＣ：リ
フレッシュ制御回路、ＦＮ：ファンクション設定回路、
ＬＵ：演算回路、Ｇ：ゲ−ト回路、Ｆ：ラツチ回路、Ｓ
Ｒ：シフトレジスタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】ロウアドレスストロ−ブ信号の立ち下がり
   タイミングに先立ってカラムアドレスストロ−ブ信号と
   ライトイネ−ブル信号とがロウレベルであることの識別
   によってファンクション信号の設定が指示されるファン
   クション設定回路と、 上記ロウアドレスストロ−ブ信号、カラムアドレススト
   ロ−ブ信号、及びライトイネ−ブル信号を含む制御信号
   を受け上記ファンクション設定のための信号を含むタイ
   ミング信号を形成する制御回路と、 上記ファンクション信号によりその動作モ−ドが指定さ
   れる内部回路と、を備え、上記ファンクション信号の設
   定の後において、上記制御信号に基ずくアドレス信号の
   取り込み及び取り込んだアドレスに対する読み出し書き
   込み動作の上記動作モ−ドに従う動作が行われるように
   されてなることを特徴とする半導体記憶装置。