JPH0680684B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH0680684B2 JPH0680684B2 JP61307039A JP30703986A JPH0680684B2 JP H0680684 B2 JPH0680684 B2 JP H0680684B2 JP 61307039 A JP61307039 A JP 61307039A JP 30703986 A JP30703986 A JP 30703986A JP H0680684 B2 JPH0680684 B2 JP H0680684B2
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- JP
- Japan
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- thin film
- gate electrode
- source
- insulating film
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Landscapes
- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は自己整合型非晶質Si薄膜トランジスタの製造方
法に関する。
法に関する。
近年液晶フラットディスプレイ、あるいは長尺イメージ
センサの駆動デバイスに用いる薄膜トランジスタの研究
開発が盛んに行われている。
センサの駆動デバイスに用いる薄膜トランジスタの研究
開発が盛んに行われている。
フラットディスプレイの画品質向上やイメージセンサの
高速化のために、ゲート金属、ソース・ドレイン間容量
が低減された自己整合型薄膜トランジスタが強く望まれ
ている（例えば、電子通信学会電子デバイス研究会技術
報告、ED−84−70（1984））。
高速化のために、ゲート金属、ソース・ドレイン間容量
が低減された自己整合型薄膜トランジスタが強く望まれ
ている（例えば、電子通信学会電子デバイス研究会技術
報告、ED−84−70（1984））。
また、この自己整合型薄膜トランジスタは、トランジス
タ形成時の目合わせ精度を軽減できるため、上記大面積
デバイスを形成するときには有用な素子であり、特に非
晶質シリコンを用いた自己整合型薄膜トランジスタは、
非晶質シリコンが低温形成で大面積に形成できること
や、抵抗が高くオフ電流が小さい等の利点を有するた
め、特に強く開発を急がれている。
タ形成時の目合わせ精度を軽減できるため、上記大面積
デバイスを形成するときには有用な素子であり、特に非
晶質シリコンを用いた自己整合型薄膜トランジスタは、
非晶質シリコンが低温形成で大面積に形成できること
や、抵抗が高くオフ電流が小さい等の利点を有するた
め、特に強く開発を急がれている。
第３図（ｄ）には従来例の非晶質シリコンを用いた自己
整合型薄膜トランジスタの断面図を示す（電子通信学会
電子デバイス研究会技術報告、ED−83−70（1983））。
この構造の薄膜トランジスタの製造工程を第３図（ａ）
〜（ｄ）に示す。
整合型薄膜トランジスタの断面図を示す（電子通信学会
電子デバイス研究会技術報告、ED−83−70（1983））。
この構造の薄膜トランジスタの製造工程を第３図（ａ）
〜（ｄ）に示す。
まず、第３図（ａ）に示すように、ガラス基板１にゲー
ト金属を形成してこれをパターニングし、ゲート電極２
を形成する。この上にゲート絶縁膜３、非晶質シリコン
膜４を順次形成し、所望の大きさにパターニングする。
この上にフォトレジスト６を塗布し、ガラス基板側から
紫外光７を照射することによりフォトレジスト６を感光
させる。このときゲート金属がマスクとなってゲート金
属上のフォトレジスト６は感光しない。これを現像する
と第３図（ｂ）に示すようにゲート金属の直上のみにフ
ォトレジスト６が残る。次に第３図（ｃ）に示すよう
に、この上にn+非晶質シリコン膜14を形成し、次にソー
ス・ドレイン電極用金属10を蒸着する。次に、フォトレ
ジストを除去し、不要なn+非晶質シリコン膜およびソー
ス・ドレイン用電極金属をリフトオフして取除けば第３
図（ｄ）のように自己整合型非晶質シリコン薄膜トラン
ジスタが完成する。
ト金属を形成してこれをパターニングし、ゲート電極２
を形成する。この上にゲート絶縁膜３、非晶質シリコン
膜４を順次形成し、所望の大きさにパターニングする。
この上にフォトレジスト６を塗布し、ガラス基板側から
紫外光７を照射することによりフォトレジスト６を感光
させる。このときゲート金属がマスクとなってゲート金
属上のフォトレジスト６は感光しない。これを現像する
と第３図（ｂ）に示すようにゲート金属の直上のみにフ
ォトレジスト６が残る。次に第３図（ｃ）に示すよう
に、この上にn+非晶質シリコン膜14を形成し、次にソー
ス・ドレイン電極用金属10を蒸着する。次に、フォトレ
ジストを除去し、不要なn+非晶質シリコン膜およびソー
ス・ドレイン用電極金属をリフトオフして取除けば第３
図（ｄ）のように自己整合型非晶質シリコン薄膜トラン
ジスタが完成する。
〔発明が解決しようとする問題点〕 しかしながら、第３図（ａ）〜（ｄ）に示した薄膜トラ
ンジスタは特性的には満足できるものの、n+非晶質シリ
コン膜およびソース・ドレイン用電極金属をリフトオフ
工程が難しく、これが歩留り低下を来たし生産的に問題
がある。
ンジスタは特性的には満足できるものの、n+非晶質シリ
コン膜およびソース・ドレイン用電極金属をリフトオフ
工程が難しく、これが歩留り低下を来たし生産的に問題
がある。
本発明の目的は、上述した非晶質シリコン薄膜トランジ
スタの製造に、リフトオフ工程を含まず、安定に製造が
行える自己整合型薄膜トランジスタの製造方法を提供す
ることにある。
スタの製造に、リフトオフ工程を含まず、安定に製造が
行える自己整合型薄膜トランジスタの製造方法を提供す
ることにある。
第１の発明は、絶縁性基板上にゲート電極を形成する工
程と、該ゲート電極を覆うように第１の透明絶縁膜、非
晶質半導体薄膜、第２の透明絶縁膜を形成する工程と、
フォトレジストを塗布して該ゲート電極をマスクとして
絶縁性基板側から露光して該第２の絶縁膜をパターニン
グする工程と、パターニングされた該第２の絶縁膜また
は該フォトレジストをマスクとして前記非晶質半導体薄
膜に選択的に不純物を導入してソース領域及びドレイン
領域を形成する工程と、前記非晶質半導体薄膜と反応し
てシリサイド層ができる金属膜もしくは合金膜を全面に
被着した後、前記ソース領域、ドレイン領域のそれぞれ
の表面部に形成されたシリサイド層を残して未反応の前
記金属膜もしくは合金膜をパターニングすることにより
前記第２の透明絶縁膜と重ならないようにそれぞれ分離
されたソース、ドレイン電極を形成する工程と、前記非
晶質半導体薄膜を少なくとも前記ゲート電極上方のソー
ス、ドレイン領域を残して島状にパターニングする工程
とからなることを特徴とした薄膜トランジスタの製造方
法である。
程と、該ゲート電極を覆うように第１の透明絶縁膜、非
晶質半導体薄膜、第２の透明絶縁膜を形成する工程と、
フォトレジストを塗布して該ゲート電極をマスクとして
絶縁性基板側から露光して該第２の絶縁膜をパターニン
グする工程と、パターニングされた該第２の絶縁膜また
は該フォトレジストをマスクとして前記非晶質半導体薄
膜に選択的に不純物を導入してソース領域及びドレイン
領域を形成する工程と、前記非晶質半導体薄膜と反応し
てシリサイド層ができる金属膜もしくは合金膜を全面に
被着した後、前記ソース領域、ドレイン領域のそれぞれ
の表面部に形成されたシリサイド層を残して未反応の前
記金属膜もしくは合金膜をパターニングすることにより
前記第２の透明絶縁膜と重ならないようにそれぞれ分離
されたソース、ドレイン電極を形成する工程と、前記非
晶質半導体薄膜を少なくとも前記ゲート電極上方のソー
ス、ドレイン領域を残して島状にパターニングする工程
とからなることを特徴とした薄膜トランジスタの製造方
法である。
第２の発明は、絶縁性基板上にゲート電極を形成する工
程と、該ゲート電極を覆うように第１の透明絶縁膜、非
晶質半導体薄膜、第２の透明絶縁膜を形成する工程と、
フォトレジストを塗布し、該ゲート電極をマスクとし絶
縁性基板側から露光して該第２の絶縁膜をパターニング
する工程と、パターニングされた該第２の絶縁膜または
フォトレジストをマスクとして前記非晶質半導体薄膜に
選択的に不純物を導入してソース領域及びドレイン領域
を形成する工程と、前記非晶質半導体薄膜を少なくとも
前記ゲート電極上方のソース、ドレイン領域を残して島
状にパターニングする工程と、前記非晶質半導体薄膜と
反応してシリサイド層ができる金属膜もしくは合金膜を
全面に被着した後、前記ソース領域、ドレイン領域のそ
れぞれの表面に形成されたシリサイド層を残して未反応
の前記金属膜もしくは合金膜をパターニングすることに
より前記第２の透明絶縁膜と重ならないようにそれぞれ
分離されたソース、ドレイン電極を形成する工程とから
なることを特徴とした薄膜トランジスタの製造方法であ
る。
程と、該ゲート電極を覆うように第１の透明絶縁膜、非
晶質半導体薄膜、第２の透明絶縁膜を形成する工程と、
フォトレジストを塗布し、該ゲート電極をマスクとし絶
縁性基板側から露光して該第２の絶縁膜をパターニング
する工程と、パターニングされた該第２の絶縁膜または
フォトレジストをマスクとして前記非晶質半導体薄膜に
選択的に不純物を導入してソース領域及びドレイン領域
を形成する工程と、前記非晶質半導体薄膜を少なくとも
前記ゲート電極上方のソース、ドレイン領域を残して島
状にパターニングする工程と、前記非晶質半導体薄膜と
反応してシリサイド層ができる金属膜もしくは合金膜を
全面に被着した後、前記ソース領域、ドレイン領域のそ
れぞれの表面に形成されたシリサイド層を残して未反応
の前記金属膜もしくは合金膜をパターニングすることに
より前記第２の透明絶縁膜と重ならないようにそれぞれ
分離されたソース、ドレイン電極を形成する工程とから
なることを特徴とした薄膜トランジスタの製造方法であ
る。
第１図（ｄ），（ｅ），第２図（ｅ），（ｆ）より明ら
かなように、本発明の第１および第２の発明において、
ソース・ドレイン領域８はゲート電極２とほぼ同形状に
形成された第２の絶縁膜５によりゲート電極２と自己整
合的に形成されており、このためソース・ドレイン領域
８とゲート電極２との重なり容量はほとんどなく、重な
り容量のばらつき低減による液晶ディスプレイの高画品
質化やイメージセンサにおけるトランジスタスイッチ動
作による雑音の低減が図られる。
かなように、本発明の第１および第２の発明において、
ソース・ドレイン領域８はゲート電極２とほぼ同形状に
形成された第２の絶縁膜５によりゲート電極２と自己整
合的に形成されており、このためソース・ドレイン領域
８とゲート電極２との重なり容量はほとんどなく、重な
り容量のばらつき低減による液晶ディスプレイの高画品
質化やイメージセンサにおけるトランジスタスイッチ動
作による雑音の低減が図られる。
トランジスタオン時にはチャネルとソース・ドレイン電
極11はシリサイド層12により接続される。このシリサイ
ド層は面積抵抗が５〜100Kオーム／□と小さいため、比
較的抵抗の高い非晶質シリコンソース・ドレイン領域８
（108〜109オーム／□）のみの場合に比べてオン抵抗の
低下はなく、デバイス動作が可能になる。
極11はシリサイド層12により接続される。このシリサイ
ド層は面積抵抗が５〜100Kオーム／□と小さいため、比
較的抵抗の高い非晶質シリコンソース・ドレイン領域８
（108〜109オーム／□）のみの場合に比べてオン抵抗の
低下はなく、デバイス動作が可能になる。
また、第１図（ａ）〜（ｄ）に示される本発明第１図の
発明において、ゲート電極２をマスクとして背面露光に
より作られた第２の絶縁膜５をマスクとして不純物の導
入が図られ、その後ソース・ドレイン電極11を形成した
後、非晶質シリコンを島状にエッチングするため、第１
図（ｅ）に示されるように、ゲート電極２とソース・ド
レイン電極11の交差部は、第１の絶縁膜３と非晶質シリ
コン４、第２の絶縁膜５に守られるため、層間ショート
がなくなる。また、ゲート電極２と同一形状に形成され
た第２の絶縁膜５をマスクとしてソース・ドレイン領域
８を形成し、この上に形成されるシリサイド層12を利用
して自己整合型トランジスタが形成され、従来のフォト
レジストのリフトオフ工程によるものと比べて安定にデ
バイス形成が可能になる。
発明において、ゲート電極２をマスクとして背面露光に
より作られた第２の絶縁膜５をマスクとして不純物の導
入が図られ、その後ソース・ドレイン電極11を形成した
後、非晶質シリコンを島状にエッチングするため、第１
図（ｅ）に示されるように、ゲート電極２とソース・ド
レイン電極11の交差部は、第１の絶縁膜３と非晶質シリ
コン４、第２の絶縁膜５に守られるため、層間ショート
がなくなる。また、ゲート電極２と同一形状に形成され
た第２の絶縁膜５をマスクとしてソース・ドレイン領域
８を形成し、この上に形成されるシリサイド層12を利用
して自己整合型トランジスタが形成され、従来のフォト
レジストのリフトオフ工程によるものと比べて安定にデ
バイス形成が可能になる。
さらに、ソース・ドレイン電極のパターニングにはゲー
ト電極とソース・ドレイン電極のパターンが重ならなく
てもよいため、目合わせ精度は厳しくなく、大面積デバ
イスには適したトランジスタである。
ト電極とソース・ドレイン電極のパターンが重ならなく
てもよいため、目合わせ精度は厳しくなく、大面積デバ
イスには適したトランジスタである。
また、第２図（ａ）〜（ｅ）に示される本発明第２の発
明において、ゲート電極２をマスクとして背面露光によ
り作られた第２の絶縁膜をマスクにして不純物の導入が
図られ、その後、非晶質シリコンを島状にエッチングす
るため、本発明第１の発明で起こり得るわずかな寄生ト
ランジスタ動作がなく、更に高性能なトランジスタアレ
イが得られる。この場合、本発明の第１の発明で効果が
あるゲート電極とソース・ドレイン電極の交差点の保護
も必要ならば第２図（ｆ）に示されるように交差点の第
２の絶縁膜、非晶質シリコンを島状に残すことにより達
成される。
明において、ゲート電極２をマスクとして背面露光によ
り作られた第２の絶縁膜をマスクにして不純物の導入が
図られ、その後、非晶質シリコンを島状にエッチングす
るため、本発明第１の発明で起こり得るわずかな寄生ト
ランジスタ動作がなく、更に高性能なトランジスタアレ
イが得られる。この場合、本発明の第１の発明で効果が
あるゲート電極とソース・ドレイン電極の交差点の保護
も必要ならば第２図（ｆ）に示されるように交差点の第
２の絶縁膜、非晶質シリコンを島状に残すことにより達
成される。
以下本発明の実施例について図面を参照して説明する。
第１図（ａ）〜（ｄ）は本発明の第１の発明の一実施例
を示すプロセスの断面図、第１図（ｅ）は完成した素子
の平面図を示す。また、第２図（ａ）〜（ｅ）は本発明
第２図の発明の実施例を工程順に示した素子の断面図で
あり、第２図（ｆ）は完成した素子の平面図である。
第１図（ａ）〜（ｄ）は本発明の第１の発明の一実施例
を示すプロセスの断面図、第１図（ｅ）は完成した素子
の平面図を示す。また、第２図（ａ）〜（ｅ）は本発明
第２図の発明の実施例を工程順に示した素子の断面図で
あり、第２図（ｆ）は完成した素子の平面図である。
第１図（ａ）〜（ｅ）を用いて本発明の第１の発明の実
施例を説明する。まず、絶縁性基板１としてのガラス基
板上に、ゲート金属としてクロミウムを100nm蒸着し、
パターニングしてゲート電極２を形成する。次に、ゲー
ト絶縁膜３としてSiNxを300nm、非晶質シリコン４を50n
m、第２の絶縁膜としてSiOx5を200nmプラズマCVD法によ
り形成した後、フォトレジスト６を塗布し、紫外光７を
ガラス基板側から照射し、フォトレジスト６を感光させ
る（第１図（ａ））。このとき紫外光の照射時間は５〜
10分でゲート金属とほぼ同じ形状にフォトレジストを感
光することができた。
施例を説明する。まず、絶縁性基板１としてのガラス基
板上に、ゲート金属としてクロミウムを100nm蒸着し、
パターニングしてゲート電極２を形成する。次に、ゲー
ト絶縁膜３としてSiNxを300nm、非晶質シリコン４を50n
m、第２の絶縁膜としてSiOx5を200nmプラズマCVD法によ
り形成した後、フォトレジスト６を塗布し、紫外光７を
ガラス基板側から照射し、フォトレジスト６を感光させ
る（第１図（ａ））。このとき紫外光の照射時間は５〜
10分でゲート金属とほぼ同じ形状にフォトレジストを感
光することができた。
この後、フォトレジストをパターニングした後、第２の
絶縁膜５をエッチングする。さらに、パターニングされ
たフォトレジストまたは第２の絶縁膜をマスクとして不
純物原子９を非晶質シリコン中に導入する。導入する方
法は種々あるが、ここではイオン注入法を用い、燐を40
kVで８×1015／cm2導入した（第１図（ｂ））。
絶縁膜５をエッチングする。さらに、パターニングされ
たフォトレジストまたは第２の絶縁膜をマスクとして不
純物原子９を非晶質シリコン中に導入する。導入する方
法は種々あるが、ここではイオン注入法を用い、燐を40
kVで８×1015／cm2導入した（第１図（ｂ））。
続いてソース・ドレイン電極用金属11としてクロミウム
を150nm蒸着する。このとき、ソース・ドレイン領域の
非晶質シリコンとクロミウムの間にはシリサイド層が形
成されるが、確実にシリサイド層を形成するためには15
0℃20分間アニールするとよい。この時のシリサイド層
の抵抗は約10kオーム／□と低抵抗であった。その後、
ソース・ドレイン電極11をパターニングすることにより
不要なソース・ドレイン電極用金属を除去する（第１図
（ｃ））。この場合、クロミウムをエッチングするとき
にはシリサイド層はエッチングされないようにする必要
がある。この時、ソース・ドレイン電極間の長さはゲー
ト電極長より大きくてよく（例えばゲート電極長10μｍ
（チャネル長）に対しソース・ドレイン間長25μｍであ
った。）パターン精度はゆるい。
を150nm蒸着する。このとき、ソース・ドレイン領域の
非晶質シリコンとクロミウムの間にはシリサイド層が形
成されるが、確実にシリサイド層を形成するためには15
0℃20分間アニールするとよい。この時のシリサイド層
の抵抗は約10kオーム／□と低抵抗であった。その後、
ソース・ドレイン電極11をパターニングすることにより
不要なソース・ドレイン電極用金属を除去する（第１図
（ｃ））。この場合、クロミウムをエッチングするとき
にはシリサイド層はエッチングされないようにする必要
がある。この時、ソース・ドレイン電極間の長さはゲー
ト電極長より大きくてよく（例えばゲート電極長10μｍ
（チャネル長）に対しソース・ドレイン間長25μｍであ
った。）パターン精度はゆるい。
続いて、非晶質シリコンを島状にエッチングし薄膜トラ
ンジスタが完成される（第１図（ｄ），（ｅ））。
ンジスタが完成される（第１図（ｄ），（ｅ））。
本薄膜トランジスタの製造工程においては、第１の絶縁
膜としてSiNx、第２の絶縁膜としてSiOxを使用したが、
SiOx,SiNx,TaOx等透明絶縁膜ならば使用可能である。ま
た形成法においてもスパッタ法、光CVD法等も使用可能
である。
膜としてSiNx、第２の絶縁膜としてSiOxを使用したが、
SiOx,SiNx,TaOx等透明絶縁膜ならば使用可能である。ま
た形成法においてもスパッタ法、光CVD法等も使用可能
である。
また、ソース・ドレイン電極用金属としては、クロミウ
ムの他、ニッケル，モリブデン，パラヂウム等シリサイ
ド層ができる金属ならばなんでもよく、クロミウム−ア
ルミニウム，クロミウム−ニッケル，ニッケル−金、等
の積層構造、または合金でも可能である。
ムの他、ニッケル，モリブデン，パラヂウム等シリサイ
ド層ができる金属ならばなんでもよく、クロミウム−ア
ルミニウム，クロミウム−ニッケル，ニッケル−金、等
の積層構造、または合金でも可能である。
また、本発明の第２の発明を第２図（ａ）〜（ｆ）を用
いて説明する。まず、絶縁性基板１としてのガラス基板
上に、ゲート金属としてタンタルを100nm蒸着し、パタ
ーニングしてゲート電極２を形成する。次に、ゲート絶
縁膜３としてSiNxを300nm、非晶質シリコン４を100nmプ
ラズマCVD法で形成し、第２の絶縁膜としてSiOx5を100n
mスパッタ法により形成した後、フォトレジスト６を塗
布し、紫外光７をガラス基板側から照射しフォトレジス
ト６を感光させる（第２図（ａ））。このとき紫外光の
照射時間は５〜10分でゲート金属とほぼ同じ形状にフォ
トレジストを感光することができた。
いて説明する。まず、絶縁性基板１としてのガラス基板
上に、ゲート金属としてタンタルを100nm蒸着し、パタ
ーニングしてゲート電極２を形成する。次に、ゲート絶
縁膜３としてSiNxを300nm、非晶質シリコン４を100nmプ
ラズマCVD法で形成し、第２の絶縁膜としてSiOx5を100n
mスパッタ法により形成した後、フォトレジスト６を塗
布し、紫外光７をガラス基板側から照射しフォトレジス
ト６を感光させる（第２図（ａ））。このとき紫外光の
照射時間は５〜10分でゲート金属とほぼ同じ形状にフォ
トレジストを感光することができた。
この後、フォトレジストをパターニングした後、第２の
絶縁膜５をエッチングする。さらに、パターニングされ
たフォトレジストまたは第２の絶縁膜をマスクとして不
純物原子９を非晶質シリコン中に導入した。導入する方
法は種々であるが、ここではイオン注入法を用い、燐を
60kVで10×1015／cm2導入した（第２図（ｂ））。
絶縁膜５をエッチングする。さらに、パターニングされ
たフォトレジストまたは第２の絶縁膜をマスクとして不
純物原子９を非晶質シリコン中に導入した。導入する方
法は種々であるが、ここではイオン注入法を用い、燐を
60kVで10×1015／cm2導入した（第２図（ｂ））。
さらに、ゲート電極２上に付着している第２の絶縁膜を
必要な部分（例えば、薄膜トランジスタのチャネル上部
または必要ならば薄膜トランジスタのチャネル上部とゲ
ート電極とドレイン電極の交差予定部）を除いてエッチ
ングし、非晶質シリコンを島状にエッチングする（第２
図（ｃ））。
必要な部分（例えば、薄膜トランジスタのチャネル上部
または必要ならば薄膜トランジスタのチャネル上部とゲ
ート電極とドレイン電極の交差予定部）を除いてエッチ
ングし、非晶質シリコンを島状にエッチングする（第２
図（ｃ））。
続いてソース・ドレイン電極用金属10としてクロミウム
を50nm、アルミニウムを200nm蒸着する（第２図
（ｄ））。このとき、ソース・ドレイン領域の非晶質シ
リコンとクロミウムの間にはシリサイド層が形成される
が、確実にシリサイド層を形成するためには150℃で20
分間アニールするとよい。この時のシリサイド層の抵抗
は約10kオーム／□と低抵抗であった。その後、ソース
・ドレイン電極をパターニングすることにより不要なソ
ース・ドレイン電極用金属を除去した（第２図（ｅ），
（ｆ））。この場合、クロミウムをエッチングするとき
にはシリサイド層はエッチングされないようにする必要
がある。この時、ソース・ドレイン電極間の長さはゲー
ト電極長より大きくてよく（例えばゲート電極長10μｍ
（チャネル長）に対しソース・ドレイン間長25μｍであ
った。）パターン精度はゆるい。
を50nm、アルミニウムを200nm蒸着する（第２図
（ｄ））。このとき、ソース・ドレイン領域の非晶質シ
リコンとクロミウムの間にはシリサイド層が形成される
が、確実にシリサイド層を形成するためには150℃で20
分間アニールするとよい。この時のシリサイド層の抵抗
は約10kオーム／□と低抵抗であった。その後、ソース
・ドレイン電極をパターニングすることにより不要なソ
ース・ドレイン電極用金属を除去した（第２図（ｅ），
（ｆ））。この場合、クロミウムをエッチングするとき
にはシリサイド層はエッチングされないようにする必要
がある。この時、ソース・ドレイン電極間の長さはゲー
ト電極長より大きくてよく（例えばゲート電極長10μｍ
（チャネル長）に対しソース・ドレイン間長25μｍであ
った。）パターン精度はゆるい。
以上説明したように、本発明の製造方法によれば、その
工程の中に、リフトオフ工程が含まれていないため、従
来と比べて歩留りよく自己整合型薄膜トランジスタを形
成することができる。
工程の中に、リフトオフ工程が含まれていないため、従
来と比べて歩留りよく自己整合型薄膜トランジスタを形
成することができる。
また、第１図の構造から分るように、ゲート電極と自己
整合的に形成されたソース・ドレイン領域とシリサイド
層のためにチャネル部とソース・ドレイン電極が低抵抗
でつながる。実際に形成された薄膜トランジスタでは、
チャネル幅40μm,チャネル長10μｍの素子において、ソ
ース・ドレイン間に10V、ゲート電圧に15V印加したオン
電流は２〜４×10-6Ａ、移動度0.2〜0.4cm2/v・secと非
晶質シリコントランジスタとして十分な特性を有してお
り、またオフ電流も２〜８×10-12Ａと十分小さく、液
晶ディスプレイやイメージセンサに使えることが明らか
になった。
整合的に形成されたソース・ドレイン領域とシリサイド
層のためにチャネル部とソース・ドレイン電極が低抵抗
でつながる。実際に形成された薄膜トランジスタでは、
チャネル幅40μm,チャネル長10μｍの素子において、ソ
ース・ドレイン間に10V、ゲート電圧に15V印加したオン
電流は２〜４×10-6Ａ、移動度0.2〜0.4cm2/v・secと非
晶質シリコントランジスタとして十分な特性を有してお
り、またオフ電流も２〜８×10-12Ａと十分小さく、液
晶ディスプレイやイメージセンサに使えることが明らか
になった。
さらに、本発明によればゲート電極とソース・ドレイン
電極の交差部の保護が簡単にできるため、大面積のデバ
イスが歩留りよく得られ、また自己整合型トランジスタ
が得られるので、寄生容量の低減ができ大面積デバイス
の高性能化に寄与することができる。
電極の交差部の保護が簡単にできるため、大面積のデバ
イスが歩留りよく得られ、また自己整合型トランジスタ
が得られるので、寄生容量の低減ができ大面積デバイス
の高性能化に寄与することができる。
第１図（ａ）〜（ｄ）は本発明の第１の発明の一実施例
を示すプロセスの断面図、第１図（ｅ）は完成した素子
の平面図、第２図（ａ）〜（ｅ）は本発明第２の発明を
工程順に示した素子の断面図、第２図（ｆ）は完成した
素子の平面図、第３図（ａ）〜（ｄ）は従来例の自己整
合型薄膜トランジスタの製造プロセスを示す素子の断面
図である。 １…ガラス基板、２…ゲート電極 ３…第１の絶縁膜、４…非晶質シリコン膜 ５…第２の絶縁膜、６…フォトレジスト ７…紫外光、８…ソース・ドレイン領域 ９…不純物原子、10…ソース・ドレイン電極用金属 11…ソース・ドレイン電極、12…シリサイド層 13…透明電極、14…n+非晶質シリコン層
を示すプロセスの断面図、第１図（ｅ）は完成した素子
の平面図、第２図（ａ）〜（ｅ）は本発明第２の発明を
工程順に示した素子の断面図、第２図（ｆ）は完成した
素子の平面図、第３図（ａ）〜（ｄ）は従来例の自己整
合型薄膜トランジスタの製造プロセスを示す素子の断面
図である。 １…ガラス基板、２…ゲート電極 ３…第１の絶縁膜、４…非晶質シリコン膜 ５…第２の絶縁膜、６…フォトレジスト ７…紫外光、８…ソース・ドレイン領域 ９…不純物原子、10…ソース・ドレイン電極用金属 11…ソース・ドレイン電極、12…シリサイド層 13…透明電極、14…n+非晶質シリコン層
Claims (2)
- 【請求項１】絶縁性基板上にゲート電極を形成する工程
と、該ゲート電極を覆うように第１の透明絶縁膜、非晶
質半導体薄膜、第２の透明絶縁膜を形成する工程と、フ
ォトレジストを塗布して該ゲート電極をマスクとして絶
縁性基板側から露光して該第２の絶縁膜をパターニング
する工程と、パターニングされた該第２の絶縁膜または
該フォトレジストをマスクとして前記非晶質半導体薄膜
に選択的に不純物を導入してソース領域及びドレイン領
域を形成する工程と、前記非晶質半導体薄膜と反応して
シリサイド層ができる金属膜もしくは合金膜を全面に被
着した後、前記ソース領域、ドレイン領域のそれぞれの
表面部に形成されたシリサイド層を残して未反応の前記
金属膜もしくは合金膜をパターニングすることにより前
記第２の透明絶縁膜と重ならないようにそれぞれ分離さ
れたソース、ドレイン電極を形成する工程と、前記非晶
質半導体薄膜を少なくとも前記ゲート電極上方のソー
ス、ドレイン領域を残して島状にパターニングする工程
とからなることを特徴とした薄膜トランジスタの製造方
法。 - 【請求項２】絶縁性基板上にゲート電極を形成する工程
と、該ゲート電極を覆うように第１の透明絶縁膜、非晶
質半導体薄膜、第２の透明絶縁膜を形成する工程と、フ
ォトレジストを塗布し、該ゲート電極をマスクとし絶縁
性基板側から露光して該第２の絶縁膜をパターニングす
る工程と、パターニングされた該第２の絶縁膜またはフ
ォトレジストをマスクとして前記非晶質半導体薄膜に選
択的に不純物を導入してソース領域及びドレイン領域を
形成する工程と、前記非晶質半導体薄膜を少なくとも前
記ゲート電極上方のソース、ドレイン領域を残して島状
にパターニングする工程と、前記非晶質半導体薄膜と反
応してシリサイド層ができる金属膜もしくは合金膜を全
面に被着した後、前記ソース領域、ドレイン領域のそれ
ぞれの表面部に形成されたシリサイド層を残して未反応
の前記金属膜もしくは合金膜をパターニングすることに
より前記第２の透明絶縁膜と重ならないようにそれぞれ
分離されたソース、ドレイン電極を形成する工程とから
なることを特徴とした薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61307039A JPH0680684B2 (ja) | 1986-12-22 | 1986-12-22 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61307039A JPH0680684B2 (ja) | 1986-12-22 | 1986-12-22 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63158875A JPS63158875A (ja) | 1988-07-01 |
| JPH0680684B2 true JPH0680684B2 (ja) | 1994-10-12 |
Family
ID=17964307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61307039A Expired - Lifetime JPH0680684B2 (ja) | 1986-12-22 | 1986-12-22 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0680684B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07114283B2 (ja) * | 1988-07-07 | 1995-12-06 | シャープ株式会社 | 薄膜半導体装置 |
| JPH04269837A (ja) * | 1991-02-26 | 1992-09-25 | Sharp Corp | 薄膜トランジスタの製造方法 |
| JPH08264790A (ja) * | 1995-03-22 | 1996-10-11 | Toshiba Corp | 薄膜電解効果トランジスタ及び液晶表示装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58115851A (ja) * | 1981-12-28 | 1983-07-09 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPS58168278A (ja) * | 1982-03-30 | 1983-10-04 | Toshiba Corp | 薄膜トランジスタの製造方法 |
| JPS60211982A (ja) * | 1984-04-06 | 1985-10-24 | Hitachi Ltd | 薄膜トランジスタ |
| JPS60261174A (ja) * | 1984-06-07 | 1985-12-24 | Nippon Soken Inc | マトリツクスアレ− |
| JPS62205664A (ja) * | 1986-03-06 | 1987-09-10 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタの製造方法 |
-
1986
- 1986-12-22 JP JP61307039A patent/JPH0680684B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63158875A (ja) | 1988-07-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |