JPH08271592A - パターン発生器におけるループシーケンス発生回路 - Google Patents
パターン発生器におけるループシーケンス発生回路Info
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- JPH08271592A JPH08271592A JP7094520A JP9452095A JPH08271592A JP H08271592 A JPH08271592 A JP H08271592A JP 7094520 A JP7094520 A JP 7094520A JP 9452095 A JP9452095 A JP 9452095A JP H08271592 A JPH08271592 A JP H08271592A
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 高速ループデータの発生を、低速のプログラ
ムカウンタ制御で行い、低速のメモリを使用することが
でき、メモリが大容量化せず低価格のパターン発生器に
おけるループシーケンス発生回路で実現する。 【構成】 主に、ループのスタートアドレス（ＳＴＡ）
とループステップ数（Ｌ）とでなるループ情報を記憶し
ているループバッファ制御部３０と、ループジャンプの
相対的な値の発生及びシーケンスの分岐点を表す制御信
号を作り出すＲＰＣ制御部３４と、ＲＰＣレジスタ３５
Ａ及び３５Ｂにスタートアドレスを加算するＰＣ加算器
４２Ａ及び４２Ｂと、メモリ１（４４）及びメモリ２
（４５）のアドレス指定及びどちらのメモリの何番目の
出力データを選択するかを指定するメモリアドレス制御
部４３と、２つのメモリの各１６個の出力データをルー
プデータ（ＬＤ）毎に選択するメモリデータ出力制御部
４６とで構成される。
ムカウンタ制御で行い、低速のメモリを使用することが
でき、メモリが大容量化せず低価格のパターン発生器に
おけるループシーケンス発生回路で実現する。 【構成】 主に、ループのスタートアドレス（ＳＴＡ）
とループステップ数（Ｌ）とでなるループ情報を記憶し
ているループバッファ制御部３０と、ループジャンプの
相対的な値の発生及びシーケンスの分岐点を表す制御信
号を作り出すＲＰＣ制御部３４と、ＲＰＣレジスタ３５
Ａ及び３５Ｂにスタートアドレスを加算するＰＣ加算器
４２Ａ及び４２Ｂと、メモリ１（４４）及びメモリ２
（４５）のアドレス指定及びどちらのメモリの何番目の
出力データを選択するかを指定するメモリアドレス制御
部４３と、２つのメモリの各１６個の出力データをルー
プデータ（ＬＤ）毎に選択するメモリデータ出力制御部
４６とで構成される。
Description
【０００１】
【産業上の利用分野】本発明は、高速ループアドレスの
発生を低速制御で行い、低速メモリを使用して、メモリ
の小容量化と低コスト化を目的としたパターン発生器に
おけるループシーケンス発生回路に関するものである。
発生を低速制御で行い、低速メモリを使用して、メモリ
の小容量化と低コスト化を目的としたパターン発生器に
おけるループシーケンス発生回路に関するものである。
【０００２】
【従来の技術】図９に従来のパターン発生器におけるル
ープシーケンス発生回路を示す。この場合、ループを形
成するためにループジャンプするストップアドレス１３
と、ジャンプ先であるスタートアドレス１２と、＋１の
演算を行うプログラムカウンタ（ＰＣ）１０と、制御信
号ＬＯＯＰＥＸＩＴが入力するまでジャンプ及びループ
を繰り返す制御をするＰＣ制御部１１と、ＰＣ１０で指
定されたアドレスからループデータ（ＬＤ）を出力する
メモリブロック１４とで構成される。ループデータを高
速出力する場合、この回路においては、ＰＣ１０及びメ
モリブロック１４を高速化する必要があり、特に、高速
メモリを使用することで高価な回路になってしまう。
ープシーケンス発生回路を示す。この場合、ループを形
成するためにループジャンプするストップアドレス１３
と、ジャンプ先であるスタートアドレス１２と、＋１の
演算を行うプログラムカウンタ（ＰＣ）１０と、制御信
号ＬＯＯＰＥＸＩＴが入力するまでジャンプ及びループ
を繰り返す制御をするＰＣ制御部１１と、ＰＣ１０で指
定されたアドレスからループデータ（ＬＤ）を出力する
メモリブロック１４とで構成される。ループデータを高
速出力する場合、この回路においては、ＰＣ１０及びメ
モリブロック１４を高速化する必要があり、特に、高速
メモリを使用することで高価な回路になってしまう。
【０００３】図１０に比較的低価格のアクセスタイムの
遅いメモリを使用した場合を示す。この場合、ＰＣ１０
でアクセスタイムの遅いメモリからデータを読み出すた
めに、メモリをインターリーブして使用している。その
構成は、図９で示したブロックに、インターリーブして
読み出す複数のメモリブロック２４Ａ、２４Ｂ、２４
Ｃ、２４Ｄと、複数のメモリをインターリーブ制御する
メモリブロック選択制御部１５が追加される。ループデ
ータ（ＬＤ１、ＬＤ２、・・・ＬＤ７、ＬＤ８）を高速
制御する場合、この回路においては、ＰＣ１０の高速化
と、インターリーブ数分の同じＬＤを記憶したメモリブ
ロックを持たなければならないという問題がある。
遅いメモリを使用した場合を示す。この場合、ＰＣ１０
でアクセスタイムの遅いメモリからデータを読み出すた
めに、メモリをインターリーブして使用している。その
構成は、図９で示したブロックに、インターリーブして
読み出す複数のメモリブロック２４Ａ、２４Ｂ、２４
Ｃ、２４Ｄと、複数のメモリをインターリーブ制御する
メモリブロック選択制御部１５が追加される。ループデ
ータ（ＬＤ１、ＬＤ２、・・・ＬＤ７、ＬＤ８）を高速
制御する場合、この回路においては、ＰＣ１０の高速化
と、インターリーブ数分の同じＬＤを記憶したメモリブ
ロックを持たなければならないという問題がある。
【０００４】
【発明が解決しようとする課題】本発明は、高速ループ
データの発生を、低速のプログラムカウンタ制御で行
い、低速のメモリを使用することができ、メモリが大容
量化せず低価格のパターン発生器におけるループシーケ
ンス発生回路で実現することを目的としている。
データの発生を、低速のプログラムカウンタ制御で行
い、低速のメモリを使用することができ、メモリが大容
量化せず低価格のパターン発生器におけるループシーケ
ンス発生回路で実現することを目的としている。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明のパターン発生器におけるループシーケンス
発生回路は、次のように構成されている。つまり、ルー
プのスタートアドレス（ＳＴＡ）とループステップ数
（Ｌ）とでなるループ情報を記憶しているループバッフ
ァ制御部３０と、現在動作中のループに対するＳＴＡと
Ｌを保持している今のループバッファ３２と、次のルー
プ情報であるＳＴＡとＬを保持している次のループバッ
ファ３１と、図７（ａ）及び（ｂ）のように今のループ
ステップ数（ＣＬ）及び次のループステップ数（ＮＬ）
を展開するループステップ展開制御部３３と、ループジ
ャンプの相対的な値の発生及びシーケンスの分岐点を表
す制御信号を作り出すＲＰＣ制御部３４と、ループジャ
ンプの相対的な値を保持するＲＰＣレジスタ３５Ａ及び
３５Ｂと、ＲＰＣレジスタ３５Ａ及び３５Ｂに続くサイ
クルのプログラムカウンタ（ＰＣ）を発生させるためＲ
ＰＣ８（３５Ｂ）の出力に１〜８を加算し出力ＡＬＵ１
〜ＡＬＵ８を得るＲＰＣ拡張加算器３６Ａ及び３６Ｂ
と、次のサイクルでジャンプすることを知らせるＪＭＰ
レジスタ３８と、ループから抜け出すことを示すＥＸＩ
Ｔレジスタ３７と、今のループのスタートアドレスを示
すＣＳＴＡレジスタ３９と、次のループのスタートアド
レスを示すＮＳＴＡレジスタ４０と、ＣＳＴＡレジスタ
３９の値を出力するかＮＳＴＡレジスタ４０の値を出力
するかを選択するＳＴＡ選択部４１と、ＲＰＣレジスタ
３５Ａ及び３５Ｂにスタートアドレスを加算するＰＣ加
算器４２Ａ及び４２Ｂと、メモリ１（４４）及びメモリ
２（４５）のアドレス指定及びどちらのメモリの何番目
の出力データを選択するかを指定するメモリアドレス制
御部４３と、ループデータを記憶する２つのメモリ４４
及び４５と、２つのメモリの各１６個の出力データをル
ープデータ（ＬＤ）毎に選択するメモリデータ出力制御
部４６と、ループデータ（ＬＤ）を保持し出力するＬＤ
レジスタ４７Ａ及び４７Ｂとで構成される。
に、本発明のパターン発生器におけるループシーケンス
発生回路は、次のように構成されている。つまり、ルー
プのスタートアドレス（ＳＴＡ）とループステップ数
（Ｌ）とでなるループ情報を記憶しているループバッフ
ァ制御部３０と、現在動作中のループに対するＳＴＡと
Ｌを保持している今のループバッファ３２と、次のルー
プ情報であるＳＴＡとＬを保持している次のループバッ
ファ３１と、図７（ａ）及び（ｂ）のように今のループ
ステップ数（ＣＬ）及び次のループステップ数（ＮＬ）
を展開するループステップ展開制御部３３と、ループジ
ャンプの相対的な値の発生及びシーケンスの分岐点を表
す制御信号を作り出すＲＰＣ制御部３４と、ループジャ
ンプの相対的な値を保持するＲＰＣレジスタ３５Ａ及び
３５Ｂと、ＲＰＣレジスタ３５Ａ及び３５Ｂに続くサイ
クルのプログラムカウンタ（ＰＣ）を発生させるためＲ
ＰＣ８（３５Ｂ）の出力に１〜８を加算し出力ＡＬＵ１
〜ＡＬＵ８を得るＲＰＣ拡張加算器３６Ａ及び３６Ｂ
と、次のサイクルでジャンプすることを知らせるＪＭＰ
レジスタ３８と、ループから抜け出すことを示すＥＸＩ
Ｔレジスタ３７と、今のループのスタートアドレスを示
すＣＳＴＡレジスタ３９と、次のループのスタートアド
レスを示すＮＳＴＡレジスタ４０と、ＣＳＴＡレジスタ
３９の値を出力するかＮＳＴＡレジスタ４０の値を出力
するかを選択するＳＴＡ選択部４１と、ＲＰＣレジスタ
３５Ａ及び３５Ｂにスタートアドレスを加算するＰＣ加
算器４２Ａ及び４２Ｂと、メモリ１（４４）及びメモリ
２（４５）のアドレス指定及びどちらのメモリの何番目
の出力データを選択するかを指定するメモリアドレス制
御部４３と、ループデータを記憶する２つのメモリ４４
及び４５と、２つのメモリの各１６個の出力データをル
ープデータ（ＬＤ）毎に選択するメモリデータ出力制御
部４６と、ループデータ（ＬＤ）を保持し出力するＬＤ
レジスタ４７Ａ及び４７Ｂとで構成される。
【０００６】
【作用】上記のように構成されたパターン発生器におけ
るループシーケンス発生回路は、高速ループデータの発
生を、低速のプログラムカウンタ制御で行い、低速のメ
モリを使用することができ、メモリが大容量化せず、低
価格で実現できる。
るループシーケンス発生回路は、高速ループデータの発
生を、低速のプログラムカウンタ制御で行い、低速のメ
モリを使用することができ、メモリが大容量化せず、低
価格で実現できる。
【０００７】
【実施例】図１に本発明の実施例を示す。この回路ブロ
ックは、ループのスタートアドレス（ＳＴＡ）とループ
ステップ数（Ｌ）とでなるループ情報を記憶しているル
ープバッファ制御部３０と、現在動作中のループに対す
るＳＴＡとＬを保持している今のループバッファ３２
と、次のループ情報であるＳＴＡとＬを保持している次
のループバッファ３１と、図７（ａ）及び（ｂ）のよう
に今のループステップ数（ＣＬ）及び次のループステッ
プ数（ＮＬ）を展開するループステップ展開制御部３３
と、ループジャンプの相対的な値の発生及びシーケンス
の分岐点を表す制御信号を作り出すＲＰＣ制御部３４
と、ループジャンプの相対的な値を保持するＲＰＣレジ
スタ３５Ａ及び３５Ｂと、ＲＰＣレジスタ３５Ａ及び３
５Ｂに続くサイクルのプログラムカウンタ（ＰＣ）を発
生させるためＲＰＣ８（３５Ｂ）の出力に１〜８を加算
し出力ＡＬＵ１〜ＡＬＵ８を得るＲＰＣ拡張加算器３６
Ａ及び３６Ｂと、次のサイクルでジャンプすることを知
らせるＪＭＰレジスタ３８と、ループから抜け出すこと
を示すＥＸＩＴレジスタ３７と、今のループのスタート
アドレスを示すＣＳＴＡレジスタ３９と、次のループの
スタートアドレスを示すＮＳＴＡレジスタ４０と、ＣＳ
ＴＡレジスタ３９の値を出力するかＮＳＴＡレジスタ４
０の値を出力するかを選択するＳＴＡ選択部４１と、Ｒ
ＰＣレジスタ３５Ａ及び３５Ｂにスタートアドレスを加
算するＰＣ加算器４２Ａ及び４２Ｂと、メモリ１（４
４）及びメモリ２（４５）のアドレス指定及びどちらの
メモリの何番目の出力データを選択するかを指定するメ
モリアドレス制御部４３と、ループデータを記憶する２
つのメモリ４４及び４５と、２つのメモリの各１６個の
出力データをループデータ（ＬＤ）毎に選択するメモリ
データ出力制御部４６と、ループデータ（ＬＤ）を保持
し出力するＬＤレジスタ４７Ａ及び４７Ｂとで構成され
る。
ックは、ループのスタートアドレス（ＳＴＡ）とループ
ステップ数（Ｌ）とでなるループ情報を記憶しているル
ープバッファ制御部３０と、現在動作中のループに対す
るＳＴＡとＬを保持している今のループバッファ３２
と、次のループ情報であるＳＴＡとＬを保持している次
のループバッファ３１と、図７（ａ）及び（ｂ）のよう
に今のループステップ数（ＣＬ）及び次のループステッ
プ数（ＮＬ）を展開するループステップ展開制御部３３
と、ループジャンプの相対的な値の発生及びシーケンス
の分岐点を表す制御信号を作り出すＲＰＣ制御部３４
と、ループジャンプの相対的な値を保持するＲＰＣレジ
スタ３５Ａ及び３５Ｂと、ＲＰＣレジスタ３５Ａ及び３
５Ｂに続くサイクルのプログラムカウンタ（ＰＣ）を発
生させるためＲＰＣ８（３５Ｂ）の出力に１〜８を加算
し出力ＡＬＵ１〜ＡＬＵ８を得るＲＰＣ拡張加算器３６
Ａ及び３６Ｂと、次のサイクルでジャンプすることを知
らせるＪＭＰレジスタ３８と、ループから抜け出すこと
を示すＥＸＩＴレジスタ３７と、今のループのスタート
アドレスを示すＣＳＴＡレジスタ３９と、次のループの
スタートアドレスを示すＮＳＴＡレジスタ４０と、ＣＳ
ＴＡレジスタ３９の値を出力するかＮＳＴＡレジスタ４
０の値を出力するかを選択するＳＴＡ選択部４１と、Ｒ
ＰＣレジスタ３５Ａ及び３５Ｂにスタートアドレスを加
算するＰＣ加算器４２Ａ及び４２Ｂと、メモリ１（４
４）及びメモリ２（４５）のアドレス指定及びどちらの
メモリの何番目の出力データを選択するかを指定するメ
モリアドレス制御部４３と、ループデータを記憶する２
つのメモリ４４及び４５と、２つのメモリの各１６個の
出力データをループデータ（ＬＤ）毎に選択するメモリ
データ出力制御部４６と、ループデータ（ＬＤ）を保持
し出力するＬＤレジスタ４７Ａ及び４７Ｂとで構成され
る。
【０００８】図２〜図６に、最初のループのスタートア
ドレスが７でステップ数が９、次のループのスタートア
ドレスが１６でステップ数が２、その次のループのスタ
ートアドレスが１８でステップ数が３の場合のタイミン
グ図の例を示す。図２は、今のループバッファ３２の出
力ＣＬ及びＣＳＴＡ、次のループバッファ３１の出力Ｎ
Ｌ及びＮＳＴＡ、ループステップ展開制御部３３の出力
ＣＬ１〜ＣＬ８及びＮＬ１〜ＮＬ８の変化を示す。各値
は、図３に示すＥＸＩＴ１〜ＥＸＩＴ８の論理和が
“１”の時ＥＸＩＴ信号が出力され、次のＣＬＯＣＫで
変化する。なお、ＣＬの値に対するＣＬ１〜ＣＬ８の
値、ＮＬの値に対するＮＬ１〜ＮＬ８の値の関係は、図
７（ａ）及び図７（ｂ）に示す。
ドレスが７でステップ数が９、次のループのスタートア
ドレスが１６でステップ数が２、その次のループのスタ
ートアドレスが１８でステップ数が３の場合のタイミン
グ図の例を示す。図２は、今のループバッファ３２の出
力ＣＬ及びＣＳＴＡ、次のループバッファ３１の出力Ｎ
Ｌ及びＮＳＴＡ、ループステップ展開制御部３３の出力
ＣＬ１〜ＣＬ８及びＮＬ１〜ＮＬ８の変化を示す。各値
は、図３に示すＥＸＩＴ１〜ＥＸＩＴ８の論理和が
“１”の時ＥＸＩＴ信号が出力され、次のＣＬＯＣＫで
変化する。なお、ＣＬの値に対するＣＬ１〜ＣＬ８の
値、ＮＬの値に対するＮＬ１〜ＮＬ８の値の関係は、図
７（ａ）及び図７（ｂ）に示す。
【０００９】図３は、外部から入力する今のループの最
後のループを示すＬＯＯＰＥＸＩＴ１〜ＬＯＯＰＥＸＩ
Ｔ８と、各ループの最後を示すＪＭＰ１〜ＪＭＰ８と、
上記ＬＯＯＰＥＸＩＴとＪＭＰの論理積を示すＥＸＩＴ
１〜ＥＸＩＴ８の変化を示す。ここで、ＥＸＩＴ１〜Ｅ
ＸＩＴ８が“１”のときは、今のループの最後のループ
の最後を示す。
後のループを示すＬＯＯＰＥＸＩＴ１〜ＬＯＯＰＥＸＩ
Ｔ８と、各ループの最後を示すＪＭＰ１〜ＪＭＰ８と、
上記ＬＯＯＰＥＸＩＴとＪＭＰの論理積を示すＥＸＩＴ
１〜ＥＸＩＴ８の変化を示す。ここで、ＥＸＩＴ１〜Ｅ
ＸＩＴ８が“１”のときは、今のループの最後のループ
の最後を示す。
【００１０】図４は、ＲＰＣ制御部３４より出力するル
ープの相対アドレスを示すＲＰＣ１〜ＲＰＣ８の入力
と、ＲＰＣ１〜ＲＰＣ８の出力と、ＲＰＣ８の出力値Ｒ
ＰＣ８Ｐに続いて拡張したＲＰＣ拡張加算器３６Ａ及び
３６Ｂの出力ＡＬＵ１〜ＡＬＵ８を示す。
ープの相対アドレスを示すＲＰＣ１〜ＲＰＣ８の入力
と、ＲＰＣ１〜ＲＰＣ８の出力と、ＲＰＣ８の出力値Ｒ
ＰＣ８Ｐに続いて拡張したＲＰＣ拡張加算器３６Ａ及び
３６Ｂの出力ＡＬＵ１〜ＡＬＵ８を示す。
【００１１】図５は、ＲＰＣレジスタ３５Ａ及び３５Ｂ
の出力ＲＰＣ１〜ＲＰＣ８に、ＣＳＴＡレジスタ３９又
はＮＳＴＡレジスタ４０の値をＳＴＡ選択部４１で選択
して、ＰＣ加算器４２Ａ及び４２Ｂで加算した値ＰＣ１
〜ＰＣ８と、ＪＭＰレジスタ３８の出力であるＪＭＰ１
〜ＪＭＰ８を示す。
の出力ＲＰＣ１〜ＲＰＣ８に、ＣＳＴＡレジスタ３９又
はＮＳＴＡレジスタ４０の値をＳＴＡ選択部４１で選択
して、ＰＣ加算器４２Ａ及び４２Ｂで加算した値ＰＣ１
〜ＰＣ８と、ＪＭＰレジスタ３８の出力であるＪＭＰ１
〜ＪＭＰ８を示す。
【００１２】図６は、メモリ１（４４）のアドレスＭＥ
Ｍ１ＡＰと、メモリ２（４５）のアドレスＭＥＭ２ＡＰ
と、各メモリの１６個の出力のうちの１個を選択するＤ
ＳＥＬ０−３の１〜８の出力と、“０”のときメモリ１
（４４）を、“１”のときメモリ２（４５）を選択する
ＭＳＥＬ１〜ＭＳＥＬ８と、ＤＳＥＬ０−３とＭＳＥＬ
で３２個の入力から１個の出力を選択するメモリデータ
出力制御部４６の出力をＣＬＯＣＫで保持したＬＤレジ
スタ４７Ａ及び４７Ｂの出力ＬＤ１〜ＬＤ８と、ＬＤ１
〜ＬＤ８を直列に出力した状態とを示す。なお、各メモ
リのアドレスとループアドレスに対応した１６個の出力
との関係を図８に示す。１アドレスは、８サイクル分の
データと、更にその先８サイクル分のデータ、計１６サ
イクル分のデータで構成し、次のアドレスは、前のアド
レスの９サイクル目のデータから１６サイクル分で構成
する。このため、ＰＣ１〜ＰＣ８が、どこのアドレスか
ら開始されても、１度のメモリのアクセスで、８サイク
ル分の必要なデータの読み出しが可能となる。
Ｍ１ＡＰと、メモリ２（４５）のアドレスＭＥＭ２ＡＰ
と、各メモリの１６個の出力のうちの１個を選択するＤ
ＳＥＬ０−３の１〜８の出力と、“０”のときメモリ１
（４４）を、“１”のときメモリ２（４５）を選択する
ＭＳＥＬ１〜ＭＳＥＬ８と、ＤＳＥＬ０−３とＭＳＥＬ
で３２個の入力から１個の出力を選択するメモリデータ
出力制御部４６の出力をＣＬＯＣＫで保持したＬＤレジ
スタ４７Ａ及び４７Ｂの出力ＬＤ１〜ＬＤ８と、ＬＤ１
〜ＬＤ８を直列に出力した状態とを示す。なお、各メモ
リのアドレスとループアドレスに対応した１６個の出力
との関係を図８に示す。１アドレスは、８サイクル分の
データと、更にその先８サイクル分のデータ、計１６サ
イクル分のデータで構成し、次のアドレスは、前のアド
レスの９サイクル目のデータから１６サイクル分で構成
する。このため、ＰＣ１〜ＰＣ８が、どこのアドレスか
ら開始されても、１度のメモリのアクセスで、８サイク
ル分の必要なデータの読み出しが可能となる。
【００１３】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載されるような効果を奏する。つ
まり、高速ループデータの発生を、低速のプログラムカ
ウンタ制御で行い、低速のメモリを使用することがで
き、メモリが大容量化せず、低価格で、パターン発生器
におけるループシーケンス発生回路を実現できる効果が
ある。
ているので、以下に記載されるような効果を奏する。つ
まり、高速ループデータの発生を、低速のプログラムカ
ウンタ制御で行い、低速のメモリを使用することがで
き、メモリが大容量化せず、低価格で、パターン発生器
におけるループシーケンス発生回路を実現できる効果が
ある。
【図１】本発明の回路ブロック図である。
【図２】本発明のタイミング図である。
【図３】本発明のタイミング図である。
【図４】本発明のタイミング図である。
【図５】本発明のタイミング図である。
【図６】本発明のタイミング図である。
【図７】本発明のループステップ展開制御部の説明図で
ある。
ある。
【図８】本発明のメモリアドレスとループデータの関係
を示す説明図である。
を示す説明図である。
【図９】従来のループシーケンス発生回路のブロック図
である。
である。
【図１０】従来のメモリインターリーブを使用したルー
プシーケンス発生回路のブロック図である。
プシーケンス発生回路のブロック図である。
１０ プログラムカウンタ（ＰＣ） １１ ＰＣ制御部 １２ スタートアドレスレジスタ １３ ストップアドレスレジスタ １４、２４Ａ、２４Ｂ、２４Ｃ、２４Ｄ メモリブロ
ック １５ メモリブロック選択制御部 ３０ ループバッファ制御部 ３１ 次のループバッファ ３２ 今のループバッファ ３３ ループステップ展開制御部 ３４ ＲＰＣ制御部 ３５Ａ、３５Ｂ ＲＰＣレジスタ ３６Ａ、３６Ｂ ＲＰＣ拡張加算器 ３７ ＥＸＩＴレジスタ ３８ ＪＭＰレジスタ ３９ ＣＳＴＡレジスタ ４０ ＮＳＴＡレジスタ ４１ ＳＴＡ選択部 ４２Ａ、４２Ｂ ＰＣ加算器 ４３ メモリアドレス制御部 ４４ メモリ１ ４５ メモリ２ ４６ メモリデータ出力制御部 ４７Ａ、４７Ｂ ＬＤレジスタ
ック １５ メモリブロック選択制御部 ３０ ループバッファ制御部 ３１ 次のループバッファ ３２ 今のループバッファ ３３ ループステップ展開制御部 ３４ ＲＰＣ制御部 ３５Ａ、３５Ｂ ＲＰＣレジスタ ３６Ａ、３６Ｂ ＲＰＣ拡張加算器 ３７ ＥＸＩＴレジスタ ３８ ＪＭＰレジスタ ３９ ＣＳＴＡレジスタ ４０ ＮＳＴＡレジスタ ４１ ＳＴＡ選択部 ４２Ａ、４２Ｂ ＰＣ加算器 ４３ メモリアドレス制御部 ４４ メモリ１ ４５ メモリ２ ４６ メモリデータ出力制御部 ４７Ａ、４７Ｂ ＬＤレジスタ
Claims (1)
- 【請求項１】 ループのスタートアドレス（ＳＴＡ）と
ループステップ数（Ｌ）とでなるループ情報を記憶して
いるループバッファ制御部（３０）を設け、 現在動作中のループに対するＳＴＡとＬを保持している
今のループバッファ（３２）を設け、 次のループ情報であるＳＴＡとＬを保持している次のル
ープバッファ（３１）を設け、 今のループステップ数（ＣＬ）及び次のループステップ
数（ＮＬ）を展開するループステップ展開制御部（３
３）を設け、 ループジャンプの相対的な値の発生及びシーケンスの分
岐点を表す制御信号を作り出すＲＰＣ制御部（３４）を
設け、 ループジャンプの相対的な値を保持するＲＰＣレジスタ
（３５Ａ及び３５Ｂ）を設け、 ＲＰＣレジスタ（３５Ａ及び３５Ｂ）に続くサイクルの
プログラムカウンタ（ＰＣ）を発生させるためＲＰＣ８
（３５Ｂ）の出力に１〜８を加算し出力ＡＬＵ１〜ＡＬ
Ｕ８を得るＲＰＣ拡張加算器（３６Ａ及び３６Ｂ）を設
け、 次のサイクルでジャンプすることを知らせるＪＭＰレジ
スタ（３８）を設け、 ループから抜け出すことを示すＥＸＩＴレジスタ（３
７）を設け、 今のループのスタートアドレスを示すＣＳＴＡレジスタ
（３９）を設け、 次のループのスタートアドレスを示すＮＳＴＡレジスタ
（４０）を設け、 ＣＳＴＡレジスタ（３９）の値を出力するかＮＳＴＡレ
ジスタ（４０）の値を出力するかを選択するＳＴＡ選択
部（４１）を設け、 ＲＰＣレジスタ（３５Ａ及び３５Ｂ）にスタートアドレ
スを加算するＰＣ加算器（４２Ａ及び４２Ｂ）を設け、 メモリ１（４４）及びメモリ２（４５）のアドレス指定
及びどちらのメモリの何番目の出力データを選択するか
を指定するメモリアドレス制御部（４３）を設け、 ループデータを記憶する２つのメモリ（４４及び４５）
を設け、 ２つのメモリの各１６個の出力データをループデータ
（ＬＤ）毎に選択するメモリデータ出力制御部（４６）
を設け、 ループデータ（ＬＤ）を保持し出力するＬＤレジスタ
（４７Ａ及び４７Ｂ）を設け、 以上を具備することを特徴とするパターン発生器におけ
るループシーケンス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7094520A JPH08271592A (ja) | 1995-03-28 | 1995-03-28 | パターン発生器におけるループシーケンス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7094520A JPH08271592A (ja) | 1995-03-28 | 1995-03-28 | パターン発生器におけるループシーケンス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08271592A true JPH08271592A (ja) | 1996-10-18 |
Family
ID=14112614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7094520A Withdrawn JPH08271592A (ja) | 1995-03-28 | 1995-03-28 | パターン発生器におけるループシーケンス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08271592A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6249533B1 (en) | 1996-11-29 | 2001-06-19 | Advantest Corporation | Pattern generator |
-
1995
- 1995-03-28 JP JP7094520A patent/JPH08271592A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6249533B1 (en) | 1996-11-29 | 2001-06-19 | Advantest Corporation | Pattern generator |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020604 |