JPH0555831A - 任意波形発生器 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は任意波形発生器に関し、その目的
は、波形データ数の制限をなくした任意波形発生器を提
供することにある。 【構成】 波形メモリから出力されるパラレル波形デ
ータをデータ高速化回路でシリアル波形データに変換し
てＤＡ変換器に加えるように構成された任意波形発生器
において、前記データ高速化回路を、それぞれがアドレ
スＮ個分の波形データを同時に出力できるように構成さ
れた２個の波形メモリと、任意の第１のアドレスと該第
１のアドレスに対してＮ個分先行した第２のアドレスを
出力するアドレス発生部１３と、該アドレス発生部から
出力される２個のアドレスを前記２個の波形メモリに交
互に振り分けて与えるアドレスセレクタ１４と、前記２
個の波形メモリの出力データを交互に振り分けて出力す
るデータセレクタ１５と、該データセレクタから出力さ
れる２Ｎ個の波形データをシフトさせるシフトレジスタ
１６と、各部の動作タイミングを制御するクロックコン
トローラ１７とで構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は任意波形発生器に関し、
更に詳しくは、波形データ数に対する制約の緩和に関す
る。

【０００２】

【従来の技術】一般に、任意波形発生器は、波形メモリ
に格納されている波形データを順次ＤＡ変換器に読み出
し、アナログ信号波形出力を得るように構成されてい
る。

【０００３】ところが、波形データを格納する波形メモ
リのサイクルタイムは要求されるスピードに追い付かな
い。そこで、例えば図４に示すように、一度に複数Ｎ個
（例えば８個）の波形データを波形メモリ１から読み出
し、それらを高速のシフトレジスタ２にロードして要求
されるスピードに変換してＤＡ変換器３に出力すること
が行われている。この場合の読み出し周期は、シフトレ
ジスタ２のシフトクロック周期のＮ倍（図４の場合は８
倍）になる。

【０００４】

【発明が解決しようとする課題】しかし、このような構
成では、Ｎ個（図４の場合は８個）の波形データを１つ
の単位とするので、波形メモリ１に書き込む波形データ
の数はＮの倍数（図４の場合は８の倍数）に制限されて
しまい、波形データ作成の自由度が低くなるという問題
がある。

【０００５】本発明はこのような問題点に鑑みてなされ
たものであり、その目的は、波形データ数の制限をなく
した任意波形発生器を提供することにある。

【０００６】

【課題を解決するための手段】本発明に係る任意波形発
生器は、波形メモリから出力されるパラレル波形データ
をデータ高速化回路でシリアル波形データに変換してＤ
Ａ変換器に加えるように構成された任意波形発生器にお
いて、前記データ高速化回路が、それぞれがアドレスＮ
個分の波形データを同時に出力できるように構成された
２個の波形メモリと、任意の第１のアドレスと該第１の
アドレスに対してＮ個分先行した第２のアドレスを出力
するアドレス発生部と、該アドレス発生部から出力され
る２個のアドレスを前記２個の波形メモリに交互に振り
分けて与えるアドレスセレクタと、前記２個の波形メモ
リの出力データを交互に振り分けて出力するデータセレ
クタと、該データセレクタから出力される２Ｎ個の波形
データをシフトさせるシフトレジスタと、各部の動作タ
イミングを制御するクロックコントローラ、とで構成さ
れたことを特徴とする。

【０００７】

【作用】２個の波形メモリに格納されている波形データ
はアドレスセレクタを経て交互に加えられるアドレスに
従って同時にＮ個ずつ読み出され、さらにデータセレク
タを経て交互にシフトレジスタにロードされて高速化さ
れる。

【０００８】

【実施例】以下、図面を参照して、本発明の実施例を詳
細に説明する。図１は本発明の原理ブロック図である。
図１において、１１，１２はそれぞれがアドレスＮ個分
の波形データを同時に出力できるように構成されたメモ
リバンク０，１よりなる２個の波形メモリである。１３
はアドレス発生部であり、任意の第１のアドレスと該第
１のアドレスに対してＮ個分先行した第２のアドレスを
出力する。１４はアドレスセレクタであり、アドレス発
生部１３から出力される２個のアドレスを前記２個の波
形メモリ１１，１２に交互に振り分けて与える。１５は
データセレクタであり、アドレスセレクタ１４の切り換
えに同期して切換駆動され、前記２個の波形メモリ１
１，１２の出力データを交互に振り分けて出力する。１
６はシフトレジスタであり、データセレクタ１５から出
力される２Ｎ個の波形データをシフトさせる。１７は各
部の動作タイミングを制御するクロックを出力するクロ
ックコントローラである。

【０００９】図２はＮ＝８の場合の具体例のブロック図
である。アドレスセレクタ１４のＡ端子に加えられるア
ドレスａｄｒｓ０とＢ端子に加えられるアドレスａｄｒ
ｓ１は、Ｎ＝８であるから、波形メモリ１１，１２に格
納されている波形データをワード単位であるとすると、
ａｄｒｓ１＝ａｄｒｓ０＋１０_Ｈの関係がある。アドレ
スセレクタ１４は、ＳＥＬ端子に加えられるセレクト信
号に従って、Ａ端子に加えられるアドレスａｄｒｓ０を
ＹＡ端子に出力してＢ端子に加えられるアドレスａｄｒ
ｓ１をＹＢ端子に出力するか、Ａ端子に加えられるアド
レスａｄｒｓ０をＹＢ端子に出力してＢ端子に加えられ
るアドレスａｄｒｓ１をＹＡ端子に出力するかのどちら
かを選択する。

【００１０】アドレスセレクタ１４のＹＡ端子から出力
されるアドレスはラッチ１８を経て波形メモリ１１に加
えられ、ＹＢ端子から出力されるアドレスはラッチ１９
を経て波形メモリ１２に加えられる。

【００１１】各波形メモリ１１，１２は、各ラッチ１
８，１９から加えられるアドレスに従って同時に８個ず
つ合計１６個の波形データを出力する。波形メモリ１１
の出力データはラッチ２０を経てデータセレクタ１５の
Ａ端子に加えられ、波形メモリ１２の出力データはラッ
チ２１を経てデータセレクタ１５のＢ端子に加えられ
る。

【００１２】データセレクタ１５は、ＳＥＬ端子に加え
られるセレクト信号に従って、Ａ端子に加えられる波形
メモリ１１の出力データをＹＡ端子に出力してＢ端子に
加えられる波形メモリ１２の出力データをＹＢ端子に出
力するか、Ａ端子に加えられる波形メモリ１１の出力デ
ータをＹＢ端子に出力してＢ端子に加えられる波形メモ
リ１２の出力データをＹＡ端子に出力するかのどちらか
を選択する。

【００１３】シフトレジスタ１６にはデータセレクタ１
５で選択された波形データがロードされる。なお、波形
メモリ１１，１２のアドレス端子にはバッファ２２を経
てＣＰＵのアドレスバスが接続され、データ端子にはバ
ッファ２３を経てＣＰＵのデータバスが接続されてい
る。これらは、波形メモリ１１，１２に波形データを設
定格納するためのものであり、波形データは８個を単位
にして１１→１２→１１→１２→…の順に交互に書き込
まれるが、本発明とは本質的には関係ない。

【００１４】図２の動作を、１９個の波形データで波形
を構成する場合について、図３のタイミングチャートを
用いて説明する。この場合、１９＝８＋８＋３の関係か
ら、波形データ３個分が端数データになる。

【００１５】（ａ）はクロックコントローラ１７に入力
される基本の高速クロックである。（ｂ）は高速クロッ
クが１／８分周されたクロックであり、クロックコント
ローラ１７から各部に供給されるものである。（ｃ）は
クロックコントローラ１７からシフトレジスタ１６に供
給されるロードパルスＬＯＤ´である。なお、ダッシュ
は負論理動作を表している。（ｄ）はシフトレジスタ１
６にロードされる波形データである。（ｅ）はクロック
コントローラ１７からアドレスセレクタ１４及びデータ
セレクタ１５に供給される選択信号ＳＥＬである。
（ｆ）は波形メモリ１１，１２から出力される波形デー
タである。（ｇ）はラッチ２０，２１でラッチされる波
形データである。（ｈ）はシフトレジスタ１６から出力
される高速化データである。（ｉ）は波形メモリ１１，
１２に与えられるアドレスである。

【００１６】まず最初に、（ｉ）に示すａｄｒｓ０とし
て１９個の波形データが格納されている先頭アドレスが
与えられ、ａｄｒｓ１にはａｄｒｓ０から１０_Ｈ進んだ
アドレスが与えられる。このとき、アドレスセレクタ１
４は、クロックコントローラ１７から加えられる（ｅ）
に示す選択信号ＳＥＬによりＡ→ＹＡ，Ｂ→ＹＢを選択
するように設定されているものとする。

【００１７】波形メモリ１１にはａｄｒｓ０が与えら
れ、波形メモリ１２にはａｄｒｓ１が与えられる。この
結果、（ｆ）に示す波形データとして、波形メモリ１１
はａｄｒｓ０を先頭にして８個分の波形データを同時に
出力し、波形メモリ１２はａｄｒｓ１を先頭にして８個
分の波形データを同時に出力する。

【００１８】波形メモリ１１，１２から出力される１６
個の波形データは、（ｇ）に示すようにラッチ２０，２
１でラッチされた後、アドレスセレクタ１４と同期する
ようにクロックコントローラ１７で制御駆動されるデー
タセレクタ１５を経て、（ｃ）に示すロードパルスＬＯ
Ｄ´に従ってシフトレジスタ１６にロードされる。そし
て、（ｄ）に示すロードされた１６個の波形データの
内、最初の８個分０〜７が（ｈ）に示すように高速化さ
れる。この８個は、１９＝８＋８＋３の最初の８個であ
る。

【００１９】次に、（ｉ）に示す波形メモリのアドレス
として、ａｄｒｓ０にはａｄｒｓ１が設定され、ａｄｒ
ｓ１にはａｄｒｓ１＋１０_Ｈが設定される。つまり、ア
ドレスは１０_Ｈ分だけ進んだことになる。このとき、ア
ドレスセレクタ１４はクロックコントローラ１７から出
力される（ｅ）の選択信号ＳＥＬによりＡ→ＹＢ，Ｂ→
ＹＡを選択するように設定され、波形メモリ１１にはａ
ｄｒｓ１が与えられ、波形メモリ１２にはａｄｒｓ０が
与えられる。

【００２０】この結果、シフトレジスタ１６には、
（ｃ）に示すロードパルスＬＯＤ´に従って、波形メモ
リ１２，１１の順で各波形メモリ１１，１２から出力さ
れる波形データがロードされる。この段階で、波形メモ
リ１２は１９＝８＋８＋３の真中の８個の波形データを
出力し、波形メモリ１１は１９＝８＋８＋３の最後の３
個の波形データを出力する。

【００２１】ここで、クロックコントローラ１７は、シ
フトレジスタ１６にロードされた波形データの内、後半
の８個分は端数を含んでいることを知り、高速のクロッ
クを（ａ）に示すように８＋３＝１１個出力するように
制御する。そして、（ｄ）に示すロードされた１６個の
波形データの内、真中の８個分０〜７と最後の３個分８
〜１０が（ｈ）に示すように高速化される。

【００２２】これにより、波形メモリ１１，１２として
（ｂ）に示す高速クロックの８分周の周期で動作できる
ものを使用することにより、８の倍数の制約を受けるこ
となく、任意のデータ数の波形データが出力できること
になる。

【００２３】

【発明の効果】以上詳細に説明した本発明によれば、従
来のような波形データ作成時の制限を受けることはな
く、低速の波形メモリを使用しても波形データ生成の自
由度が高い高速の任意波形発生器が実現できる。

【図面の簡単な説明】

【図１】本発明の原理ブロック図である。

【図２】Ｎ＝８の場合の図１の具体例のブロック図であ
る。

【図３】図２の動作を説明するタイミングチャートであ
る。

【図４】従来の装置のブロック図である。

【符号の説明】

１１，１２ 波形メモリ（メモリバンク） １３ アドレス発生部 １４ アドレスセレクタ １５ データセレクタ １６ シフトレジスタ １７ クロックコントローラ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 波形メモリから出力されるパラレル波形
   データをデータ高速化回路でシリアル波形データに変換
   してＤＡ変換器に加えるように構成された任意波形発生
   器において、 前記データ高速化回路が、 それぞれがアドレスＮ個分の波形データを同時に出力で
   きるように構成された２個の波形メモリと、 任意の第１のアドレスと該第１のアドレスに対してＮ個
   分先行した第２のアドレスを出力するアドレス発生部
   と、 該アドレス発生部から出力される２個のアドレスを前記
   ２個の波形メモリに交互に振り分けて与えるアドレスセ
   レクタと、 前記２個の波形メモリの出力データを交互に振り分けて
   出力するデータセレクタと、 該データセレクタから出力される２Ｎ個の波形データを
   シフトさせるシフトレジスタと、 各部の動作タイミングを制御するクロックコントロー
   ラ、 とで構成されたことを特徴とする任意波形発生器。