JPH08273385A - プログラムメモリ - Google Patents
プログラムメモリInfo
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- JPH08273385A JPH08273385A JP25392794A JP25392794A JPH08273385A JP H08273385 A JPH08273385 A JP H08273385A JP 25392794 A JP25392794 A JP 25392794A JP 25392794 A JP25392794 A JP 25392794A JP H08273385 A JPH08273385 A JP H08273385A
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- memory
- memory cell
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Abstract
(57)【要約】
【目的】 同一構造でありながら、同一チップ内部で書
き込み読み出しが可能な不揮発性メモリと読み出し専用
の不揮発性メモリとをマスク配線により自由に選択でき
るプログラムメモリを提供することを目的とする。 【構成】 第１のＭＯＳトランジスタ１の出力側他端と
第３のＭＯＳトランジスタ９との接続線を接続し且つ短
絡線１２を遮断することにより、メモリセル８をデータ
の書き込み読み出しが可能な不揮発性メモリのメモリセ
ルとして使用でき、第１のＭＯＳトランジスタ１の出力
側他端と第３のＭＯＳトランジスタ９との接続線を遮断
すると共に短絡線１２を遮断した状態、又は、第１のＭ
ＯＳトランジスタ１の出力側他端と第３のＭＯＳトラン
ジスタ９との接続線を遮断すると共に短絡線１２を接続
した状態とすることにより、メモリセル８を読み出し専
用の不揮発性メモリのメモリセルとして使用できる。
き込み読み出しが可能な不揮発性メモリと読み出し専用
の不揮発性メモリとをマスク配線により自由に選択でき
るプログラムメモリを提供することを目的とする。 【構成】 第１のＭＯＳトランジスタ１の出力側他端と
第３のＭＯＳトランジスタ９との接続線を接続し且つ短
絡線１２を遮断することにより、メモリセル８をデータ
の書き込み読み出しが可能な不揮発性メモリのメモリセ
ルとして使用でき、第１のＭＯＳトランジスタ１の出力
側他端と第３のＭＯＳトランジスタ９との接続線を遮断
すると共に短絡線１２を遮断した状態、又は、第１のＭ
ＯＳトランジスタ１の出力側他端と第３のＭＯＳトラン
ジスタ９との接続線を遮断すると共に短絡線１２を接続
した状態とすることにより、メモリセル８を読み出し専
用の不揮発性メモリのメモリセルとして使用できる。
Description
【０００１】
【産業上の利用分野】本発明は、プログラムメモリに関
する。
する。
【０００２】
【従来の技術】量産用の１チップマイクロコンピュータ
は、チップ内部にプログラムデータが記憶されるマスク
ＲＯＭを有している。量産用１チップマイクロコンピュ
ータを製造する場合、チップ上のＲＯＭエリアに所望の
プログラムデータを読み出せる様にその旨のＭＯＳトラ
ンジスタをマスクで焼き付ける行程が必要となるが、こ
の時には、プログラムデータに誤りが１つもないことが
前提条件となる。
は、チップ内部にプログラムデータが記憶されるマスク
ＲＯＭを有している。量産用１チップマイクロコンピュ
ータを製造する場合、チップ上のＲＯＭエリアに所望の
プログラムデータを読み出せる様にその旨のＭＯＳトラ
ンジスタをマスクで焼き付ける行程が必要となるが、こ
の時には、プログラムデータに誤りが１つもないことが
前提条件となる。
【０００３】そこで、現在は、ＲＯＭをチップ上にマス
クで焼き付ける前に、プログラムデータの正誤を判定す
る手段として、プログラムデータの書き込み読み出しが
何度でも可能なＥＰＲＯＭ等の不揮発性メモリを内蔵し
た１チップマイクロコンピュータを、量産用１チップマ
イクロコンピュータと同一機能を有する機種として開発
している。そして、プログラム開発者は、考えたプログ
ラムを上記したＥＰＲＯＭ内蔵１チップマイクロコンピ
ュータの前記ＥＰＲＯＭに書き込み、この状態で１チッ
プマイクロコンピュータを動作させて正常に動作するか
否かを確認し、正常動作が確認された後、量産用１チッ
プマイクロコンピュータのマスクＲＯＭにプログラムを
焼き付ける様にしてプログラムが誤ってマスク処理され
るのを防止していた。
クで焼き付ける前に、プログラムデータの正誤を判定す
る手段として、プログラムデータの書き込み読み出しが
何度でも可能なＥＰＲＯＭ等の不揮発性メモリを内蔵し
た１チップマイクロコンピュータを、量産用１チップマ
イクロコンピュータと同一機能を有する機種として開発
している。そして、プログラム開発者は、考えたプログ
ラムを上記したＥＰＲＯＭ内蔵１チップマイクロコンピ
ュータの前記ＥＰＲＯＭに書き込み、この状態で１チッ
プマイクロコンピュータを動作させて正常に動作するか
否かを確認し、正常動作が確認された後、量産用１チッ
プマイクロコンピュータのマスクＲＯＭにプログラムを
焼き付ける様にしてプログラムが誤ってマスク処理され
るのを防止していた。
【０００４】
【発明が解決しようとする課題】しかしながら、ＥＰＲ
ＯＭとマスクＲＯＭとでは両者の構造が異なる為、１チ
ップ内部においてその周辺回路も必然的に異なることに
なる。即ち、量産用１チップマイクロコンピュータを製
造する以前に、同一機能でありながら構造の異なるＥＰ
ＲＯＭ内蔵１チップマイクロコンピュータも開発しなけ
ればならず、開発期間が長くなる問題があった。
ＯＭとマスクＲＯＭとでは両者の構造が異なる為、１チ
ップ内部においてその周辺回路も必然的に異なることに
なる。即ち、量産用１チップマイクロコンピュータを製
造する以前に、同一機能でありながら構造の異なるＥＰ
ＲＯＭ内蔵１チップマイクロコンピュータも開発しなけ
ればならず、開発期間が長くなる問題があった。
【０００５】そこで、本発明は、同一構造でありなが
ら、同一チップ内部で書き込み読み出しが可能な不揮発
性メモリと読み出し専用の不揮発性メモリとをマスク配
線により自由に選択できるプログラムメモリを提供する
ことを目的とする。
ら、同一チップ内部で書き込み読み出しが可能な不揮発
性メモリと読み出し専用の不揮発性メモリとをマスク配
線により自由に選択できるプログラムメモリを提供する
ことを目的とする。
【０００６】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、その特徴とするとこ
ろは、フローティングゲートを有する第１のＭＯＳトラ
ンジスタと、前記第１のＭＯＳトランジスタの出力側一
端と直列接続される第２のＭＯＳトランジスタとで構成
されるメモリセルと、前記第１のＭＯＳトランジスタの
出力側他端と直列接続され、前記第１のＭＯＳトランジ
スタの出力側他端を所定電位にプリチャージする第３の
ＭＯＳトランジスタと、前記第１のＭＯＳトランジスタ
を短絡する短絡線と、を備え、前記第１のＭＯＳトラン
ジスタの出力側他端と前記第３トランジスタとの接続
線、及び、前記短絡線を選択的に接続又は遮断状態とす
ることにより、前記メモリセルをデータの書き込み読み
出しが可能な不揮発性メモリ又は読み出し専用の不揮発
性メモリのメモリセルとして兼用できる点である。
解決する為に成されたものであり、その特徴とするとこ
ろは、フローティングゲートを有する第１のＭＯＳトラ
ンジスタと、前記第１のＭＯＳトランジスタの出力側一
端と直列接続される第２のＭＯＳトランジスタとで構成
されるメモリセルと、前記第１のＭＯＳトランジスタの
出力側他端と直列接続され、前記第１のＭＯＳトランジ
スタの出力側他端を所定電位にプリチャージする第３の
ＭＯＳトランジスタと、前記第１のＭＯＳトランジスタ
を短絡する短絡線と、を備え、前記第１のＭＯＳトラン
ジスタの出力側他端と前記第３トランジスタとの接続
線、及び、前記短絡線を選択的に接続又は遮断状態とす
ることにより、前記メモリセルをデータの書き込み読み
出しが可能な不揮発性メモリ又は読み出し専用の不揮発
性メモリのメモリセルとして兼用できる点である。
【０００７】
【作用】本発明によれば、第１のＭＯＳトランジスタの
出力側他端と第３のＭＯＳトランジスタとの接続線を接
続し且つ短絡線を遮断することにより、メモリセルをデ
ータの書き込み読み出しが可能な不揮発性メモリのメモ
リセルとして使用でき、第１のＭＯＳトランジスタの出
力側他端と第３のＭＯＳトランジスタとの接続線を遮断
すると共に短絡線を遮断した状態、又は、第１のＭＯＳ
トランジスタの出力側他端と第３のＭＯＳトランジスタ
との接続線を遮断すると共に短絡線を接続した状態とす
ることにより、メモリセルを読み出し専用の不揮発性メ
モリのメモリセルとして使用できる。
出力側他端と第３のＭＯＳトランジスタとの接続線を接
続し且つ短絡線を遮断することにより、メモリセルをデ
ータの書き込み読み出しが可能な不揮発性メモリのメモ
リセルとして使用でき、第１のＭＯＳトランジスタの出
力側他端と第３のＭＯＳトランジスタとの接続線を遮断
すると共に短絡線を遮断した状態、又は、第１のＭＯＳ
トランジスタの出力側他端と第３のＭＯＳトランジスタ
との接続線を遮断すると共に短絡線を接続した状態とす
ることにより、メモリセルを読み出し専用の不揮発性メ
モリのメモリセルとして使用できる。
【０００８】
【実施例】本発明の詳細を図面に従って具体的に説明す
る。図１は本発明のプログラムメモリを示す図である。
図１において、（１）はフローティングゲートを有する
第１のＭＯＳトランジスタであり、フローティングゲー
トに電荷を蓄えるか否かにより、書き込み読み出しが繰
り返し可能な不揮発性メモリの１ビット分のメモリセル
として機能するものである。具体的には、第１のＭＯＳ
トランジスタ（１）のフローティングゲートへの電荷の
蓄えは図２の如くして行われる。つまり、第１のＭＯＳ
トランジスタ（１）のフローティングゲート（２）に電
荷を蓄える場合、ソース（３）に電圧Ｖ１（例えば１２
ボルト）を印加し、ドレイン（４）に電圧Ｖ２（例えば
０．７ボルト）を印加し、更にゲート（５）に電圧Ｖ３
（例えば２ボルト）を印加する。すると、ゲート（５）
が正に帯電されると共にソース（３）及びドレイン
（４）間に１１．３ボルトもの大きい電位差が生じる
為、このソースドレイン間に負の電荷が生じてソース
（３）からドレイン（４）に電流が流れる。この時、ソ
ースドレイン間には、大きい電位差に従ってホットエレ
クトロンと称する電荷が生じ、この電荷が絶縁膜（６）
を介してフローティングゲート（２）に入り込み、即
ち、フローティングゲート（２）には負の電荷が蓄えら
れたことになる。こうして、フローティングゲート
（２）に負の電荷を蓄えた第１のＭＯＳトランジスタ
（１）を導通させようとしてゲート（５）及びソース
（３）間に一定の電位差を与えても、フローティングゲ
ート（２）が負に帯電されていることから、ソースドレ
イン間のフローティングゲート（２）付近の電流路のみ
正に帯電されてしまい、これよりソースドレイン間に電
流が流れることはない。一方、第１のＭＯＳトランジス
タ（１）のフローティングゲート（２）に電荷を蓄えな
い場合、ドレイン（４）に印加される電圧Ｖ２を０．７
ボルトから４ボルトに上昇させる。これにより、ドレイ
ンソース間の電位差が８ボルトとなって前記ホットエレ
クトロンが発生しなくなり、フローティングゲート
（２）が負に帯電されることはない。従って、フローテ
ィングゲート（２）が負に帯電されていない第１のＭＯ
Ｓトランジスタ（１）のゲート（５）及びソース（３）
間に導通の為の一定電位を与えると、ゲート（５）及び
フローティングゲート（２）が正に帯電されることから
ソースドレイン間には負の電荷が帯電することになり、
これより、ソースドレイン間が導通する。上記した第１
のＭＯＳトランジスタ（１）の特性をメモリセルに利用
している。そして、この様にフローティングゲートに電
荷が蓄えられたり或は蓄えられていない第１のＭＯＳト
ランジスタ（１）が図１のメモリセル（８）の一部とし
て設けられている。（７）はＮチャンネル型の第２のＭ
ＯＳトランジスタであり、第１のＭＯＳトランジスタ
（１）と直列接続され、ソースは接地されている。これ
らの第１及び第２のＭＯＳトランジスタ（１）（７）よ
り不揮発性メモリの１ビット分のメモリセル（８）が構
成される。即ち、メモリセル（８）は不揮発性メモリの
必要とされるビット数分だけ設けられる。尚、所定のメ
モリセル（８）が配置されたアドレスをアクセスする場
合、アドレスデータを解読した結果に基づき、第１及び
第２のＭＯＳトランジスタ（１）（７）のゲートに読み
出しの為の電圧を印加してやればよい。
る。図１は本発明のプログラムメモリを示す図である。
図１において、（１）はフローティングゲートを有する
第１のＭＯＳトランジスタであり、フローティングゲー
トに電荷を蓄えるか否かにより、書き込み読み出しが繰
り返し可能な不揮発性メモリの１ビット分のメモリセル
として機能するものである。具体的には、第１のＭＯＳ
トランジスタ（１）のフローティングゲートへの電荷の
蓄えは図２の如くして行われる。つまり、第１のＭＯＳ
トランジスタ（１）のフローティングゲート（２）に電
荷を蓄える場合、ソース（３）に電圧Ｖ１（例えば１２
ボルト）を印加し、ドレイン（４）に電圧Ｖ２（例えば
０．７ボルト）を印加し、更にゲート（５）に電圧Ｖ３
（例えば２ボルト）を印加する。すると、ゲート（５）
が正に帯電されると共にソース（３）及びドレイン
（４）間に１１．３ボルトもの大きい電位差が生じる
為、このソースドレイン間に負の電荷が生じてソース
（３）からドレイン（４）に電流が流れる。この時、ソ
ースドレイン間には、大きい電位差に従ってホットエレ
クトロンと称する電荷が生じ、この電荷が絶縁膜（６）
を介してフローティングゲート（２）に入り込み、即
ち、フローティングゲート（２）には負の電荷が蓄えら
れたことになる。こうして、フローティングゲート
（２）に負の電荷を蓄えた第１のＭＯＳトランジスタ
（１）を導通させようとしてゲート（５）及びソース
（３）間に一定の電位差を与えても、フローティングゲ
ート（２）が負に帯電されていることから、ソースドレ
イン間のフローティングゲート（２）付近の電流路のみ
正に帯電されてしまい、これよりソースドレイン間に電
流が流れることはない。一方、第１のＭＯＳトランジス
タ（１）のフローティングゲート（２）に電荷を蓄えな
い場合、ドレイン（４）に印加される電圧Ｖ２を０．７
ボルトから４ボルトに上昇させる。これにより、ドレイ
ンソース間の電位差が８ボルトとなって前記ホットエレ
クトロンが発生しなくなり、フローティングゲート
（２）が負に帯電されることはない。従って、フローテ
ィングゲート（２）が負に帯電されていない第１のＭＯ
Ｓトランジスタ（１）のゲート（５）及びソース（３）
間に導通の為の一定電位を与えると、ゲート（５）及び
フローティングゲート（２）が正に帯電されることから
ソースドレイン間には負の電荷が帯電することになり、
これより、ソースドレイン間が導通する。上記した第１
のＭＯＳトランジスタ（１）の特性をメモリセルに利用
している。そして、この様にフローティングゲートに電
荷が蓄えられたり或は蓄えられていない第１のＭＯＳト
ランジスタ（１）が図１のメモリセル（８）の一部とし
て設けられている。（７）はＮチャンネル型の第２のＭ
ＯＳトランジスタであり、第１のＭＯＳトランジスタ
（１）と直列接続され、ソースは接地されている。これ
らの第１及び第２のＭＯＳトランジスタ（１）（７）よ
り不揮発性メモリの１ビット分のメモリセル（８）が構
成される。即ち、メモリセル（８）は不揮発性メモリの
必要とされるビット数分だけ設けられる。尚、所定のメ
モリセル（８）が配置されたアドレスをアクセスする場
合、アドレスデータを解読した結果に基づき、第１及び
第２のＭＯＳトランジスタ（１）（７）のゲートに読み
出しの為の電圧を印加してやればよい。
【０００９】（９）は第１のＭＯＳトランジスタ（１）
のドレイン側を電圧Ｖｄｄにプリチャージする為のＰチ
ャンネル型の第３のＭＯＳトランジスタであり、接続点
Ａを介して第１のＭＯＳトランジスタ（１）と直列接続
されている。（１０）はＰチャンネル型のＭＯＳトラン
ジスタであり、第３のＭＯＳトランジスタ（９）と並列
接続されている。（１１）はインバータであり、ＭＯＳ
トランジスタ（１０）のゲート及びドレイン間に接続さ
れている。そして、ＭＯＳトランジスタ（１０）および
インバータ（１１）の閉ループによりプリチャージ電圧
が保持される構成となっている。第３のＭＯＳトランジ
スタ（９）は、第１及び第２のＭＯＳトランジスタ
（１）（７）のゲートにアドレスデータに基づく電圧が
印加される以前に導通し、第１のＭＯＳトランジスタ
（９）のドレイン側が電圧Ｖｄｄにプリチャージされて
いる。（１２）は第１のＭＯＳトランジスタ（１）のド
レインソース路を短絡する短絡線であり、接続点Ｂが設
けられている。ここで、接続点Ａ及びＢは、当初、半導
体集積回路上において、配線が離間された状態となって
おり、ここにアルミ等の導電体をマスク配置するか否か
により接続または非接続状態となる様に、マスク切り換
えできる構成となっている。
のドレイン側を電圧Ｖｄｄにプリチャージする為のＰチ
ャンネル型の第３のＭＯＳトランジスタであり、接続点
Ａを介して第１のＭＯＳトランジスタ（１）と直列接続
されている。（１０）はＰチャンネル型のＭＯＳトラン
ジスタであり、第３のＭＯＳトランジスタ（９）と並列
接続されている。（１１）はインバータであり、ＭＯＳ
トランジスタ（１０）のゲート及びドレイン間に接続さ
れている。そして、ＭＯＳトランジスタ（１０）および
インバータ（１１）の閉ループによりプリチャージ電圧
が保持される構成となっている。第３のＭＯＳトランジ
スタ（９）は、第１及び第２のＭＯＳトランジスタ
（１）（７）のゲートにアドレスデータに基づく電圧が
印加される以前に導通し、第１のＭＯＳトランジスタ
（９）のドレイン側が電圧Ｖｄｄにプリチャージされて
いる。（１２）は第１のＭＯＳトランジスタ（１）のド
レインソース路を短絡する短絡線であり、接続点Ｂが設
けられている。ここで、接続点Ａ及びＢは、当初、半導
体集積回路上において、配線が離間された状態となって
おり、ここにアルミ等の導電体をマスク配置するか否か
により接続または非接続状態となる様に、マスク切り換
えできる構成となっている。
【００１０】以下、接続点Ａ及びＢを選択的に接続又は
非接続状態とする場合について説明する。まず、接続点
Ａをアルミ等の導電体を用いてマスクで結合し、接続点
Ｂを離間した状態のままとする。この場合、メモリセル
（８）は、データの書き込み読み出しが可能な不揮発性
メモリ（例えばＥＰＲＯＭ、ＥＥＰＲＯＭ等）として機
能する。例えば、第１のＭＯＳトランジスタ（１）のフ
ローティングゲートに電荷が蓄えられている場合、メモ
リセル（８）のデータを読み出す為に、アドレスデータ
の解読結果に従って第１及び第２のＭＯＳトランジスタ
（１）（７）のゲートに両トランジスタ（１）（７）を
導通させるべく電圧が印加されると、第１のＭＯＳトラ
ンジスタ（１）がオンできない為、出力データとしてハ
イレベル（論理「１」が出力される。反対に、第１のＭ
ＯＳトランジスタ（１）のフローティングゲートに電荷
が蓄えられていない場合、第１及び第２のＭＯＳトラン
ジスタ（１）（７）のゲートに導通の為の電圧が印加さ
れると、両トランジスタ（１）（７）がオンし、出力デ
ータとしてローレベル（論理「０」）が出力される。即
ち、第１のＭＯＳトランジスタ（１）のフローティング
ゲートの状態に応じたデータが出力される。
非接続状態とする場合について説明する。まず、接続点
Ａをアルミ等の導電体を用いてマスクで結合し、接続点
Ｂを離間した状態のままとする。この場合、メモリセル
（８）は、データの書き込み読み出しが可能な不揮発性
メモリ（例えばＥＰＲＯＭ、ＥＥＰＲＯＭ等）として機
能する。例えば、第１のＭＯＳトランジスタ（１）のフ
ローティングゲートに電荷が蓄えられている場合、メモ
リセル（８）のデータを読み出す為に、アドレスデータ
の解読結果に従って第１及び第２のＭＯＳトランジスタ
（１）（７）のゲートに両トランジスタ（１）（７）を
導通させるべく電圧が印加されると、第１のＭＯＳトラ
ンジスタ（１）がオンできない為、出力データとしてハ
イレベル（論理「１」が出力される。反対に、第１のＭ
ＯＳトランジスタ（１）のフローティングゲートに電荷
が蓄えられていない場合、第１及び第２のＭＯＳトラン
ジスタ（１）（７）のゲートに導通の為の電圧が印加さ
れると、両トランジスタ（１）（７）がオンし、出力デ
ータとしてローレベル（論理「０」）が出力される。即
ち、第１のＭＯＳトランジスタ（１）のフローティング
ゲートの状態に応じたデータが出力される。
【００１１】また、接続点Ａを離間状態のままとし、且
つ、接続点Ｂをアルミ等の導電体を用いてマスクで結合
した場合、アドレスをアクセスされた時に「０」を出力
するマスクＲＯＭのメモリセルとして機能する。具体的
には、アドレスデータの解読結果に従って第２のＭＯＳ
トランジスタ（７）のゲートに読み出しの為の電圧が印
加されると、該トランジスタ（７）がオンし、出力デー
タは「０」となる。一方、接続点Ａ及びＢを離間状態の
ままとすると、アドレスをアクセスされた時に「１」を
出力するマスクＲＯＭのメモリセルとして機能する。具
体的には、アドレスデータの解読結果に従って第２のＭ
ＯＳトランジスタ（７）のゲートに読み出しの為の電圧
が印加されると、該トランジスタ（７）はオンするが、
接続点Ｂが非接続状態となっている為に、出力データは
「１」となる。
つ、接続点Ｂをアルミ等の導電体を用いてマスクで結合
した場合、アドレスをアクセスされた時に「０」を出力
するマスクＲＯＭのメモリセルとして機能する。具体的
には、アドレスデータの解読結果に従って第２のＭＯＳ
トランジスタ（７）のゲートに読み出しの為の電圧が印
加されると、該トランジスタ（７）がオンし、出力デー
タは「０」となる。一方、接続点Ａ及びＢを離間状態の
ままとすると、アドレスをアクセスされた時に「１」を
出力するマスクＲＯＭのメモリセルとして機能する。具
体的には、アドレスデータの解読結果に従って第２のＭ
ＯＳトランジスタ（７）のゲートに読み出しの為の電圧
が印加されると、該トランジスタ（７）はオンするが、
接続点Ｂが非接続状態となっている為に、出力データは
「１」となる。
【００１２】以上より、同一チップの中で同一の構造を
有しながらも、接続点Ａ及びＢを選択的に接続又は非接
続状態とすることにより、メモリセル（８）を、書き込
み読み出しが可能な不揮発性メモリ又は読み出し専用の
不揮発性メモリのメモリセルとして使用できることにな
る。尚、最近では、チップ上における配線の直径（ミク
ロンルール）も微小化する傾向にあり、第１及び第２の
ＭＯＳトランジスタ（１）（７）を共に備えたとして
も、プログラムメモリの占める面積が特別に大型化する
ことはない。
有しながらも、接続点Ａ及びＢを選択的に接続又は非接
続状態とすることにより、メモリセル（８）を、書き込
み読み出しが可能な不揮発性メモリ又は読み出し専用の
不揮発性メモリのメモリセルとして使用できることにな
る。尚、最近では、チップ上における配線の直径（ミク
ロンルール）も微小化する傾向にあり、第１及び第２の
ＭＯＳトランジスタ（１）（７）を共に備えたとして
も、プログラムメモリの占める面積が特別に大型化する
ことはない。
【００１３】
【発明の効果】本発明によれば、第１のＭＯＳトランジ
スタの出力側他端と第３トランジスタとの接続線、及
び、短絡線を選択的に接続又は遮断状態とすることによ
り、メモリセルをデータの書き込み読み出しが可能な不
揮発性メモリ又は読み出し専用の不揮発性メモリのメモ
リセルとして兼用できる為、量産用のマスクＲＯＭを内
蔵した１チップマイクロコンピュータを製造するに際
し、評価の為のＥＰＲＯＭ等を内蔵した１チップマイク
ロコンピュータを個別に開発する作業が不要となり、開
発期間の短縮を図れる利点が得られる。
スタの出力側他端と第３トランジスタとの接続線、及
び、短絡線を選択的に接続又は遮断状態とすることによ
り、メモリセルをデータの書き込み読み出しが可能な不
揮発性メモリ又は読み出し専用の不揮発性メモリのメモ
リセルとして兼用できる為、量産用のマスクＲＯＭを内
蔵した１チップマイクロコンピュータを製造するに際
し、評価の為のＥＰＲＯＭ等を内蔵した１チップマイク
ロコンピュータを個別に開発する作業が不要となり、開
発期間の短縮を図れる利点が得られる。
【図１】本発明のプログラムメモリを示す図である。
【図２】第１のＭＯＳトランジスタの断層を示す図であ
る。
る。
（１） 第１のＭＯＳトランジスタ （７） 第２のＭＯＳトランジスタ （９） 第３のＭＯＳトランジスタ （１２） 短絡線
Claims (5)
- 【請求項１】 フローティングゲートを有する第１のＭ
ＯＳトランジスタと、前記第１のＭＯＳトランジスタの
出力側一端と直列接続される第２のＭＯＳトランジスタ
とで構成されるメモリセルと、 前記第１のＭＯＳトランジスタの出力側他端と直列接続
され、前記第１のＭＯＳトランジスタの出力側他端を所
定電位にプリチャージする第３のＭＯＳトランジスタ
と、 前記第１のＭＯＳトランジスタを短絡する短絡線と、を
備え、 前記第１のＭＯＳトランジスタの出力側他端と前記第３
トランジスタとの接続線、及び、前記短絡線を選択的に
接続又は遮断状態とすることにより、前記メモリセルを
データの書き込み読み出しが可能な不揮発性メモリ又は
読み出し専用の不揮発性メモリのメモリセルとして兼用
できることを特徴とするプログラムメモリ。 - 【請求項２】 前記第１のＭＯＳトランジスタの出力側
他端と前記第３のＭＯＳトランジスタとの接続線を接続
し、且つ、前記短絡線を遮断することにより、前記メモ
リセルをデータの書き込み読み出しが可能な不揮発性メ
モリのメモリセルとして使用可能としたことを特徴とす
る請求項１記載のプログラムメモリ。 - 【請求項３】 前記第１のＭＯＳトランジスタの出力側
他端と前記第３のＭＯＳトランジスタとの接続線を遮断
すると共に前記短絡線を遮断した状態、又は、前記第１
のＭＯＳトランジスタの出力側他端と前記第３のＭＯＳ
トランジスタとの接続線を遮断すると共に前記短絡線を
接続した状態とすることにより、前記メモリセルを読み
出し専用の不揮発性メモリのメモリセルとして使用可能
としたことを特徴とする請求項１記載のプログラムメモ
リ。 - 【請求項４】 前記第１のＭＯＳトランジスタの出力側
他端と前記第３のＭＯＳトランジスタの接続線及び前記
短絡線は、集積回路上において断線状態となっており、
この断線部分に導電体をマスクで設けることにより、前
記接続線及び前記短絡線を接続状態とすることを特徴と
する請求項１記載のプログラムメモリ。 - 【請求項５】 前記書き込み読み出し可能な不揮発性メ
モリはＥＰＲＯＭ又はＥＥＰＲＯＭであり、前記読み出
し専用の不揮発性メモリはマスクＲＯＭであることを特
徴とする請求項１記載のプログラムメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25392794A JPH08273385A (ja) | 1994-10-19 | 1994-10-19 | プログラムメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25392794A JPH08273385A (ja) | 1994-10-19 | 1994-10-19 | プログラムメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08273385A true JPH08273385A (ja) | 1996-10-18 |
Family
ID=17257966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25392794A Pending JPH08273385A (ja) | 1994-10-19 | 1994-10-19 | プログラムメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08273385A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007048432A (ja) * | 2005-08-09 | 2007-02-22 | Hynix Semiconductor Inc | デュアルページプログラム機能を有するフラッシュメモリ装置のページバッファ回路およびそのプログラム動作方法 |
| JP2007172814A (ja) * | 2005-11-25 | 2007-07-05 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその動作方法 |
| CN109887536A (zh) * | 2019-02-13 | 2019-06-14 | 上海新储集成电路有限公司 | 一种非易失性存储单元结构 |
-
1994
- 1994-10-19 JP JP25392794A patent/JPH08273385A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007048432A (ja) * | 2005-08-09 | 2007-02-22 | Hynix Semiconductor Inc | デュアルページプログラム機能を有するフラッシュメモリ装置のページバッファ回路およびそのプログラム動作方法 |
| JP2007172814A (ja) * | 2005-11-25 | 2007-07-05 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその動作方法 |
| CN109887536A (zh) * | 2019-02-13 | 2019-06-14 | 上海新储集成电路有限公司 | 一种非易失性存储单元结构 |
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