JPH08274192A - 不揮発性半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、優れたトランジスタ特性を示す不揮
発性半導体装置およびＴＡＴを短くすることができる不
揮発性半導体装置の製造方法を提供することを目的とす
る。 【構成】ソース領域およびドレイン領域が形成された半
導体基板と、前記半導体基板上にゲート絶縁膜を介して
形成されたゲート電極とを有する多数のＭＯＳ型メモリ
トランジスタを具備し、前記ゲート電極は、不純物濃度
を変化させることにより情報が記録されることを特徴と
している。また、半導体基板に多数のＭＯＳ型メモリト
ランジスタを作製し、ＭＯＳ型メモリトランジスタの前
記ゲート電極に不純物をドーピングして前記ゲート電極
中の不純物濃度を変化させることにより前記ゲート電極
に情報を記録することを特徴としている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は不揮発性半導体装置に係
わり、特にマスクＲＯＭおよびその製造方法に関する。

【０００２】

【従来の技術】従来から、固定情報読み出し専用の不揮
発性半導体メモリとしてマスクＲＯＭが使用されてい
る。マスクＲＯＭの中で主流であるＣＭＯＳタイプのマ
スクＲＯＭにおいては、メモリセルを構成するｎＭＯＳ
トランジスタを情報に対応してＯＮまたはＯＦＦ状態と
することにより情報の記録を行う。

【０００３】上記ｎＭＯＳに情報を記録する方法、すな
わちコード化方法として、最も一般的であり、最も高集
積化に優れている方法はイオン注入法である。イオン注
入法は、情報を記録したいｎＭＯＳトランジスタのチャ
ネル領域にｐ型不純物、例えばホウ素をドーピングして
閾値を高くする（非導通状態にする）方法である。すな
わち、イオン注入法は、例えば、図３に示すように、ｎ
ＭＯＳトランジスタ１のチャネル領域２に、イオン注入
によりＷＳｉｘ等の高融点金属シリサイド膜３およびポ
リシリコン４からなるゲート電極、並びにゲート絶縁膜
５を通して不純物をドーピングして、チャネル領域２の
閾値を高くする。

【０００４】

【発明が解決しようとする課題】しかしながら、イオン
注入法による従来のコード化方法においては、図３に示
すように、不純物イオンがゲート絶縁膜５を通してチャ
ネル領域２にドーピングされるので、このイオン注入に
よりゲート絶縁膜５の膜質が劣化し、このため、トラン
ジスタ特性が劣化してしまう。

【０００５】また、チャネル領域２には、閾値を高くす
るために高濃度のホウ素がドーピングされるため、トラ
ンジスタ拡散層であるソース領域６およびドレイン領域
７とチャネル領域２との間のｎ⁺ ｐ接合耐圧が低下す
る。その結果、ドレイン領域７に印加できる電圧が制限
されてしまう。

【０００６】本発明はかかる点に鑑みてなされたもので
あり、優れたトランジスタ特性を示す不揮発性半導体装
置を提供することを目的とする。また、本発明は、ＴＡ
Ｔ（Turn Around Time）を短くすることができる不揮発
性半導体装置の製造方法を提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明は、ソース領域お
よびドレイン領域が形成された半導体基板と、前記半導
体基板上にゲート絶縁膜を介して形成されたゲート電極
とを有する多数の第１導電型ＭＯＳ型メモリトランジス
タを具備し、前記ゲート電極の不純物濃度を変化させる
ことにより情報が記録されることを特徴とする不揮発性
半導体装置を提供する。

【０００８】また、本発明は、半導体基板にソース領域
およびドレイン領域を形成し、前記ソース領域およびド
レイン領域との間のチャネル領域上にゲート絶縁膜を介
してゲート電極を形成することにより、多数のＭＯＳ型
メモリトランジスタを作製する工程と、前記ＭＯＳ型メ
モリトランジスタの前記ゲート電極に不純物をドーピン
グして前記ゲート電極中の不純物濃度を変化させること
により前記ゲート電極に情報を記録する工程とを具備す
ることを特徴とする不揮発性半導体装置の製造方法を提
供する。

【０００９】ここで、半導体基板としては、シリコン基
板、ゲルマニウム基板等のＭＯＳ型半導体装置が形成で
きる基板を用いることができる。ゲート絶縁膜として
は、シリコン酸化膜、シリコン酸窒化膜（ＳｉＯｘＮ
ｙ）、ＯＮＯ膜（ＳｉＯ₂ ／ＳｉｘＮｙ／ＳｉＯ₂ ）等
を用いることができる。

【００１０】また、ゲート電極としては、ポリシリコン
膜と比較的低抵抗である少なくとも一つの低抵抗膜との
積層膜（ポリサイド膜、サイリサイド構造）を用いるこ
とが好ましい。これは、ドープレベルが低いポリシリコ
ンをゲート電極に用いても、ゲート電極の抵抗を下げ
て、高速化に対応することができるからである。なお、
ここで言う低抵抗とは、シート抵抗で２０Ω／□以下の
抵抗値を有することを意味する。また、積層膜は、ポリ
シリコン膜がゲート絶縁膜と接触するように形成する。

【００１１】低抵抗膜としては、Ｗ膜、Ｃｏ膜、Ｔｉ膜
等の金属膜；ＷＳｉｘ、ＴｉＳｉｘ、ＣｏＳｉｘ等の金
属シリサイド膜；ＴｉＮ等の金属窒化物膜；これらの積
層膜を挙げることができる。

【００１２】ポリシリコン膜としては、ノンドープポリ
シリコン、空乏層が生じない程度の濃度の第１導電型不
純物を含むドープポリシリコン、例えばｎ^- ドープポリ
シリコンを含む等を用いることができる。なお、本発明
において空乏層が生じない程度の濃度、例えばｎ^- と
は、１０¹⁹／ｃｍ³ のオーダーであり、１０²⁰／ｃｍ³
より低い濃度を意味する。なお、この濃度は、プロセス
中の熱処理条件等に依存する。

【００１３】不純物としては、ホウ素、アルミニウム、
インジウム等のｐ型不純物、リン、砒素、アンチモン等
のｎ型不純物等を用いることができる。なお、ポリシリ
コン膜としてノンドープポリシリコン膜を用いる場合に
は、不純物としてリン、砒素、アンチモン等のｎ型不純
物を用いてノンドープポリシリコン膜の不純物濃度を変
化させ、ポリシリコン膜としてｎ^- ドープポリシリコン
膜を用いる場合には、不純物としてホウ素、アルミニウ
ム、インジウム等のｐ型不純物を用いてｎ^- ドープポリ
シリコン膜の不純物濃度を変化させる。

【００１４】本発明においてポリシリコン膜の不純物濃
度を変える方法としては、簡便であるイオン注入法を用
いることが好ましい。この場合、ゲート絶縁膜にイオン
注入がなされないように、加速エネルギーを設定するこ
とが好ましい。また、イオン注入量としては、ポリシリ
コン膜がノンドープポリシリコン膜であるかドープポリ
シリコン膜であるかにより異なるが、ポリシリコン膜が
ノンドープポリシリコン膜である場合には、１０¹³／ｃ
ｍ² 以上であり、ポリシリコン膜がドープポリシリコン
膜である場合には、１０¹³〜１０¹⁴／ｃｍ² のオーダー
である。

【００１５】

【作用】本発明の不揮発性半導体装置は、ゲート電極の
不純物濃度を変化させることにより情報が記録されるこ
とを特徴としている。このように、マスクＲＯＭのコー
ド化をトランジスタのチャネル領域ではなく、ゲート電
極の不純物濃度変化で行うので、コード化にイオン注入
を用いる場合においてもゲート絶縁膜を劣化させず、優
れたトランジスタ特性を発揮させることができる。

【００１６】具体的に本発明におけるマスクＲＯＭのコ
ード化方法は、例えばゲート電極のポリシリコン膜とし
てｎ^- ドープポリシリコン膜を用いる場合には、不純物
としてホウ素、アルミニウム、インジウム等のｐ型不純
物をｎ^- ドープポリシリコン膜にドーピングして中性化
もしくはｎ型不純物濃度をより低くさせる。このように
コード化されたトランジスタは、ゲート電圧が印加され
たときに、中性化もしくは低濃度化されたドープポリシ
リコン膜に空乏層が形成される。したがって、印加され
た電圧はこの空乏層形成に供されるので、実質的にトラ
ンジスタの閾値が高くなり、トランジスタがＯＦＦ状態
となる。

【００１７】また、ゲート電極のポリシリコン膜として
ノンドープポリシリコン膜を用いる場合には、不純物と
してリン、砒素、アンチモン等のｎ型不純物をノンドー
プポリシリコン膜にドーピングしてｎ型不純物濃度を高
くする。このようにコード化されたトランジスタは、ゲ
ート電圧が印加されたときに作動するので、ＯＮ状態と
なる。

【００１８】このようにして、メモリセルを構成するＭ
ＯＳトランジスタを情報に対応してＯＮまたはＯＦＦ状
態とすることにより、情報の記録を行うことができ、し
かもゲート絶縁膜の劣化を抑制して優れたトランジスタ
特性を発揮させることができる。また、本発明にかかる
コード化方法によれば、コード化工程をプロセスの後半
に設定することができるので、ＴＡＴを向上させること
ができる。この場合、コード化にイオン注入を用いる場
合にゲート電極の深さまでイオンを注入すればよいの
で、より小さい加速エネルギーとすることができ、イオ
ン注入による素子のダメージを小さくすることができ
る。

【００１９】

【実施例】以下、本発明の実施例を図面を参照して具体
的に説明する。

【００２０】（実施例１）図１は本発明の不揮発性半導
体装置の一例を説明するための概略図である。図中１１
はｐ型シリコン基板を示す。ｐ型シリコン基板１１に
は、ｎ⁺ 型の拡散層であるソース領域１２およびドレイ
ン領域１３が互いに間隔をおいて形成されている。した
がって、ソース領域１２およびドレイン領域１３の間が
チャネル領域１７となる。ｐ型シリコン基板１１のチャ
ネル領域１７には、ゲート絶縁膜１４を介してポリシリ
コン膜１５が形成されている。さらに、ポリシリコン膜
１５上には、金属シリサイド膜１６が形成されており、
ポリシリコン膜１５および金属シリサイド膜１６からな
るポリサイド膜がゲート電極を構成している。

【００２１】上記構成を有するマスクＲＯＭは、例えば
次のようにして作製される。まず、ｐ型シリコン基板１
１に不純物として砒素を濃度３×１０¹⁵／ｃｍ² 、５０
ｋｅＶでイオン注入によりドーピングしてｎ⁺ 型の拡散
層であるソース領域１２およびドレイン領域１３を形成
する。次いで、ソース領域１２およびドレイン領域１３
を形成したｐ型シリコン基板１１上にゲート絶縁膜１４
として、厚さ２０ｎｍのシリコン酸化膜をドライ酸化
（Ｏ₂ ／ＨＣｌ₂ ）により形成する。

【００２２】次いで、シリコン酸化膜上に厚さ３００ｎ
ｍのポリシリコン膜１５を形成する。その後、このポリ
シリコン膜１５に不純物としてリンまたは砒素を空乏層
が生じない濃度でイオン注入によりドーピングしてｎ^-
ドープポリシリコン膜とする。さらに、このｎ^- ドープ
ポリシリコン膜上に低抵抗層である金属シリサイド膜１
６として厚さ１５０ｎｍのＷＳｉｘを形成し、その後、
０．６μｍライン、０．６μｍスペースとなるようにゲ
ートの切り出しを行ってｎＭＯＳ型メモリトランジスタ
を作製する。

【００２３】このような構成を有するｎＭＯＳ型メモリ
トランジスタに、ＯＮ情報およびＯＦＦ情報を含むマス
クを用いて不純物としてホウ素（Ｂ）を濃度１０³ 〜１
０⁴／ｃｍ² のオーダーでイオン注入によりｎ^- ドープ
ポリシリコン膜にドーピングしてｎ型不純物の濃度を下
げるまたは中性化してコード化する。すなわち、ＯＦＦ
状態にするｎＭＯＳ型メモリトランジスタのｎ^- ドープ
ポリシリコン膜のみにホウ素のイオン注入を行う。ホウ
素がドーピングされたｎ^- ドープポリシリコン膜を有す
るｎＭＯＳ型メモリトランジスタにおいては、ゲート電
圧を印加すると、ｎ型不純物の濃度が低いまたは中性化
されたドープポリシリコン膜に空乏層が形成されてトラ
ンジスタの閾値が高くなりＯＦＦ状態となる。

【００２４】また、上記のようにコード化されたマスク
ＲＯＭのトランジスタ特性をサブスレッシュホールドス
ロープのアニール温度依存性により評価したところ、リ
ーク電流が小さく良好な結果が得られた。これは、コー
ド化がポリシリコン膜において行われるために、イオン
注入の影響がシリコン酸化膜まで及ばずイオン注入によ
るダメージがなかったためであると考えられる。

【００２５】（実施例２）マスクＲＯＭの製造におい
て、ＴＡＴ（Turn Around Time）を短くするため、でき
るだけプロセスの後半でコード化を行うことが望まし
い。一般には、周辺トランジスタのソース／ドレインを
形成した後が望ましい。

【００２６】例えば、図２に示すように、図１に示す構
成を有するｎＭＯＳ型メモリトランジスタ上に、層間絶
縁膜１８として厚さ６５０ｎｍのＯ₃ −ＴＥＯＳを用い
たＢＰＳＧ（リン５％、ホウ素３％）を形成し、Ｎ₂ 雰
囲気中９００℃、３０分のアニール処理により平坦化を
行った後にイオン注入によるコード化を行ってもよい。
この場合、セルアレイにおいては、ゲート電極が密に並
んでいるために、図２におけるＴ₁ およびＴ₂ はほぼ等
しくなる。また、平坦化後ではＴ₂ は〜９８０ｎｍとな
るので、Ｔ₃ は〜５５０ｎｍ程度となる。このとき、ｎ
^- ドープポリシリコン膜にホウ素をイオン注入する際に
必要な加速エネルギーは２２０ｋｅＶ程度である。この
加速エネルギーの値は、チャネル領域にイオン注入でコ
ード化を行う場合に必要な加速エネルギーが３００ｋｅ
Ｖ以上であることを考慮すると、かなり低い値である。

【００２７】このように、ＴＡＴを短くするために、層
間絶縁膜の平坦化以降の工程でイオン注入によるコード
化を行う場合、イオン注入の際の加速エネルギーを小さ
くすることができ、イオン注入によるダメージを低減さ
せることができる。なお、このときのホウ素の活性化の
ためのアニールには、例えばコンタクト形成後のリフロ
ー工程を利用すればよい。

【００２８】（実施例３）実施例１と同様にしてｐ型シ
リコン基板にソース領域およびドレイン領域を形成し、
ソース領域およびドレイン領域を形成したｐ型シリコン
基板上にゲート絶縁膜としてシリコン酸化膜を形成す
る。

【００２９】次いで、シリコン酸化膜上にノンドープポ
リシリコン膜を形成する。さらに、このノンドープポリ
シリコン膜上に低抵抗層であるＷＳｉｘを形成し、その
後、０．６μｍライン、０．６μｍスペースとなるよう
にゲートの切り出しを行ってｎＭＯＳ型メモリトランジ
スタを作製する。

【００３０】このような構成を有するｎＭＯＳ型メモリ
トランジスタに、ＯＮ情報およびＯＦＦ情報を含むマス
クを用いて不純物としてリンおよび砒素を、例えば濃度
２×１０¹⁵／ｃｍ² でイオン注入によりノンドープポリ
シリコン膜にドーピングしてｎ型不純物の濃度を上げて
コード化する。すなわち、ＯＮ状態にするｎＭＯＳ型メ
モリトランジスタのノンドープポリシリコン膜のみにリ
ンおよび砒素のイオン注入を行う。リンおよび砒素がド
ーピングされたノンドープポリシリコン膜を有するｎＭ
ＯＳ型メモリトランジスタにおいては、ゲート電圧を印
加すると、トランジスタが作動してＯＮ状態となり、ノ
ンドープポリシリコン膜を有するｎＭＯＳ型メモリトラ
ンジスタにおいては、ゲート電圧を印加すると、ノンド
ープポリシリコン膜が空乏化してトランジスタの閾値が
高くなりＯＦＦ状態となる。

【００３１】また、上記のようにコード化されたマスク
ＲＯＭのトランジスタ特性を実施例１と同様にして評価
したところ、リーク電流が小さく良好な結果が得られ
た。これは、コード化がポリシリコン膜において行われ
るために、イオン注入の影響がシリコン酸化膜まで及ば
ずイオン注入によるダメージがなかったためであると考
えられる。

【００３２】なお、ｎ型不純物のコード化のためのイオ
ン注入には、図２に示すように、層間絶縁膜の平坦化後
のイオン注入を用いることが好ましい。これは、セルア
レイが特別の型をしていない限り、ｎ型不純物のイオン
注入にソース・ドレイン短絡の危険性があるからであ
る。

【００３３】また、周辺回路のゲート電極が空乏化しな
いためには、周辺回路のソース・ドレインのイオン注入
時に、注入する不純物がゲート電極のポリシリコンに取
り込まれる必要がある。本構成によれば、ゲート電極の
ポリシリコン膜上に金属シリサイド膜等が積層されてい
るので、この構成をを不純物拡散源として利用すること
ができる。したがって、本実施例の場合においても、周
辺ＣＭＯＳは、ｐＭＯＳにおいてｐ⁺ ゲート、ｎＭＯＳ
においてｎ⁺ ゲートを持つ表面チャネル型ＣＭＯＳにな
る。

【００３４】（比較例）まず、ｐ型シリコン基板に不純
物として砒素を濃度３×１０¹⁵／ｃｍ² 、５０ｋｅＶで
イオン注入によりドーピングしてｎ⁺ 型の拡散層である
ソース領域およびドレイン領域を形成する。次いで、ソ
ース領域およびドレイン領域を形成したｐ型シリコン基
板上にゲート絶縁膜として、厚さ２０ｎｍのシリコン酸
化膜をドライ酸化により形成する。

【００３５】次いで、シリコン酸化膜上に厚さ３００ｎ
ｍのポリシリコン膜を形成する。このｎ^- ドープポリシ
リコン膜上に低抵抗層である金属シリサイド膜として厚
さ１５０ｎｍのＷＳｉｘを形成し、その後、０．６μｍ
ライン、０．６μｍスペースとなるようにゲートの切り
出しを行ってｎＭＯＳ型メモリトランジスタを作製す
る。

【００３６】このような構成を有するｎＭＯＳ型メモリ
トランジスタに、ＯＮ情報およびＯＦＦ情報を含むマス
クを用いて不純物としてホウ素（Ｂ）をイオン注入によ
りチャネル領域にドーピングしてｎ型不純物の濃度を上
げてコード化する。すなわち、ＯＦＦ状態にするｎＭＯ
Ｓ型メモリトランジスタのチャネル領域のみにホウ素の
イオン注入を行う。ホウ素がドーピングされたチャネル
領域を有するｎＭＯＳ型メモリトランジスタにおいて
は、ゲート電圧を印加すると、チャネル領域の閾値が高
くなりＯＦＦ状態となる。

【００３７】また、上記のようにコード化されたマスク
ＲＯＭのトランジスタ特性を実施例１と同様に評価した
ところ、リーク電流が大きくかった。これは、コード化
がチャネル領域において行われるために、イオン注入の
影響がシリコン酸化膜まで及び、イオン注入によるダメ
ージがあったためであると考えられる。

【００３８】本発明においては、製造コストを低減させ
るためにマスクステップを通常のプロセス数より減ら
せ、かつ周辺ＣＭＯＳ回路の特性向上ができるようにプ
ロセスを組むことができる。ポリシリコン膜に空乏層を
形成させるために必要な不純物のドーズ量は、１０¹³〜
１０¹⁴／ｃｍ³ オーダーである。これは、周辺のｐＭＯ
Ｓのｐ^- ドーズ量と同一のオーダーである。このため、
ｐ^- マスクにＲＯＭコード情報を乗せ、周辺のｐＭＯＳ
のｐ^- 型イオン注入と、マスクＲＯＭコード化のイオン
注入を同時に行うことによりマスクステップを１つ減ら
すことができる。さらに、ｐ⁺ 型イオン注入時に、周辺
のｐＭＯＳトランジスタのゲートはｐ⁺ 型ポリシリコン
ゲートになるため、表面チャネル型ｐＭＯＳとなり、ト
ランジスタ特性が向上する。

【００３９】

【発明の効果】以上説明したように本発明の不揮発性半
導体装置は、ゲート電極の不純物濃度を変化させること
により情報を記録するので、コード化にイオン注入を用
いる場合においてもゲート絶縁膜を劣化させず、優れた
トランジスタ特性を発揮させることができる。

【００４０】また、本発明の不揮発性半導体装置の製造
方法によれば、コード化工程をプロセスの後半に設定す
ることができるので、ＴＡＴを向上させることができ
る。

【図面の簡単な説明】

【図１】本発明の不揮発性半導体装置の一例を説明する
ための概略図。

【図２】本発明の不揮発性半導体装置の他の例を説明す
るための概略図。

【図３】従来の不揮発性半導体装置の一例を説明するた
めの概略図。

【符号の説明】

１１…ｐ型シリコン基板、１２…ソース領域、１３…ド
レイン領域、１４…ゲート絶縁膜、１５…ポリシリコン
膜、１６…金属シリサイド膜、１７…チャネル領域、１
８…層間絶縁膜。

Claims (10)

【特許請求の範囲】
1. 【請求項１】ソース領域およびドレイン領域が形成され
   た半導体基板と、前記半導体基板上にゲート絶縁膜を介
   して形成されたゲート電極とを有する多数の第１導電型
   ＭＯＳ型メモリトランジスタを具備し、 前記ゲート電極の不純物濃度を変化させることにより情
   報が記録されることを特徴とする不揮発性半導体装置。
2. 【請求項２】前記ゲート電極は、ポリシリコン膜と比較
   的低抵抗である少なくとも一つの低抵抗膜との積層膜で
   ある請求項１記載の不揮発性半導体装置。
3. 【請求項３】前記ポリシリコン膜は、空乏層が生じない
   程度の濃度の第１導電型不純物を含むドープポリシリコ
   ン膜またはノンドープポリシリコン膜である請求項２記
   載の不揮発性半導体装置。
4. 【請求項４】前記低抵抗膜は、金属膜、金属シリサイド
   膜、および金属窒化物膜からなる群より選ばれた少くと
   も一つの膜である請求項２記載の不揮発性半導体装置。
5. 【請求項５】ソース領域およびドレイン領域が形成され
   た半導体基板と、前記半導体基板上にゲート絶縁膜を介
   して形成されたゲート電極とを有する多数の第１導電型
   のＭＯＳ型メモリトランジスタを具備し、前記第１導電
   型のＭＯＳ型メモリトランジスタを情報に対応してＯＮ
   またはＯＦＦ状態にする不揮発性半導体装置であって、 前記ゲート電極は、ポリシリコン膜と比較的低抵抗を有
   する少なくとも一つの低抵抗膜との積層膜であり、前記
   ポリシリコン膜は空乏層が生じない程度の濃度の第１導
   電型不純物を含むドープポリシリコン膜であり、第２導
   電型の不純物がドーピングされたドープポリシリコン膜
   を含む第１導電型のＭＯＳ型メモリトランジスタがＯＦ
   Ｆ状態となることを特徴とする不揮発性半導体装置。
6. 【請求項６】ソース領域およびドレイン領域が形成され
   た半導体基板と、前記半導体基板上にゲート絶縁膜を介
   して形成されたゲート電極とを有する多数の第１導電型
   のＭＯＳ型メモリトランジスタを具備し、前記第１導電
   型のＭＯＳ型メモリトランジスタを情報に対応してＯＮ
   またはＯＦＦ状態にする不揮発性半導体装置であって、 前記ゲート電極は、ポリシリコン膜と比較的低抵抗を有
   する少なくとも一つの低抵抗膜との積層膜であり、前記
   ポリシリコン膜がノンドープポリシリコン膜であり、第
   １導電型の不純物がドーピングされたドープポリシリコ
   ン膜を含む第１導電型のＭＯＳ型メモリトランジスタが
   ＯＮ状態となることを特徴とする不揮発性半導体装置。
7. 【請求項７】半導体基板にソース領域およびドレイン領
   域を形成し、前記ソース領域およびドレイン領域との間
   のチャネル領域上にゲート絶縁膜を介してゲート電極を
   形成することにより、多数のＭＯＳ型メモリトランジス
   タを作製する工程と、 前記ＭＯＳ型メモリトランジスタの前記ゲート電極に不
   純物をドーピングして前記ゲート電極中の不純物濃度を
   変化させることにより前記ゲート電極に情報を記録する
   工程と、を具備することを特徴とする不揮発性半導体装
   置の製造方法。
8. 【請求項８】半導体基板にソース領域およびドレイン領
   域を形成し、前記ソース領域およびドレイン領域との間
   のチャネル領域上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上に空乏層が生じない程度の濃度の第
   １導電型不純物を含むドープポリシリコン膜を形成する
   工程と、 前記ドープポリシリコン膜に第２導電型不純物をドーピ
   ングすることにより、前記ドープポリシリコン膜に情報
   を記録する工程と、を具備することを特徴とする不揮発
   性半導体装置の製造方法。
9. 【請求項９】半導体基板にソース領域およびドレイン領
   域を形成し、前記ソース領域およびドレイン領域との間
   のチャネル領域上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上にノンドープポリシリコン膜を形成
   する工程と、 前記ノンドープポリシリコン膜に第１導電型不純物をド
   ーピングすることにより、前記ノンドープポリシリコン
   膜に情報を記録する工程と、を具備することを特徴とす
   る不揮発性半導体装置の製造方法。
10. 【請求項１０】前記ドープポリシリコン膜または前記ノ
    ンドープポリシリコン膜上に比較的低抵抗である少なく
    とも一つの低抵抗膜を形成する工程をさらに具備する請
    求項８または９記載の不揮発性半導体装置。