JPH08274317A - 電力用半導体装置 - Google Patents
電力用半導体装置Info
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- JPH08274317A JPH08274317A JP7074318A JP7431895A JPH08274317A JP H08274317 A JPH08274317 A JP H08274317A JP 7074318 A JP7074318 A JP 7074318A JP 7431895 A JP7431895 A JP 7431895A JP H08274317 A JPH08274317 A JP H08274317A
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Abstract
(57)【要約】
【目的】 本願発明は陽極に過電圧および高ｄｖ／ｄｔ
が印加されても破壊しない電力用半導体装置を提供する
ことを目的とする。 【構成】 本発明はｎ- 型基板１に半導体素子領域が形
成され、それを取り囲むように、リング状のｐ型リング
層８とストッパー層９及びストッパー電極１０と、電界
緩和のためのＲＥＳＵＲＦ層１１とによって、接合終端
領域が形成され、ｐ型リング層８にはｎ型拡散層１２が
拡散形成され、このｎ型拡散層１２は電極１２によって
ｐ型リング層８と短絡されて、電極１３はソース電極５
に接続され、ｎ型拡散層１２の外側にはｎ型拡散層１４
が拡散形成され、このｎ型拡散層１４は電極１５によっ
てｐ型リング層８に短絡されてなることを特徴とする。
が印加されても破壊しない電力用半導体装置を提供する
ことを目的とする。 【構成】 本発明はｎ- 型基板１に半導体素子領域が形
成され、それを取り囲むように、リング状のｐ型リング
層８とストッパー層９及びストッパー電極１０と、電界
緩和のためのＲＥＳＵＲＦ層１１とによって、接合終端
領域が形成され、ｐ型リング層８にはｎ型拡散層１２が
拡散形成され、このｎ型拡散層１２は電極１２によって
ｐ型リング層８と短絡されて、電極１３はソース電極５
に接続され、ｎ型拡散層１２の外側にはｎ型拡散層１４
が拡散形成され、このｎ型拡散層１４は電極１５によっ
てｐ型リング層８に短絡されてなることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は絶縁ゲート型ターンオフ
サイリスタや導電変調型トランジスタ（絶縁ゲート型バ
イポーラトランジスタ）等の電力用半導体装置に関す
る。
サイリスタや導電変調型トランジスタ（絶縁ゲート型バ
イポーラトランジスタ）等の電力用半導体装置に関す
る。
【０００２】
【従来の技術】図１１には電力用半導体装置の一つであ
る絶縁ゲート型バイポーラトランジスタ（Ｉｎｓｕｌａ
ｔｅｄ Ｇａｔｅ Ｂｉｐａｌａｒ Ｔｒａｍｓｉｓｔ
ｏｒ：：ＩＧＢＴ）の素子断面図が示されている。
る絶縁ゲート型バイポーラトランジスタ（Ｉｎｓｕｌａ
ｔｅｄ Ｇａｔｅ Ｂｉｐａｌａｒ Ｔｒａｍｓｉｓｔ
ｏｒ：：ＩＧＢＴ）の素子断面図が示されている。
【０００３】図中、ｎ- 型基板２０１には、ｐ型ウェル
層２０２とｎ+ - ソース層２０３とｐ型ドレイン層２０
４が選択的に拡散形成され、ｐ型ウェル層２０２とｎ+
- ソース層２０３はソース電極２０５によって短絡され
ている。ｐ型ドレイン層２０４にはドレイン電極２０７
が接続され、これらとゲート電極２０６によってＩＧＢ
Ｔ素子領域が構成されている。それを取り囲むように、
リング状のｐ型リング層２０８とストッパー層２０９及
びストッパー電極２１０と、電界緩和のためのＲＥＳＵ
ＲＥ層２１１とによって、接合終端領域が形成されてい
る。
層２０２とｎ+ - ソース層２０３とｐ型ドレイン層２０
４が選択的に拡散形成され、ｐ型ウェル層２０２とｎ+
- ソース層２０３はソース電極２０５によって短絡され
ている。ｐ型ドレイン層２０４にはドレイン電極２０７
が接続され、これらとゲート電極２０６によってＩＧＢ
Ｔ素子領域が構成されている。それを取り囲むように、
リング状のｐ型リング層２０８とストッパー層２０９及
びストッパー電極２１０と、電界緩和のためのＲＥＳＵ
ＲＥ層２１１とによって、接合終端領域が形成されてい
る。
【０００４】この様な電力用半導体装置は、主に大電流
・高電圧スイッチング素子として利用されており、何ら
かの原因でドレイン電極２０７に過電圧や高ｄｖ／ｄｔ
が印加されても極力、誤点弧しない様に設計される。
・高電圧スイッチング素子として利用されており、何ら
かの原因でドレイン電極２０７に過電圧や高ｄｖ／ｄｔ
が印加されても極力、誤点弧しない様に設計される。
【０００５】しかし、ドレイン電極２０７に印加できる
電圧やｄｖ／ｄｔにも物理的な限界があり、この限界値
を越えると、過電圧による降伏電流の急増やｄｖ／ｄｔ
による寄生サイリスタ構造のラッチアップ等の現象が発
生する。これらの現象は、様々な要因による半導体装置
内の不均一性のため局所的な現象であり、結果、その部
分の電流密度が異常に高くなってしまい、一旦これらの
現象が発生すると半導体装置は瞬間的に破壊する。
電圧やｄｖ／ｄｔにも物理的な限界があり、この限界値
を越えると、過電圧による降伏電流の急増やｄｖ／ｄｔ
による寄生サイリスタ構造のラッチアップ等の現象が発
生する。これらの現象は、様々な要因による半導体装置
内の不均一性のため局所的な現象であり、結果、その部
分の電流密度が異常に高くなってしまい、一旦これらの
現象が発生すると半導体装置は瞬間的に破壊する。
【０００６】また図１２は従来の絶縁ゲート型サイリス
タの素子構造の断面図が示されている。このサイリスタ
では、高抵抗のｎ型ベース層２２１の表面にｐ型ベース
層２２２が形成され、このｐ型ベース層２２２内には、
ｎ型エミッタ層２２３が選択的に形成されている。ま
た、ｎ型ベース層２２１の裏面には、高濃度のｎ型バッ
ファ層２２４を介してｐ型エミッタ層２２５が形成され
ている。ｎ型エミッタ層２２３には、カソード電極２２
６が、ｐ型エミッタ層２２５にはアノード電極２２７が
設けられ、サイリスタが構成される。
タの素子構造の断面図が示されている。このサイリスタ
では、高抵抗のｎ型ベース層２２１の表面にｐ型ベース
層２２２が形成され、このｐ型ベース層２２２内には、
ｎ型エミッタ層２２３が選択的に形成されている。ま
た、ｎ型ベース層２２１の裏面には、高濃度のｎ型バッ
ファ層２２４を介してｐ型エミッタ層２２５が形成され
ている。ｎ型エミッタ層２２３には、カソード電極２２
６が、ｐ型エミッタ層２２５にはアノード電極２２７が
設けられ、サイリスタが構成される。
【０００７】ｐ型ベース層２２２の周辺部には、ｎ型エ
ミッタ層２２３とｐ型ベース層２２２及びｎ型ベース層
２２１で、ｐ型ベース層２２２の表面にｎチャネルが形
成されるようなＭＯＳＦＥＴを形成するために、ゲート
酸化膜２２８を介してターンオンゲート電極２２９が形
成される。
ミッタ層２２３とｐ型ベース層２２２及びｎ型ベース層
２２１で、ｐ型ベース層２２２の表面にｎチャネルが形
成されるようなＭＯＳＦＥＴを形成するために、ゲート
酸化膜２２８を介してターンオンゲート電極２２９が形
成される。
【０００８】所定距離離れて形成されたｐ型ベース層２
２２の間にｐ型ウェル層２３０を形成し、このｐ型ウェ
ル層２３０内にｎ型ソース層２３１と、このｎ型ソース
層２３１とｐ型ウェル層２３０を短絡するようなソース
電極２３２と、ｐ型高濃度層２３３を形成し、さらにゲ
ート酸化膜２３４を介してターンオフゲート電極２３５
と、ｎ型ドレイン層２３６と、このｎ型ドレイン層表面
にドレイン電極２３７を形成することによって、ターン
オフ用ＭＯＳＦＥＴを形成する。
２２の間にｐ型ウェル層２３０を形成し、このｐ型ウェ
ル層２３０内にｎ型ソース層２３１と、このｎ型ソース
層２３１とｐ型ウェル層２３０を短絡するようなソース
電極２３２と、ｐ型高濃度層２３３を形成し、さらにゲ
ート酸化膜２３４を介してターンオフゲート電極２３５
と、ｎ型ドレイン層２３６と、このｎ型ドレイン層表面
にドレイン電極２３７を形成することによって、ターン
オフ用ＭＯＳＦＥＴを形成する。
【０００９】ドレイン電極２３７は、電極２３８及びｐ
型高濃度層２３９を介してｐ型ベース層２２２に接続さ
れ、ソース電極２３２は、カソード電極２２６に接続さ
れている。
型高濃度層２３９を介してｐ型ベース層２２２に接続さ
れ、ソース電極２３２は、カソード電極２２６に接続さ
れている。
【００１０】一般的に、ｐ型ベース層２２２とｐ型ウェ
ル層２３０はコスト削減のため同時に拡散形成されるた
め、その深さ方向の不純物濃度分布及び拡散深さは同じ
になる。
ル層２３０はコスト削減のため同時に拡散形成されるた
め、その深さ方向の不純物濃度分布及び拡散深さは同じ
になる。
【００１１】この様な絶縁ゲート型サイリスタにおい
て、ターンオフゲート電極２３５に０或いは負の電圧を
印加したままターンオフゲート２２９に正の電圧を印加
すると、ｎ型エミッタ層２２３、ｐ型ベース層２２２、
ｎ型ベース層２２１、ｐ型エミッタ層２２５で構成され
るサイリスタが導通状態となる。
て、ターンオフゲート電極２３５に０或いは負の電圧を
印加したままターンオフゲート２２９に正の電圧を印加
すると、ｎ型エミッタ層２２３、ｐ型ベース層２２２、
ｎ型ベース層２２１、ｐ型エミッタ層２２５で構成され
るサイリスタが導通状態となる。
【００１２】次にターンオフゲート電極２２５に正の電
圧を印加すると、ｐ型ベース層２２２がｐ型ウェル層２
３０内に形成されたＭＯＳＦＥＴ及びカソード電極２２
６を通してｎ型エミッタ層２２３と短絡されるため、ｎ
型エミッタ層２２３からｐ型ベース層２２２への電子注
入は止まり、電子はターンオフゲート電極２２９によっ
て形成されるチャネルによって直接ｎ型ベース層２２１
に注入される。
圧を印加すると、ｐ型ベース層２２２がｐ型ウェル層２
３０内に形成されたＭＯＳＦＥＴ及びカソード電極２２
６を通してｎ型エミッタ層２２３と短絡されるため、ｎ
型エミッタ層２２３からｐ型ベース層２２２への電子注
入は止まり、電子はターンオフゲート電極２２９によっ
て形成されるチャネルによって直接ｎ型ベース層２２１
に注入される。
【００１３】次にこの状態でターンオフゲート電極２３
５に印加されている電圧を０或いは負にすると、ｎ型エ
ミッタ層２２３からの電子注入は全て止まるため、空乏
層がｐ型ベース層２２２とｎ型ベース層２２１による接
合Ｊ１と、ｐ型ウェル層２３０とｎ型ベース層２２１と
による接合Ｊ２から広がり、ターンオフが始まる。
５に印加されている電圧を０或いは負にすると、ｎ型エ
ミッタ層２２３からの電子注入は全て止まるため、空乏
層がｐ型ベース層２２２とｎ型ベース層２２１による接
合Ｊ１と、ｐ型ウェル層２３０とｎ型ベース層２２１と
による接合Ｊ２から広がり、ターンオフが始まる。
【００１４】しかし、上述の構造の絶縁ゲート型サイリ
スタでは、ターンオフの最中に何らかの原因によりアノ
ード電極２２７とカソード電極２２６間に過電圧が印加
されると、ｐ型ベース層２２２とｐ型ウェル層２３０は
深さ方向の不純物濃度分布と拡散深さが同じ為、接合Ｊ
１と接合Ｊ２が同時に降伏し、同じだけの降伏電流が、
それぞれｐ型ベース層２２２及びｐ型ウェル層２３０に
流れ込む。
スタでは、ターンオフの最中に何らかの原因によりアノ
ード電極２２７とカソード電極２２６間に過電圧が印加
されると、ｐ型ベース層２２２とｐ型ウェル層２３０は
深さ方向の不純物濃度分布と拡散深さが同じ為、接合Ｊ
１と接合Ｊ２が同時に降伏し、同じだけの降伏電流が、
それぞれｐ型ベース層２２２及びｐ型ウェル層２３０に
流れ込む。
【００１５】ｐ型ベース層２２２に流れ込む電流がある
一定値より大きくなると、一担は止まっていたｎ型エミ
ッタ層２２３からの電子注入が再び始まり、ｎ型エミッ
タ層２２３、ｐ型ベース層２２２、ｎ型ベース層２２
１、ｐ型エミッタ層２２５で構成されるサイリスタが再
点弧し、この絶縁ゲート型ターンオフサイリスタが制御
不能になるという問題がある。
一定値より大きくなると、一担は止まっていたｎ型エミ
ッタ層２２３からの電子注入が再び始まり、ｎ型エミッ
タ層２２３、ｐ型ベース層２２２、ｎ型ベース層２２
１、ｐ型エミッタ層２２５で構成されるサイリスタが再
点弧し、この絶縁ゲート型ターンオフサイリスタが制御
不能になるという問題がある。
【００１６】
【発明が解決しようとする課題】上述のごとく、従来の
ＩＧＢＴでは、過電圧や限界を越えたｄｖ／ｄｔが印加
されると瞬間的に破壊するという問題が、また絶縁ゲー
ト型シリスタでは再点弧するという問題があった。
ＩＧＢＴでは、過電圧や限界を越えたｄｖ／ｄｔが印加
されると瞬間的に破壊するという問題が、また絶縁ゲー
ト型シリスタでは再点弧するという問題があった。
【００１７】本発明はこの様な問題に鑑み、降伏電流の
増大や寄生サイリスタ構造の誤点弧が発生しても瞬間的
に破壊しなく、又再点弧もしない電力様半導体装置を提
供することを目的とする。
増大や寄生サイリスタ構造の誤点弧が発生しても瞬間的
に破壊しなく、又再点弧もしない電力様半導体装置を提
供することを目的とする。
【００１８】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の電力用半導体装置（請求項１）は、第１
導電型の高抵抗基板の第１の表面に、半導体素子領域と
第１の主電極が形成され、前記半導体素子領域を取り囲
むように、前記第１の主電極と接続された第１の第２導
電型高濃度層と、前記第１の第２導電型高濃度層から所
定距離外側に前記第１の第２導電型高濃度層を取り囲む
ように形成された第１の第１導電型高濃度層と、前記第
１の第１導電型高濃度層の表面に前記半導体素子領域を
取り囲むように形成された第１の電極と、前記第１の第
２導電型高濃度層と前記第１の第１導電型高濃度層の間
に形成された電界緩和領域と、による接合終端領域が形
成され、前記第１の表面と反対側の第２の表面には、第
２の第２導電型高濃度層と、第２の主電極が形成された
半導体電力用半導体装置において、前記第１の第２導電
型高濃度層に、前記素子領域を取り囲むように、選択的
に一つあるいは複数の第２の第１導電型高濃度層と、前
記第２の第１導電型高濃度層と前記第１の第２導電型高
濃度層と前記第１の主電極を短絡するような第２の電極
とが形成され、前記第２の第１導電型高濃度層と前記第
１の第２導電型高濃度層と前記第１導電の高抵抗基板と
前記第２の第２導電型高濃度層とで構成されるサイリス
タ構造のブレークオーバー電圧が、前記接合終端領域あ
るいは前記素子領域が破壊する電圧よりも低いことを特
徴とする。
めに、本発明の電力用半導体装置（請求項１）は、第１
導電型の高抵抗基板の第１の表面に、半導体素子領域と
第１の主電極が形成され、前記半導体素子領域を取り囲
むように、前記第１の主電極と接続された第１の第２導
電型高濃度層と、前記第１の第２導電型高濃度層から所
定距離外側に前記第１の第２導電型高濃度層を取り囲む
ように形成された第１の第１導電型高濃度層と、前記第
１の第１導電型高濃度層の表面に前記半導体素子領域を
取り囲むように形成された第１の電極と、前記第１の第
２導電型高濃度層と前記第１の第１導電型高濃度層の間
に形成された電界緩和領域と、による接合終端領域が形
成され、前記第１の表面と反対側の第２の表面には、第
２の第２導電型高濃度層と、第２の主電極が形成された
半導体電力用半導体装置において、前記第１の第２導電
型高濃度層に、前記素子領域を取り囲むように、選択的
に一つあるいは複数の第２の第１導電型高濃度層と、前
記第２の第１導電型高濃度層と前記第１の第２導電型高
濃度層と前記第１の主電極を短絡するような第２の電極
とが形成され、前記第２の第１導電型高濃度層と前記第
１の第２導電型高濃度層と前記第１導電の高抵抗基板と
前記第２の第２導電型高濃度層とで構成されるサイリス
タ構造のブレークオーバー電圧が、前記接合終端領域あ
るいは前記素子領域が破壊する電圧よりも低いことを特
徴とする。
【００１９】また、本発明の他の電力用半導体装置（請
求項２）は、第１導電型の高抵抗基板の第１の表面に、
半導体素子領域と第１の主電極が形成され、前記半導体
素子領域を取り囲むように、前記第１の主電極と接続さ
れた第１の第２導電型高濃度層と、前記第１の第２導電
型高濃度層から所定距離外側に前記第１の第２導電型高
濃度層を取り囲むように形成された第１の第１導電型高
濃度層と、前記第１の第１第１導電型高濃度層の表面に
前記半導体素子領域を取り囲むように形成された第１の
電極と、前記第１の第２導電型高濃度層と前記第１の第
１導電型高濃度層の間に形成された電界緩和領域と、に
よる接合終端領域が形成され、前記第１の表面と反対側
の第２の表面には、第２の第２導電型高濃度層と、第２
の主電極が形成された半導体電力用半導体装置におい
て、前記第１の第２導電型高濃度層に、前記素子領域を
取り囲むように、選択的に一つあるいは複数の第２の第
１導電型高濃度層と、前記第２の第１導電型高濃度層と
前記第１の第２導電型高濃度層と前記第１の主電極を短
絡するような第２の電極とが形成され、前記第２の第１
導電型高濃度層の外側の前記第１の第２導電型高濃度層
領域に選択的に形成された第３の第１導電型高濃度層
と、前記第３の第１導電型高濃度層と前記第１の第２導
電型高濃度層を短絡し前記第１の電極を取り囲むように
形成された第３の電極と、による増幅段が形成されてい
ることを特徴とす る。
求項２）は、第１導電型の高抵抗基板の第１の表面に、
半導体素子領域と第１の主電極が形成され、前記半導体
素子領域を取り囲むように、前記第１の主電極と接続さ
れた第１の第２導電型高濃度層と、前記第１の第２導電
型高濃度層から所定距離外側に前記第１の第２導電型高
濃度層を取り囲むように形成された第１の第１導電型高
濃度層と、前記第１の第１第１導電型高濃度層の表面に
前記半導体素子領域を取り囲むように形成された第１の
電極と、前記第１の第２導電型高濃度層と前記第１の第
１導電型高濃度層の間に形成された電界緩和領域と、に
よる接合終端領域が形成され、前記第１の表面と反対側
の第２の表面には、第２の第２導電型高濃度層と、第２
の主電極が形成された半導体電力用半導体装置におい
て、前記第１の第２導電型高濃度層に、前記素子領域を
取り囲むように、選択的に一つあるいは複数の第２の第
１導電型高濃度層と、前記第２の第１導電型高濃度層と
前記第１の第２導電型高濃度層と前記第１の主電極を短
絡するような第２の電極とが形成され、前記第２の第１
導電型高濃度層の外側の前記第１の第２導電型高濃度層
領域に選択的に形成された第３の第１導電型高濃度層
と、前記第３の第１導電型高濃度層と前記第１の第２導
電型高濃度層を短絡し前記第１の電極を取り囲むように
形成された第３の電極と、による増幅段が形成されてい
ることを特徴とす る。
【００２０】また、本発明の電力用半導体装置（請求項
３）は、前記電力用半導体装置（請求項２）の前記増幅
段が前記第１の第１導電型高濃度層に向かって直列に複
数段形成されていることを特徴とする。
３）は、前記電力用半導体装置（請求項２）の前記増幅
段が前記第１の第１導電型高濃度層に向かって直列に複
数段形成されていることを特徴とする。
【００２１】また、本発明の他の電力用半導体装置（請
求項４）は、前記電力用半導体装置（請求項２および請
求項３）の前記第３の第１導電型高濃度層が部分的に形
成され、前記第３の第１導電型高濃度層が部分的に形成
されている領域の降伏電圧が最も低いことを特徴とす
る。
求項４）は、前記電力用半導体装置（請求項２および請
求項３）の前記第３の第１導電型高濃度層が部分的に形
成され、前記第３の第１導電型高濃度層が部分的に形成
されている領域の降伏電圧が最も低いことを特徴とす
る。
【００２２】また、本発明の他の電力用半導体装置（請
求項５）は、前記電力用半導体装置（請求項１および請
求項２および請求項３および請求項４）の前記電界緩和
領域が、前記第１の第２導電型高濃度層に接した第２導
電型高濃度層であることを特徴とする。
求項５）は、前記電力用半導体装置（請求項１および請
求項２および請求項３および請求項４）の前記電界緩和
領域が、前記第１の第２導電型高濃度層に接した第２導
電型高濃度層であることを特徴とする。
【００２３】また、本発明の他の電力用半導体装置（請
求項６）は、前記電力用半導体装置（請求項２および請
求項３および請求項４）の前記電界緩和領域が、前記第
１の第２導電型高濃度層に接した第２導電型高濃度層で
あり、前記増幅段が前記電界緩和領域にも形成されてい
ることを特徴とする。
求項６）は、前記電力用半導体装置（請求項２および請
求項３および請求項４）の前記電界緩和領域が、前記第
１の第２導電型高濃度層に接した第２導電型高濃度層で
あり、前記増幅段が前記電界緩和領域にも形成されてい
ることを特徴とする。
【００２４】また、本発明の他の電力用半導体装置（請
求項７）は、前記電力用半導体装置（請求項１および請
求項２および請求項３および請求項４）の前記電界緩和
領域が、前記第１の第２導電型高濃度層を取り囲むよう
に選択的に形成された一つあるいは複数の第３の第２導
電型高濃度層で形成されていることを特徴とする。
求項７）は、前記電力用半導体装置（請求項１および請
求項２および請求項３および請求項４）の前記電界緩和
領域が、前記第１の第２導電型高濃度層を取り囲むよう
に選択的に形成された一つあるいは複数の第３の第２導
電型高濃度層で形成されていることを特徴とする。
【００２５】また、本発明の他の電力用半導体装置（請
求項８）は、第１導電型のベース層と、前記第１導電型
ベース層の一方の面に形成された第２導電型エミッタ層
と、この第２導電型エミッタ層と反対側の前記第１導電
型ベース層の表面に複数個に分割されて選択的に形成さ
れた第２導電型ベース層と、この第２導電型ベース層の
表面に選択的に形成された第１導電型エミッタ層と、前
記第１導電型エミッタ層に形成された第１の主電極と、
前記第２導電型エミッタ層に形成された第２の主電極
と、を具備したサイリスタ構造を有し、前記複数の第２
導電型ベース層の間の前記第１導電型ベース層表面には
第２導電型ウェル層が選択的に形成され、前記第２導電
型ウェル層内にはダイオード、トランジスタ、或いは、
ＭＯＳＦＥＴの何れかにより構成される半導体装置が形
成され、前記第２導電型ウェル層内に形成された半導体
装置は所定の電極接続により前記サイリスタと電気的に
接続されており、前記第２導電型ベース層および前記第
２導電型ウェル層よりも降伏電圧が低い第１の第２導電
型層が前記第１導電型ベース層表面に形成され、前記第
１の第２導電型層は前記第１の主電極に接続されている
ことを特徴とする。
求項８）は、第１導電型のベース層と、前記第１導電型
ベース層の一方の面に形成された第２導電型エミッタ層
と、この第２導電型エミッタ層と反対側の前記第１導電
型ベース層の表面に複数個に分割されて選択的に形成さ
れた第２導電型ベース層と、この第２導電型ベース層の
表面に選択的に形成された第１導電型エミッタ層と、前
記第１導電型エミッタ層に形成された第１の主電極と、
前記第２導電型エミッタ層に形成された第２の主電極
と、を具備したサイリスタ構造を有し、前記複数の第２
導電型ベース層の間の前記第１導電型ベース層表面には
第２導電型ウェル層が選択的に形成され、前記第２導電
型ウェル層内にはダイオード、トランジスタ、或いは、
ＭＯＳＦＥＴの何れかにより構成される半導体装置が形
成され、前記第２導電型ウェル層内に形成された半導体
装置は所定の電極接続により前記サイリスタと電気的に
接続されており、前記第２導電型ベース層および前記第
２導電型ウェル層よりも降伏電圧が低い第１の第２導電
型層が前記第１導電型ベース層表面に形成され、前記第
１の第２導電型層は前記第１の主電極に接続されている
ことを特徴とする。
【００２６】
【作用】本発明（請求項１）によれば、この電力用半導
体装置の陽極に過電圧や高いｄｖ／ｄｔの変化が印加さ
れたとき、第２の第１導電型高濃度層と第１の第２導電
型高濃度層と第１導電型の高抵抗基板と第２の第２導電
型高濃度層とで構成されるサイリスタ構造のブレークオ
ーバー電圧が、接合終端領域あるいは前記素子領域が破
壊する電圧よりも低いために、前記接合終端領域や前記
素子領域に局所的な電流が流れる前に前記サイリスタ構
造がオン状態になり、それ以上の電圧が陰極と陽極間に
印加されるのを防ぐ。このとき、前記サイリスタ構造
は、素子領域を取り囲むように形成されているために、
サイリスタ構造を流れる電流は、前記素子領域を取り囲
むように均一に流れ、局所的な電流による半導体装置の
破壊を防ぐ。
体装置の陽極に過電圧や高いｄｖ／ｄｔの変化が印加さ
れたとき、第２の第１導電型高濃度層と第１の第２導電
型高濃度層と第１導電型の高抵抗基板と第２の第２導電
型高濃度層とで構成されるサイリスタ構造のブレークオ
ーバー電圧が、接合終端領域あるいは前記素子領域が破
壊する電圧よりも低いために、前記接合終端領域や前記
素子領域に局所的な電流が流れる前に前記サイリスタ構
造がオン状態になり、それ以上の電圧が陰極と陽極間に
印加されるのを防ぐ。このとき、前記サイリスタ構造
は、素子領域を取り囲むように形成されているために、
サイリスタ構造を流れる電流は、前記素子領域を取り囲
むように均一に流れ、局所的な電流による半導体装置の
破壊を防ぐ。
【００２７】本発明（請求項２）によれば、この半導体
装置は第２の第１導電型高濃度層と第１の第２導電型高
濃度層と第１導電型の高抵抗基板と第２の第２導電型高
濃度層とで構成されるサイリスタ構造の外側の前記第１
の第２導電型高濃度層に、選択的に形成された第３の第
１導電型高濃度層と、前記第３の第１導電型高濃度層と
前記第１の第２導電型高濃度層を短絡し第１の電極を取
り囲む様に形成された第３の電極と、による増幅段が形
成されているために、何らかの原因で、この電力用半導
体装置の陽極に過電圧が印加され降伏電流が流れ始めて
も、この降伏電流は前記増幅段によって増幅され、この
降伏電流を増幅した電流は、前記サイリスタ構造を取り
囲むように形成された第３の電極により速やかに前記サ
イリスタ構造全体に供給され、これを均一にオン状態に
移行させる。結果、陽極電圧は急激に低下し、局所的な
電流による半導体装置の破壊を防ぐ。
装置は第２の第１導電型高濃度層と第１の第２導電型高
濃度層と第１導電型の高抵抗基板と第２の第２導電型高
濃度層とで構成されるサイリスタ構造の外側の前記第１
の第２導電型高濃度層に、選択的に形成された第３の第
１導電型高濃度層と、前記第３の第１導電型高濃度層と
前記第１の第２導電型高濃度層を短絡し第１の電極を取
り囲む様に形成された第３の電極と、による増幅段が形
成されているために、何らかの原因で、この電力用半導
体装置の陽極に過電圧が印加され降伏電流が流れ始めて
も、この降伏電流は前記増幅段によって増幅され、この
降伏電流を増幅した電流は、前記サイリスタ構造を取り
囲むように形成された第３の電極により速やかに前記サ
イリスタ構造全体に供給され、これを均一にオン状態に
移行させる。結果、陽極電圧は急激に低下し、局所的な
電流による半導体装置の破壊を防ぐ。
【００２８】本発明（請求項３）によれば、前記電力用
半導体装置（請求項２）の増幅段の外側に、第１の第１
導電型高濃度層に向かって直列に複数段形成することに
より、さらに微小な降伏電流でも、これを検知し、前記
サイリスタ構造をオンさせることができ、この半導体の
破壊を防ぐ。
半導体装置（請求項２）の増幅段の外側に、第１の第１
導電型高濃度層に向かって直列に複数段形成することに
より、さらに微小な降伏電流でも、これを検知し、前記
サイリスタ構造をオンさせることができ、この半導体の
破壊を防ぐ。
【００２９】本発明（請求項４）によれば、前記電力用
半導体装置（請求項２および３）の第３の第１導電型高
濃度層をある特定の領域に小さく形成し、この領域の耐
圧を、他の領域のそれよりも低く設計することにより、
より小さな降伏電流で前記サイリスタ構造をオンさせる
ことができ、この半導体装置の破壊を防ぐ。
半導体装置（請求項２および３）の第３の第１導電型高
濃度層をある特定の領域に小さく形成し、この領域の耐
圧を、他の領域のそれよりも低く設計することにより、
より小さな降伏電流で前記サイリスタ構造をオンさせる
ことができ、この半導体装置の破壊を防ぐ。
【００３０】本発明（請求項５）によれば、前記電力用
半導体装置（請求項１および２および３および４）の電
界緩和領域を第１の第２導電型高濃度層に接した第２導
電型高濃度層で形成することにより、前記電力用半導体
装置（請求項１および２および３および４）と同様の効
果を得ることができる。
半導体装置（請求項１および２および３および４）の電
界緩和領域を第１の第２導電型高濃度層に接した第２導
電型高濃度層で形成することにより、前記電力用半導体
装置（請求項１および２および３および４）と同様の効
果を得ることができる。
【００３１】本発明（請求項６）によれば、前記電力用
半導体装置（請求項２および３および４）の電界緩和領
域を第１の第２導電型高濃度層に接した第２導電型低濃
度層で形成し、前記電界緩和領域にも前記増幅段を形成
することにより、より微小な降伏電流によって前記サイ
リスタ構造をオンさせることができ、この半導体装置の
破壊を防ぐ。
半導体装置（請求項２および３および４）の電界緩和領
域を第１の第２導電型高濃度層に接した第２導電型低濃
度層で形成し、前記電界緩和領域にも前記増幅段を形成
することにより、より微小な降伏電流によって前記サイ
リスタ構造をオンさせることができ、この半導体装置の
破壊を防ぐ。
【００３２】本発明（請求項７）によれば、前記電力半
導体装置（請求項１および２および３および４）の電界
緩和領域を、第１の第２導電型高濃度層を取り囲むよう
に選択的に形成された一つあるいは複数の第３の第２導
電型高濃度層で形成することにより、前記電力用半導体
装置（請求項１および２および３および４）と同様の効
果を得ることができる。
導体装置（請求項１および２および３および４）の電界
緩和領域を、第１の第２導電型高濃度層を取り囲むよう
に選択的に形成された一つあるいは複数の第３の第２導
電型高濃度層で形成することにより、前記電力用半導体
装置（請求項１および２および３および４）と同様の効
果を得ることができる。
【００３３】本発明（請求項８）によれば、第１の導電
型ｎ型、第２の導電型をｐ型としたものは図６の様にな
り、ここで、ターンオフの最中に何らかの原因で過電圧
がアノード電極７とカソード電極６の間に印加されて
も、接合Ｊ１、接合Ｊ２よりも接合Ｊ４の方が降伏電圧
に低く、降伏電流は全てｐ型拡散層２０に流れ込む。結
果、ｎ型エミッタ層からの電子の再注入は起こらず、こ
の絶縁ゲート型ターンオフサイリスタは制御不能状態に
は陥らない。
型ｎ型、第２の導電型をｐ型としたものは図６の様にな
り、ここで、ターンオフの最中に何らかの原因で過電圧
がアノード電極７とカソード電極６の間に印加されて
も、接合Ｊ１、接合Ｊ２よりも接合Ｊ４の方が降伏電圧
に低く、降伏電流は全てｐ型拡散層２０に流れ込む。結
果、ｎ型エミッタ層からの電子の再注入は起こらず、こ
の絶縁ゲート型ターンオフサイリスタは制御不能状態に
は陥らない。
【００３４】
【実施例】以下に本発明の実施例を説明する。また実施
例１〜４において同一のものを指す場合には同一の番号
を割り当てる。図１は本発明の第１の実施例に関わる、
第１導電型ｎ型、第２導電型ｐ型とした場合のＩＧＢＴ
の基本構成図である。
例１〜４において同一のものを指す場合には同一の番号
を割り当てる。図１は本発明の第１の実施例に関わる、
第１導電型ｎ型、第２導電型ｐ型とした場合のＩＧＢＴ
の基本構成図である。
【００３５】ｎ- 型基板１には、ｐ型ウェル層２とｎ+
- ソース層３とｐ型ドレイン層４が選択的に拡散形成さ
れ、ｐ型ウェル層２とｎ+ - ソース層３はソース電極５
によって短絡されている。ｐ型ドレイン層４にはドレイ
ン電極７が接続され、これらとゲート電極６によってＩ
ＧＢＴ素子領域が構成されている。それを取り囲むよう
に、リング状のｐ型リング層８とストッパー層９及びス
トッパー電極１０と、電界緩和のためのＲＥＳＵＲＦ層
１１とによって、接合終端領域が形成されている。ｐ型
リング層８には、ｎ型拡散層１２が拡散形成され、この
ｎ型拡散層１２は、電極１３によってｐ型リング層８と
短絡されている。ここで電極１３はソース電極５に接続
されている。さらに、ｎ型拡散層１２の外側には、ｎ型
拡散層１４が拡散形成され、このｎ型拡散層１４は電極
１５によってｐ型リング層８に短絡されている。この半
導体装置をソース側から見た全体図を図２に示す。ただ
し、ｐ型ウェル層２とｎ+ - ｓｏｕｒｃｅ層３およびソ
ース電極５、ゲート電極６は省略した。図中Ａ−Ａ’に
おける断面が図１となる。
- ソース層３とｐ型ドレイン層４が選択的に拡散形成さ
れ、ｐ型ウェル層２とｎ+ - ソース層３はソース電極５
によって短絡されている。ｐ型ドレイン層４にはドレイ
ン電極７が接続され、これらとゲート電極６によってＩ
ＧＢＴ素子領域が構成されている。それを取り囲むよう
に、リング状のｐ型リング層８とストッパー層９及びス
トッパー電極１０と、電界緩和のためのＲＥＳＵＲＦ層
１１とによって、接合終端領域が形成されている。ｐ型
リング層８には、ｎ型拡散層１２が拡散形成され、この
ｎ型拡散層１２は、電極１３によってｐ型リング層８と
短絡されている。ここで電極１３はソース電極５に接続
されている。さらに、ｎ型拡散層１２の外側には、ｎ型
拡散層１４が拡散形成され、このｎ型拡散層１４は電極
１５によってｐ型リング層８に短絡されている。この半
導体装置をソース側から見た全体図を図２に示す。ただ
し、ｐ型ウェル層２とｎ+ - ｓｏｕｒｃｅ層３およびソ
ース電極５、ゲート電極６は省略した。図中Ａ−Ａ’に
おける断面が図１となる。
【００３６】この半導体装置は、ｎ+ - ソース層３とｐ
型ウェル層２とｎ- 型基板１とｐ型ドレイン層４で構成
される寄生サイリスタ構造と、ｎ型拡散層１２とｐ型リ
ング層８とｎ- 型基板１とｐ型ドレイン層４で構成され
る寄生サイリスタ構造２を内蔵している。この様なＩＧ
ＢＴがオフ状態の時にドレイン電極７とソース電極５の
間に高いｄｖ／ｄｔの順方向の電圧が印加されると、大
きな変位電流がドレイン電極７とソース電極５間に流れ
る。この変位電流は、半導体装置内部ではドレイン電極
７- ｐ型ドレイン層４- ｎ- 型基板１- ｐ型ウェル層２
- ソース電極５という経路１と、ドレイン電極７- ｐ型
ドレイン層４- ｎ- 型基板１- ｐ型リング層８- 電極１
３- ソース電極５という経路２で流れる。この経路１及
び経路２を流れる変位電流とドレイン電圧との関係で、
前記寄生サイリスタ構造１および２がオン状態になるか
どうかが決定されるが、この半導体装置では、寄生サイ
リスタ構造２の方がサイリスタ構造１よりも常にさきに
オン状態になるように設計されているために、寄生サイ
リスタ構造１はオンしない。図２に示すように、寄生サ
イリスタ構造２は、素子領域を取り囲むようにリング状
に形成されている。かりに局所的に寄生サイリスタ構造
２がオンしたとしても、オン状態はリングに沿って速や
かに寄生サイリスタ構造２全体に広がり、局所的な電流
密度の上昇による半導体装置の破壊を防止することがで
きる。
型ウェル層２とｎ- 型基板１とｐ型ドレイン層４で構成
される寄生サイリスタ構造と、ｎ型拡散層１２とｐ型リ
ング層８とｎ- 型基板１とｐ型ドレイン層４で構成され
る寄生サイリスタ構造２を内蔵している。この様なＩＧ
ＢＴがオフ状態の時にドレイン電極７とソース電極５の
間に高いｄｖ／ｄｔの順方向の電圧が印加されると、大
きな変位電流がドレイン電極７とソース電極５間に流れ
る。この変位電流は、半導体装置内部ではドレイン電極
７- ｐ型ドレイン層４- ｎ- 型基板１- ｐ型ウェル層２
- ソース電極５という経路１と、ドレイン電極７- ｐ型
ドレイン層４- ｎ- 型基板１- ｐ型リング層８- 電極１
３- ソース電極５という経路２で流れる。この経路１及
び経路２を流れる変位電流とドレイン電圧との関係で、
前記寄生サイリスタ構造１および２がオン状態になるか
どうかが決定されるが、この半導体装置では、寄生サイ
リスタ構造２の方がサイリスタ構造１よりも常にさきに
オン状態になるように設計されているために、寄生サイ
リスタ構造１はオンしない。図２に示すように、寄生サ
イリスタ構造２は、素子領域を取り囲むようにリング状
に形成されている。かりに局所的に寄生サイリスタ構造
２がオンしたとしても、オン状態はリングに沿って速や
かに寄生サイリスタ構造２全体に広がり、局所的な電流
密度の上昇による半導体装置の破壊を防止することがで
きる。
【００３７】また、高いｄｖ／ｄｔの代わりに接合終端
領域の降伏電圧を越える過電圧が印加された場合には、
降伏電流がＲＥＳＵＲＥ層１１からｐ型リング層８を通
り、電極１３に流れ込む。このとき、ｎ型拡散層１４の
直下を降伏電流が流れると、この部分のｐ型リング層シ
ート抵抗Ｒs による電位差が発生し、ｐ型リング層８と
ｎ型拡散層１４の接合に０．７Ｖ以上の電圧が印加され
ると、ｎ型拡散層１４とｐ型リング層８とｎ- 型基板１
とｐ型ドレイン層４で構成される寄生サイリスタ構造３
がオン状態になり、降伏電流よりもはるかに大きな電流
がドレイン電極７- ｐ型ドレイン層４- ｎ- 型基板１-
ｐ型リング層８- ｎ型拡散層１４- 電極１５という経路
３で流れる。図２に示すように、電極１５はｎ型拡散層
１２を取り囲むように形成されており、かつｐ型リング
層８とも接続されている。すなわち、経路３電極１５に
流れ込んだ電流は、電極１５全体から均一にｐ型リング
層８に供給される。結果、この電極１５から均一に供給
された電流によって、寄生サイリスタ構造２は均一にオ
ン状態に移行することになり、局所的な電流密度の上昇
による半導体装置の破壊を防止することができる。
領域の降伏電圧を越える過電圧が印加された場合には、
降伏電流がＲＥＳＵＲＥ層１１からｐ型リング層８を通
り、電極１３に流れ込む。このとき、ｎ型拡散層１４の
直下を降伏電流が流れると、この部分のｐ型リング層シ
ート抵抗Ｒs による電位差が発生し、ｐ型リング層８と
ｎ型拡散層１４の接合に０．７Ｖ以上の電圧が印加され
ると、ｎ型拡散層１４とｐ型リング層８とｎ- 型基板１
とｐ型ドレイン層４で構成される寄生サイリスタ構造３
がオン状態になり、降伏電流よりもはるかに大きな電流
がドレイン電極７- ｐ型ドレイン層４- ｎ- 型基板１-
ｐ型リング層８- ｎ型拡散層１４- 電極１５という経路
３で流れる。図２に示すように、電極１５はｎ型拡散層
１２を取り囲むように形成されており、かつｐ型リング
層８とも接続されている。すなわち、経路３電極１５に
流れ込んだ電流は、電極１５全体から均一にｐ型リング
層８に供給される。結果、この電極１５から均一に供給
された電流によって、寄生サイリスタ構造２は均一にオ
ン状態に移行することになり、局所的な電流密度の上昇
による半導体装置の破壊を防止することができる。
【００３８】図３は、本発明の第２の実施例に関わる電
力用半導体素子のソース側表面から見た構造図である。
ここで、図中Ｂ−Ｂ’断面は図１となる。すなわち、本
実施例の電力用半導体装置が第１の実施例のそれと異な
る点は、ｎ型拡散層１４がリング状ではなく、短く部分
的に形成されていることと、このｎ型拡散層１４が形成
されている部分のｐ型リング層８がリングの外側に張り
出して形成されている点である。この様な構造の半導体
素子では、ｐ型リング層８が張り出している部分の接合
終端領域の耐圧がその他の領域と比較して低くなるた
め、何らかの原因で過電圧が印加されたときには降伏電
流がこの部分から流れ始める。したがって、これ以降は
第１の実施例の場合と同様に、寄生サイリスタ構造３が
オンすることによって流れる電流が、電極１５を介し
て、リング状に形成されている寄生サイリスタ構造２全
体に供給され、寄生サイリスタ構造２が均一にオン状態
に移行し、局所的な電流密度の上昇による半導体装置の
破壊を防止することができる。
力用半導体素子のソース側表面から見た構造図である。
ここで、図中Ｂ−Ｂ’断面は図１となる。すなわち、本
実施例の電力用半導体装置が第１の実施例のそれと異な
る点は、ｎ型拡散層１４がリング状ではなく、短く部分
的に形成されていることと、このｎ型拡散層１４が形成
されている部分のｐ型リング層８がリングの外側に張り
出して形成されている点である。この様な構造の半導体
素子では、ｐ型リング層８が張り出している部分の接合
終端領域の耐圧がその他の領域と比較して低くなるた
め、何らかの原因で過電圧が印加されたときには降伏電
流がこの部分から流れ始める。したがって、これ以降は
第１の実施例の場合と同様に、寄生サイリスタ構造３が
オンすることによって流れる電流が、電極１５を介し
て、リング状に形成されている寄生サイリスタ構造２全
体に供給され、寄生サイリスタ構造２が均一にオン状態
に移行し、局所的な電流密度の上昇による半導体装置の
破壊を防止することができる。
【００３９】図４は、本発明の第３の実施例に関わる電
力用半導体素子の断面図である。本実施例の電力用半導
体装置が第１の実施例および第２の実施例のそれと異な
る点は、ＩＧＢＴセルがトレンチにより形成されている
点と、ｎ型拡散層１４と電極１５で構成される増段幅が
直列に複数段になり、ＲＥＳＵＲＦ層１１中にも形成さ
れている点である。この様な構造では、増幅段が複数段
になっているため、より微小な降伏電流でも上述のメカ
ニズムによって半導体装置を保護することができる。
力用半導体素子の断面図である。本実施例の電力用半導
体装置が第１の実施例および第２の実施例のそれと異な
る点は、ＩＧＢＴセルがトレンチにより形成されている
点と、ｎ型拡散層１４と電極１５で構成される増段幅が
直列に複数段になり、ＲＥＳＵＲＦ層１１中にも形成さ
れている点である。この様な構造では、増幅段が複数段
になっているため、より微小な降伏電流でも上述のメカ
ニズムによって半導体装置を保護することができる。
【００４０】図５は本発明の第４の実施例に関わる電力
用半導体素子の断面図である。本実施例の電力用半導体
装置が第１の実施例のそれと異なる点は、電界緩和領域
がＲＥＳＵＲＦ層１１ではなく、複数のｐ型リング層１
７ガードリングで構成されている点である。この様な構
造の電力層半導体装置でも、第１の実施例と同様の効果
を得ることができる。
用半導体素子の断面図である。本実施例の電力用半導体
装置が第１の実施例のそれと異なる点は、電界緩和領域
がＲＥＳＵＲＦ層１１ではなく、複数のｐ型リング層１
７ガードリングで構成されている点である。この様な構
造の電力層半導体装置でも、第１の実施例と同様の効果
を得ることができる。
【００４１】次に図６〜図１０を用いて本発明の他の実
施例を説明する。尚図６〜図１０において同一のものを
指す場合には同一の番号を割り当てる。図６は本発明の
第１導電型をｎ型、第２導電型をｐ型とした場合の絶縁
ゲート型ターンオフサイリスタの基本構成図である。
施例を説明する。尚図６〜図１０において同一のものを
指す場合には同一の番号を割り当てる。図６は本発明の
第１導電型をｎ型、第２導電型をｐ型とした場合の絶縁
ゲート型ターンオフサイリスタの基本構成図である。
【００４２】高抵抗のｎ型ベース層１０１の表面にｐ型
ベース層１０２が形成され、このｐ型ベース層１０２内
には、ｎ型エミッタ層１０３が選択的に形成されてい
る。また、ｎ型ベース層１０１の裏面には、高濃度のｎ
型バッファ層１０４を介してｐ型エミッタ層１０５が形
成されている。ｎ型エミッタ層１０３には、カソード電
極１０６が、ｐ型エミッタ層１０５にはアノード電極１
０７が設けられ、サイリスタが構成される。
ベース層１０２が形成され、このｐ型ベース層１０２内
には、ｎ型エミッタ層１０３が選択的に形成されてい
る。また、ｎ型ベース層１０１の裏面には、高濃度のｎ
型バッファ層１０４を介してｐ型エミッタ層１０５が形
成されている。ｎ型エミッタ層１０３には、カソード電
極１０６が、ｐ型エミッタ層１０５にはアノード電極１
０７が設けられ、サイリスタが構成される。
【００４３】ｐ型ベース層１０２の周辺部には、ｎ型エ
ミッタ層１０３とｐ型ベース層１０２及びｎ型ベース層
１０１で、ｐ型ベース層１０２の表面にチャネルが形成
されるようなＭＯＳＦＥＴを形成するために、ゲート酸
化膜１０８を介してターンオンゲート電極１０９が形成
される。
ミッタ層１０３とｐ型ベース層１０２及びｎ型ベース層
１０１で、ｐ型ベース層１０２の表面にチャネルが形成
されるようなＭＯＳＦＥＴを形成するために、ゲート酸
化膜１０８を介してターンオンゲート電極１０９が形成
される。
【００４４】所定距離離れて形成されたｐ型ベース層１
０２の間に、ｐ型ウェル層１１０とｐ型拡散層１２０を
形成し、このｐ型拡散層１２０は降伏電圧がｐ型ウェル
層１１０およびｐ型ベース層１０２よりも低くなるよう
に拡散深さと幅が調節されており電極１２１を介してカ
ソード電極１０６と接続されている。
０２の間に、ｐ型ウェル層１１０とｐ型拡散層１２０を
形成し、このｐ型拡散層１２０は降伏電圧がｐ型ウェル
層１１０およびｐ型ベース層１０２よりも低くなるよう
に拡散深さと幅が調節されており電極１２１を介してカ
ソード電極１０６と接続されている。
【００４５】また、このｐ型ウェル層１１０内には、ｎ
型ソース層１１１と、このｎ型ソース層１１１とｐ型ウ
ェル層１１０を短絡するようなソース電極１１２と、ｐ
型高濃度層１１３とを形成し、されにゲート酸化膜１１
４を介してターンオフゲート電極１１５と、ｎ型ドレイ
ン層１１６と、このｎ型ドレイン層表面にドレイン電極
１１７とを形成することによって、ターンオフ用ＭＯＳ
ＦＥＴを形成する。
型ソース層１１１と、このｎ型ソース層１１１とｐ型ウ
ェル層１１０を短絡するようなソース電極１１２と、ｐ
型高濃度層１１３とを形成し、されにゲート酸化膜１１
４を介してターンオフゲート電極１１５と、ｎ型ドレイ
ン層１１６と、このｎ型ドレイン層表面にドレイン電極
１１７とを形成することによって、ターンオフ用ＭＯＳ
ＦＥＴを形成する。
【００４６】ドレイン電極１１７は、電極１１８及びｐ
型高濃度層１１９を介してｐ型ベース層１０２に接続さ
れ、ソース電極１１２は、カソード電極１１６に接続さ
れている。
型高濃度層１１９を介してｐ型ベース層１０２に接続さ
れ、ソース電極１１２は、カソード電極１１６に接続さ
れている。
【００４７】ここで、ターンオフの最中に何らかの原因
で過電圧がアノード電極１１７とカソード電極１１６の
間に印加されても、接合Ｊ４の方が降伏電圧が低く、降
伏電流は全てｐ型拡散層１２０に流れ込む。結果、ｎ型
エミッタ層１０３からの電子の再注入が起こらず、この
絶縁ゲーソ型ターンオフサイリスタは制御不能状態には
陥らない。
で過電圧がアノード電極１１７とカソード電極１１６の
間に印加されても、接合Ｊ４の方が降伏電圧が低く、降
伏電流は全てｐ型拡散層１２０に流れ込む。結果、ｎ型
エミッタ層１０３からの電子の再注入が起こらず、この
絶縁ゲーソ型ターンオフサイリスタは制御不能状態には
陥らない。
【００４８】図７は、図６の変形を示す素子構成図であ
る。図６の実施例の構成図と異なる点は、高濃度ｎ型バ
ッファ層１１４がないことと、ｐ型拡散層１２０がな
く、ｐ型高濃度層１１３がｐ型ベース層１０２とｐ型ウ
ェル層１１０のそれよりも深く拡散形成されている点で
ある。このときのｐ型高濃度層１１３の幅は、ｐ型ウェ
ル層よりも降伏電圧が低くなるように決定する。
る。図６の実施例の構成図と異なる点は、高濃度ｎ型バ
ッファ層１１４がないことと、ｐ型拡散層１２０がな
く、ｐ型高濃度層１１３がｐ型ベース層１０２とｐ型ウ
ェル層１１０のそれよりも深く拡散形成されている点で
ある。このときのｐ型高濃度層１１３の幅は、ｐ型ウェ
ル層よりも降伏電圧が低くなるように決定する。
【００４９】このような構造で、ターンオフの最中に何
らかの原因によってアノード電極１０７とカソード電極
１０６との間に過電圧が印加されると、ｐ型高濃度層１
１３とｎ型ベース層１０１との接合Ｊ３の降伏電圧が他
の接合に比べて最も低いため、降伏電流はｐ型高濃度層
１１３に全て流れ込む。さらにｐ型高濃度層１１３の抵
抗はｐ型ウェル層１１０よりも低いために、降伏電流は
全てｐ型高濃度層１１３中を流れてカソード電極１０６
に流れ込み、ｎ型エミッタ層１０１からの電子注入のほ
かにｐ型ウェル層１１０内のｎ型ソース層１１１あるい
はｎ型ドレイン層１１６と、ｐ型ウェル層１１０、ｎ型
ベース層１０１、ｐ型エミッタ層１０５とで構成される
寄生サイリスタの誤動作も防止できる。
らかの原因によってアノード電極１０７とカソード電極
１０６との間に過電圧が印加されると、ｐ型高濃度層１
１３とｎ型ベース層１０１との接合Ｊ３の降伏電圧が他
の接合に比べて最も低いため、降伏電流はｐ型高濃度層
１１３に全て流れ込む。さらにｐ型高濃度層１１３の抵
抗はｐ型ウェル層１１０よりも低いために、降伏電流は
全てｐ型高濃度層１１３中を流れてカソード電極１０６
に流れ込み、ｎ型エミッタ層１０１からの電子注入のほ
かにｐ型ウェル層１１０内のｎ型ソース層１１１あるい
はｎ型ドレイン層１１６と、ｐ型ウェル層１１０、ｎ型
ベース層１０１、ｐ型エミッタ層１０５とで構成される
寄生サイリスタの誤動作も防止できる。
【００５０】ここで、ターンオフの最中に何らかの原因
で過電圧がアノード電極１０７とカソード電極１０６の
間に印加されても、ｐ型ウェル層１１０の方がｐ型ベー
ス層１０２よりも深く形成されているために、接合Ｊ１
よりも接合Ｊ２の方が降伏電圧が低く、降伏電流は全て
ｐ型ウェル層１１０に流れ込む。結果、ｎ型エミッタ層
１０３からの電子の再注入は起こらず、この絶縁ゲート
型ターンオフサイリスタは制御不能状態には陥らない。
で過電圧がアノード電極１０７とカソード電極１０６の
間に印加されても、ｐ型ウェル層１１０の方がｐ型ベー
ス層１０２よりも深く形成されているために、接合Ｊ１
よりも接合Ｊ２の方が降伏電圧が低く、降伏電流は全て
ｐ型ウェル層１１０に流れ込む。結果、ｎ型エミッタ層
１０３からの電子の再注入は起こらず、この絶縁ゲート
型ターンオフサイリスタは制御不能状態には陥らない。
【００５１】図８は本発明の他の実施例の構成図であ
る。高抵抗のｎ型ベース層１３１の表面にｐ型ベース層
１３２が形成され、このｐ型ベース層１３２内には、ｎ
型エミッタ層１３３が選択的に形成されている。また、
ｎ型ベース層１３１の裏面には、ｐ型エミッタ層１３５
が形成されている。ｎ型エミッタ層１３３は、電極１３
６が、ｐ型エミッタ層１３５にはアノード電極１３７が
設けられ、サイリスタが構成される。
る。高抵抗のｎ型ベース層１３１の表面にｐ型ベース層
１３２が形成され、このｐ型ベース層１３２内には、ｎ
型エミッタ層１３３が選択的に形成されている。また、
ｎ型ベース層１３１の裏面には、ｐ型エミッタ層１３５
が形成されている。ｎ型エミッタ層１３３は、電極１３
６が、ｐ型エミッタ層１３５にはアノード電極１３７が
設けられ、サイリスタが構成される。
【００５２】ｐ型ベース層１３２の周辺部には、ｎ型エ
ミッタ層１３３とｐ型ベース層１３２及びｎ型ベース層
１３１で、ｐ型ベース層１３２の表面にｎチャネルが形
成されるようなＭＯＳＦＥＴを形成するために、ゲート
酸化膜１３８を介してターンオンゲート電極１３９が形
成される。
ミッタ層１３３とｐ型ベース層１３２及びｎ型ベース層
１３１で、ｐ型ベース層１３２の表面にｎチャネルが形
成されるようなＭＯＳＦＥＴを形成するために、ゲート
酸化膜１３８を介してターンオンゲート電極１３９が形
成される。
【００５３】所定距離離れて形成されたｐ型ベース層１
３２の間にｐ型ウェル層１４０を形成し、このｐ型ウェ
ル層１４０内にｎ型ソース層１４１と、このｎ型ソース
層１４１とｐ型ウェル層１４０を短絡するようにカソー
ド電極１４２と、ｐ型ベース層１３２及びｐ型ウェル層
１４０よりも深いｐ型高濃度層１４３とを形成し、さら
にゲート酸化膜１４４を介してターンオフゲート電極１
４５と、ｎ型ドレイン層１４６と、このｎ型ドレイン層
表面にドレイン電極１４７とを形成することによって、
ターンオフ用ＭＯＳＦＥＴを形成する。またドレイン電
極１４７は、電極１３６に接続されている。
３２の間にｐ型ウェル層１４０を形成し、このｐ型ウェ
ル層１４０内にｎ型ソース層１４１と、このｎ型ソース
層１４１とｐ型ウェル層１４０を短絡するようにカソー
ド電極１４２と、ｐ型ベース層１３２及びｐ型ウェル層
１４０よりも深いｐ型高濃度層１４３とを形成し、さら
にゲート酸化膜１４４を介してターンオフゲート電極１
４５と、ｎ型ドレイン層１４６と、このｎ型ドレイン層
表面にドレイン電極１４７とを形成することによって、
ターンオフ用ＭＯＳＦＥＴを形成する。またドレイン電
極１４７は、電極１３６に接続されている。
【００５４】この構造で、ターンオフの最中に何らかの
原因で過電圧がアノード電極１３７とカソード電極１４
２の間に印加されると、最も深く拡散形成されているｐ
型高濃度層１４３とｎ型ベース層１３１との接合が、最
も早く降伏する。その結果、降伏電流は全てｐ型高濃度
層１４３を通してカソード電極１４２に流れ込み、ｐ型
ウェル層１４０内のｎ型ソース層１４１あるいはｎ型ド
レイン層１４６と、ｐ型ウェル層１４０、ｎ型ベース層
１３１、ｐ型エミッタ層１３５とで構成されるサイリス
タは動作せず、この絶縁ゲート型ターンオフサイリスタ
は制御不能に陥ることはない。
原因で過電圧がアノード電極１３７とカソード電極１４
２の間に印加されると、最も深く拡散形成されているｐ
型高濃度層１４３とｎ型ベース層１３１との接合が、最
も早く降伏する。その結果、降伏電流は全てｐ型高濃度
層１４３を通してカソード電極１４２に流れ込み、ｐ型
ウェル層１４０内のｎ型ソース層１４１あるいはｎ型ド
レイン層１４６と、ｐ型ウェル層１４０、ｎ型ベース層
１３１、ｐ型エミッタ層１３５とで構成されるサイリス
タは動作せず、この絶縁ゲート型ターンオフサイリスタ
は制御不能に陥ることはない。
【００５５】図９は、本発明の他の実施例に関わる素子
構成図である。図７の実施例と異なる点は、ｐ型ベース
層１０２とｐ型ウェル層１１０が接触して形成されてい
る点である。このような構造でも図６の実施例と同様の
効果を得ることができる。
構成図である。図７の実施例と異なる点は、ｐ型ベース
層１０２とｐ型ウェル層１１０が接触して形成されてい
る点である。このような構造でも図６の実施例と同様の
効果を得ることができる。
【００５６】図１０は、本発明の他の実施例に関わる素
子構成図である。図８の実施例と異なる点は、ｐ型ベー
ス層１３２とｐ型ウェル層１４０が接触して形成されて
いる点である。このような構造でも図８の実施例と同様
の効果を得ることができる。
子構成図である。図８の実施例と異なる点は、ｐ型ベー
ス層１３２とｐ型ウェル層１４０が接触して形成されて
いる点である。このような構造でも図８の実施例と同様
の効果を得ることができる。
【００５７】
【発明の効果】以上説明したように本発明（図１〜図
５）によれば、第１の第２導電型高濃度層内に、接合終
端領域あるいは前記素子領域が破壊する前にオン状態に
なる寄生サイリスタ構造を設けることにより、陽極に過
電圧および高ｄｖ／ｄｔが印加されても破壊しない半導
体装置を実現できるようになる。
５）によれば、第１の第２導電型高濃度層内に、接合終
端領域あるいは前記素子領域が破壊する前にオン状態に
なる寄生サイリスタ構造を設けることにより、陽極に過
電圧および高ｄｖ／ｄｔが印加されても破壊しない半導
体装置を実現できるようになる。
【００５８】また本発明の電力用半導体装置の絶縁ゲー
ト型ターンオフサイリスタ（図６〜図１０）によれば、
高抵抗のｎ型ベース層１０１の表面にｐ型ベース層１０
２が形成され、このｐ型ベース層１０２内には、ｎ型エ
ミッタ層１０３が選択的に形成され、ｎ型ベース層１０
１の裏面には、高濃度のｎ型バッファ層１０４を介して
ｐ型エミッタ層１０６が形成され、ｎ型エミッタ層１０
３には、カソード電極１０６が、ｐ型エミッタ層１０５
にはアノード電極１０７が設けられ、サイリスタが構成
され、ｐ型ベース層１０２の周辺部には、ｎ型エミッタ
層１０３とｐ型ベース層１０２及びｎ型ベース層１０１
で、ｐ型ベース層１０２の表面にｎチャネルが形成され
るようなＭＯＳＦＥＴを形成するために、ゲート酸化膜
１０８を介してターンオンゲート電極１０９が形成さ
れ、所定距離離れて形成されたｐ型ベース層１０２の間
に、ｐ型ウェル層１１０とｐ型拡散層１２０を形成し、
このｐ型拡散層１２０は降伏電圧がｐ型ウェル層１１０
およびｐ型ベース層１０１よりも低くなるように拡散深
さと幅が調節されており、電極１２１を介してカソード
電極１０６と接続され、また、このｐ型ウェル層１１０
内には、ｎ型ソース層１１１と、このｎ型ソース層１１
１とｐ型ウェル層１１０を短絡するようなソース電極１
１２と、ｐ型高濃度層１１３とを形成し、さらにゲート
酸化膜１１４を介してターンオフゲート電極１１５と、
ｎ型ドレイン層１１６と、このｎ型ドレイン層表面にド
レイン電極１１７とを形成することによって、ターンオ
フ用ＭＯＳＦＥＴが形成され、ドレイン電極１１７は、
電極１１８及び１１７とを形成することによって、ター
ンオフ用ＭＯＳＦＥＴが形成され、ドレイン電極１１７
は、電極１１８及びｐ型高濃度層１１９を介してｐ型ベ
ース層１０２に接続され、ソース電極１１２は、カソー
ド電極１０６に接続されているような絶縁ゲート型ター
ンオフサイリスタにおいて、ターンオフの最中に何らか
の原因で過電圧がアノード電極１０７とカソード電極１
０６の間に印加されても、接合Ｊ４の方が降伏電圧が低
く、降伏電流は全てｐ型拡散層１２０に流れ込むため、
ｎ型エミッタ層１０３からの電子の再注入は起こらず、
この絶縁ゲート型ターンオフサイリスタは制御不能状態
には陥らない。
ト型ターンオフサイリスタ（図６〜図１０）によれば、
高抵抗のｎ型ベース層１０１の表面にｐ型ベース層１０
２が形成され、このｐ型ベース層１０２内には、ｎ型エ
ミッタ層１０３が選択的に形成され、ｎ型ベース層１０
１の裏面には、高濃度のｎ型バッファ層１０４を介して
ｐ型エミッタ層１０６が形成され、ｎ型エミッタ層１０
３には、カソード電極１０６が、ｐ型エミッタ層１０５
にはアノード電極１０７が設けられ、サイリスタが構成
され、ｐ型ベース層１０２の周辺部には、ｎ型エミッタ
層１０３とｐ型ベース層１０２及びｎ型ベース層１０１
で、ｐ型ベース層１０２の表面にｎチャネルが形成され
るようなＭＯＳＦＥＴを形成するために、ゲート酸化膜
１０８を介してターンオンゲート電極１０９が形成さ
れ、所定距離離れて形成されたｐ型ベース層１０２の間
に、ｐ型ウェル層１１０とｐ型拡散層１２０を形成し、
このｐ型拡散層１２０は降伏電圧がｐ型ウェル層１１０
およびｐ型ベース層１０１よりも低くなるように拡散深
さと幅が調節されており、電極１２１を介してカソード
電極１０６と接続され、また、このｐ型ウェル層１１０
内には、ｎ型ソース層１１１と、このｎ型ソース層１１
１とｐ型ウェル層１１０を短絡するようなソース電極１
１２と、ｐ型高濃度層１１３とを形成し、さらにゲート
酸化膜１１４を介してターンオフゲート電極１１５と、
ｎ型ドレイン層１１６と、このｎ型ドレイン層表面にド
レイン電極１１７とを形成することによって、ターンオ
フ用ＭＯＳＦＥＴが形成され、ドレイン電極１１７は、
電極１１８及び１１７とを形成することによって、ター
ンオフ用ＭＯＳＦＥＴが形成され、ドレイン電極１１７
は、電極１１８及びｐ型高濃度層１１９を介してｐ型ベ
ース層１０２に接続され、ソース電極１１２は、カソー
ド電極１０６に接続されているような絶縁ゲート型ター
ンオフサイリスタにおいて、ターンオフの最中に何らか
の原因で過電圧がアノード電極１０７とカソード電極１
０６の間に印加されても、接合Ｊ４の方が降伏電圧が低
く、降伏電流は全てｐ型拡散層１２０に流れ込むため、
ｎ型エミッタ層１０３からの電子の再注入は起こらず、
この絶縁ゲート型ターンオフサイリスタは制御不能状態
には陥らない。
【００５９】また、ｐ型拡散層１２０を形成する代わり
に、ｐ型高濃度層１１３をｐ型ベース層１０２及びｐ型
ウェル層１１０よりも降伏電圧が低くなるように形成し
ても、同様の効果が得られる。またそのときｐ型ベース
層１０２とｐ型ウェル層１１０が接触して形成されてい
ても同様である。
に、ｐ型高濃度層１１３をｐ型ベース層１０２及びｐ型
ウェル層１１０よりも降伏電圧が低くなるように形成し
ても、同様の効果が得られる。またそのときｐ型ベース
層１０２とｐ型ウェル層１１０が接触して形成されてい
ても同様である。
【図１】 本発明の実施例を示す概略図
【図２】 本発明の実施例を示す概略図
【図３】 本発明の実施例を示す概略図
【図４】 本発明の実施例を示す概略図
【図５】 本発明の実施例を示す概略図
【図６】 本発明の実施例を示す概略図
【図７】 本発明の実施例を示す概略図
【図８】 本発明の実施例を示す概略図
【図９】 本発明の実施例を示す概略図
【図１０】 本発明の実施例を示す概略図
【図１１】 従来例を示す概略図
１…ｎ- 型基板 ２…ｐ型ウェル層 ３…ｎ+ - ソース層 ４…ｐ型ドレイン層 ５…ソース電極 ６…ゲート電極 ７…ドレイン電極 ８…ｐ型リング層 ９…ストッパー層 １０…ストッパー電極 １１…ＲＥＳＵＲＦ層 １２…ｎ型拡散層 １３…電極 １６…トレンチ酸化膜 １０１…ｎ型ベース層 １０２…ｐ型ベース層 １０３…ｎ型エミッタ層 １０４…ｎ型バッファ層 １０５…ｐ型エミッタ層 １０６…カソード電極 １０７…アノード電極 １０８…ゲート酸化膜 １０９…ターンオン用ゲート電極 １１０…ｐ型ウェル層 １１１…ｎ型ソース層 １１２…ソース電極 １１３…ｐ型高濃度層 １１４…ゲート酸化膜 １１５…ターンオフ用ゲート電極 １１６…ｎ型ドレイン層 １１７…ドレイン電極 １１８…電極 １２０…ｐ型拡散層 Ｊ１〜Ｊ４…接合
Claims (10)
- 【請求項１】第１導電型の高抵抗基板の第１の表面に、 半導体素子領域と第１の主電極が形成され、 前記半導体素子領域を取り囲むように、 前記第１の主電極と接続された第１の第２導電型高濃度
層と、 前記第１の第２導電型高濃度層から所定距離外側に前記
第１の第２導電型高濃度層を取り囲むように形成された
第１の第１導電型高濃度層と、 前記第１の第１導電型高濃度層の表面に前記半導体素子
領域を取り囲むように形成された第１の電極と、 前記第１の第２導電型高濃度層と前記第１の第１導電型
高濃度層の間に形成された電界緩和領域と、 による接合終端領域が形成され、 前記第１の表面と反対側の第２の表面には、 第２の第２導電型高濃度層と、 第２の主電極が形成された半導体電力用半導体装置にお
いて、 前記第１の第２導電型高濃度層に、 前記素子領域を取り囲むように、 選択的に一つあるいは複数の第２の第１導電型高濃度層
と、 前記第２の第１導電型高濃度層と前記第１の第２導電型
高濃度層と前記第１の主電極を短絡するような第２の電
極と、 が形成され、 前記第２の第１導電型高濃度層と前記第１の第２導電型
高濃度層と前記第１導電型の高抵抗基板と前記第２の第
２導電型高濃度層とで構成されるサイリスタ構造のブレ
ークオーバー電圧が、 前記接合終端領域あるいは前記素子領域が破壊する電圧
よりも低いことを特徴とする電力用半導体装置。 - 【請求項２】第１導電型の高抵抗基板の第１の表面に、 半導体素子領域と第１の主電極が形成され、 前記半導体素子領域を取り囲むように、 前記第１の主電極と接続された第１の第２導電型高濃度
層と、 前記第１の第２導電型高濃度層から所定距離外側に前記
第１の第２導電型高濃度層を取り囲むように形成された
第１の第１導電型高濃度層と、 前記第１の第１導電型高濃度層の表面に前記半導体素子
領域を取り囲むように形成された第１の電極と、 前記第１の第２導電型高濃度層と前記第１の第１導電型
高濃度層との間に形成された電界緩和領域と、 による接合終端領域が形成され、 前記第１の表面と反対側の第２の表面には、 第２の第２導電型高濃度層と、第２の主電極が形成され
た半導体電力用半導体装置において、 前記第１の第２導電型高濃度層に、 前記素子領域を取り囲むように、 選択的に一つあるいは複数の第２の第１導電型高濃度層
と、 前記第２の第１導電型高濃度層と前記第１の第２導電型
高濃度層と前記第１の主電極を短絡するような第２の電
極と、 が形成され、 前記第２の第１導電型高濃度層の外側の前記第１の第２
導電型高濃度層領域に選択的に形成された第３の第１導
電型高濃度層と、 前記第３の第１導電型高濃度層と前記第１の第２導電型
高濃度層を短絡し前記第１の電極を取り囲むように形成
された第３の電極と、 による増幅段が形成されていることを特徴とする電力用
半導体装置。 - 【請求項３】前記増幅段が前記第１の第１導電型高濃度
層に向かって直列に複数段形成されていることを特徴と
する請求項２記載の電力用半導体装置。 - 【請求項４】前記第３の第１導電型高濃度層が部分的に
形成され、 前記第３の第１導電型高濃度層が部分的に形成されてい
る領域の降伏電圧が最も低いことを特徴とする請求項２
記載の電力用半導体装置。 - 【請求項５】前記電界緩和領域が、 前記第１の第２導電型高濃度層に接した第２導電型低濃
度層であることを特徴とする請求項１または２記載の電
力用半導体装置。 - 【請求項６】前記電界緩和領域が、 前記第１の第２導電型高濃度層に接した第２導電型低濃
度層であり、 前記増幅段が、 前記電界緩和領域にも形成されていることを特徴とする
請求項２記載の電力用半導体装置。 - 【請求項７】前記電界緩和領域が、 前記第１の第２導電型高濃度層を取り囲むように選択的
に形成された一つあるいは複数の第３の第２導電型高濃
度層で形成されていることを特徴とする請求項１又は２
記載の電力用半導体装置。 - 【請求項８】第１導電型のベース層と、 前記第１導電型ベース層の一方の面に形成された第２導
電型エミッタ層と、 この第２導電型エミッタ層と反対側の前記第１導電型ベ
ース層の表面に複数個に分割されて選択的に形成された
第２導電型ベース層と、 この第２導電型ベース層の表面に選択的に形成された第
１導電型エミッタ層と、 前記第１導電型エミッタ層に
形成された第１の主電極と、 前記第２導電型エミッタ層に形成された第２の主電極
と、 を具備したサイリスタ構造を有し、 前記複数の第２導電型ベース層の間の前記第１導電型ベ
ース層表面には第２導電型ウェル層が選択的に形成さ
れ、 前記第２導電型ウェル層内にはダイオーオ、トランジス
タ、或いはＭＯＳＦＥＴの何れかにより構成される半導
体素子が形成され、 前記第２導電型ウェル層内に形成された半導体装置は所
定の電極接続により前記サイリスタと電気的に接続され
ており、 前記第２導電型ベース層および前記第２導電型ウェル層
よりも降伏電圧が低い第１の第２導電型層が前記第１導
電型ベース層表面に形成され、 前記第１の第２電導型層は前記第１の主電極に接続され
ていることを特徴とする電力用半導体装置。 - 【請求項９】第１導電型のベース層と、 前記第１導電型ベース層の一方の面に形成された第２導
電型エミッタ層と、 この第２導電型エミッタ層と反対側の前記第１導電型ベ
ース層の表面に複数個に分割されて選択的に形成された
第２導電型ベース層と、 この第２導電型ベース層の表面に選択的に形成された第
１導電型エミッタ層と、 前記第１導電型エミッタ層に
形成された第１の主電極と、 前記第２導電型エミッタ層に形成された第２の主電極
と、 を具備したサイリスタ構造を有し、 前記複数の第２導電型ベース層の間の前記第１導電型ベ
ース層表面には第２導電型ウェル層が選択的に形成さ
れ、 前記第２導電型ウェル層内にはダイオード、トランジス
タ、或いはＭＯＳＦＥＴの何れかにより構成される半導
体素子が形成され、 前記第２導電型ウェル層内に形成された半導体装置は所
定の電極接続により前記サイリスタと電気的に接続され
ており、 前記第２導電型ウェル層は、前記第１の主電極に接続さ
れ、 かつ前記第２導電型ウェル層の降伏電圧の方が前記第２
導電型ベース降伏電圧よりも低いことを特徴とする電力
用半導体装置。 - 【請求項１０】第２導電型ベース層と第２導電型ウェル
層が接触して形成されていることを特徴とする請求項９
記載の電力用半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7074318A JPH08274317A (ja) | 1995-03-31 | 1995-03-31 | 電力用半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7074318A JPH08274317A (ja) | 1995-03-31 | 1995-03-31 | 電力用半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08274317A true JPH08274317A (ja) | 1996-10-18 |
Family
ID=13543661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7074318A Pending JPH08274317A (ja) | 1995-03-31 | 1995-03-31 | 電力用半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08274317A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11288949A (ja) * | 1998-02-24 | 1999-10-19 | Samsung Electronics Co Ltd | 半絶縁ポリシリコン（ｓｉｐｏｓ）を用いた電力半導体装置及びその製造方法 |
| KR100401737B1 (ko) * | 1996-12-27 | 2003-12-18 | 페어차일드코리아반도체 주식회사 | 고내압 구조를 가지는 반도체소자 |
| US12419068B2 (en) | 2021-09-21 | 2025-09-16 | Kabushiki Kaisha Toshiba | Semiconductor device |
-
1995
- 1995-03-31 JP JP7074318A patent/JPH08274317A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100401737B1 (ko) * | 1996-12-27 | 2003-12-18 | 페어차일드코리아반도체 주식회사 | 고내압 구조를 가지는 반도체소자 |
| JPH11288949A (ja) * | 1998-02-24 | 1999-10-19 | Samsung Electronics Co Ltd | 半絶縁ポリシリコン（ｓｉｐｏｓ）を用いた電力半導体装置及びその製造方法 |
| US12419068B2 (en) | 2021-09-21 | 2025-09-16 | Kabushiki Kaisha Toshiba | Semiconductor device |
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