JPH0827741B2 - シングルチップ・マイクロコンピュータ - Google Patents
シングルチップ・マイクロコンピュータInfo
- Publication number
- JPH0827741B2 JPH0827741B2 JP62066035A JP6603587A JPH0827741B2 JP H0827741 B2 JPH0827741 B2 JP H0827741B2 JP 62066035 A JP62066035 A JP 62066035A JP 6603587 A JP6603587 A JP 6603587A JP H0827741 B2 JPH0827741 B2 JP H0827741B2
- Authority
- JP
- Japan
- Prior art keywords
- test
- chip microcomputer
- access
- external
- peripheral circuits
- Prior art date
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- Expired - Fee Related
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- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔概要〕 本発明はシングルチップ・マイクロコンピュータにお
いて、テストモード時にアドレスをデコードして得たア
クセス検出信号を外部端子より出力することにより、テ
スチオ時間及びテストパターンファイルの作成時間を短
縮する。
いて、テストモード時にアドレスをデコードして得たア
クセス検出信号を外部端子より出力することにより、テ
スチオ時間及びテストパターンファイルの作成時間を短
縮する。
本発明はシングルチップ・マイクロコンピュータに関
し、単一の半導体チップ上にCPUの他に内部メモリ及び
周辺回路を内蔵したシングルチップ・マイクロコンピュ
ータに関する。
し、単一の半導体チップ上にCPUの他に内部メモリ及び
周辺回路を内蔵したシングルチップ・マイクロコンピュ
ータに関する。
シングルチップ・マイクロコンピュータはCPUの他にR
OM,RAMなどの内部メモリとI/Oポート，タイマ,A/Dコン
バータ等の周辺回路とを内蔵している。
OM,RAMなどの内部メモリとI/Oポート，タイマ,A/Dコン
バータ等の周辺回路とを内蔵している。
上記シングルチップ・マイクロコンピュータは個々の
ユーザーが使用するプログラムの開発時に外部メモリを
接続され、この外部メモリを用いたプログラム・デバッ
グ等が行なわれる。
ユーザーが使用するプログラムの開発時に外部メモリを
接続され、この外部メモリを用いたプログラム・デバッ
グ等が行なわれる。
従ってシングルチップ・マイクロコンピュータの製造
後、テスターを接続して行なうテスト時には、内蔵内部
メモリ及び周辺回路のアクセスと外部メモリのアクセス
とが正しく行なわれるかどうかをチェックする必要があ
る。
後、テスターを接続して行なうテスト時には、内蔵内部
メモリ及び周辺回路のアクセスと外部メモリのアクセス
とが正しく行なわれるかどうかをチェックする必要があ
る。
従来のシングルチップ・マイクロコンピュータは内部
メモリ及び周辺回路のアクセスか外部メモリのアクセス
かを指示する信号を外部に出力していない。
メモリ及び周辺回路のアクセスか外部メモリのアクセス
かを指示する信号を外部に出力していない。
従来はテスト前に予め内部メモリに所定の値を書き込
んでおく等の周辺回路の初期設定を行ない、テスト時デ
ータバスより外部に出力されるデータの値が所定の値で
あるかどうかを判別して、アクセスか内部メモリ及び周
辺回路であるか外部メモリであるかを判別している。
んでおく等の周辺回路の初期設定を行ない、テスト時デ
ータバスより外部に出力されるデータの値が所定の値で
あるかどうかを判別して、アクセスか内部メモリ及び周
辺回路であるか外部メモリであるかを判別している。
なおテスト時には外部メモリは接続されないので外部
メモリのアクセス時にデータバスのデータは全１で
ある。
メモリのアクセス時にデータバスのデータは全１で
ある。
従来のシングルチップ・マイクロコンピュータは、テ
スト前に内部メモリ及び周辺回路の初期設定を行なわね
ばならず、かつデータバスのデータが所定の値であるか
どうかを判別しなければならないのでテストに時間がか
かり、かつテスターにおけるテストデータのファイルで
あるテストパターンファイルの作成に時間がかかるとい
う問題点があった。
スト前に内部メモリ及び周辺回路の初期設定を行なわね
ばならず、かつデータバスのデータが所定の値であるか
どうかを判別しなければならないのでテストに時間がか
かり、かつテスターにおけるテストデータのファイルで
あるテストパターンファイルの作成に時間がかかるとい
う問題点があった。
本発明は上記の点に鑑みてなされたものであり、テス
ト時間及びテストパターンファイルの作成時間が短かく
て済むシングルチップ・マイクロコンピュータを提供す
ることを目的とする。
ト時間及びテストパターンファイルの作成時間が短かく
て済むシングルチップ・マイクロコンピュータを提供す
ることを目的とする。
本発明のシングルチップ・マイクロコンピュータは、
CPU（11）、内部メモリ（12,13）、周辺回路（14〜16）
を接続するアドレスバス（18）のアドレスをデコードし
て、内部メモリ（12,13）及び周辺回路（14〜16）の内
部アクセスと外部メモリ（20）の外部アクセスとを区別
するアクセス検出信号を生成するアドレスデコーダ（1
7）と、 テストモードを指示する信号によって切換えられ、テ
ストモードでは、通常モードで入力又は出力される信号
に代えて、アドレスデコーダ（17）よりのアクセス検出
信号を外部端子（21n）よりチップの外部に出力するス
イッチ（22）とを有する。
CPU（11）、内部メモリ（12,13）、周辺回路（14〜16）
を接続するアドレスバス（18）のアドレスをデコードし
て、内部メモリ（12,13）及び周辺回路（14〜16）の内
部アクセスと外部メモリ（20）の外部アクセスとを区別
するアクセス検出信号を生成するアドレスデコーダ（1
7）と、 テストモードを指示する信号によって切換えられ、テ
ストモードでは、通常モードで入力又は出力される信号
に代えて、アドレスデコーダ（17）よりのアクセス検出
信号を外部端子（21n）よりチップの外部に出力するス
イッチ（22）とを有する。
本発明においては、アドレスデコーダによってシング
ルチップ・マイクロコンピュータ内部の内部メモリ（1
2,13）及び周辺回路（14〜16）のアクセスと外部（20）
のアクセスとを区別するアクセス検出信号を生成してい
る。またスイッチ（22）はテストモードにおいて上記ア
クセス検出信号を外部端子（21n）より切換え出力す
る。
ルチップ・マイクロコンピュータ内部の内部メモリ（1
2,13）及び周辺回路（14〜16）のアクセスと外部（20）
のアクセスとを区別するアクセス検出信号を生成してい
る。またスイッチ（22）はテストモードにおいて上記ア
クセス検出信号を外部端子（21n）より切換え出力す
る。
これによってテスト前に内部メモリ及び周辺回路の初
期設定の必要がなくテスト時間を短縮化でき、またデー
タバスのデータが所定の値であるかの判別をする必要が
ないのでテストパターンファイルの作成が簡単でその作
成時間を短縮化できる。
期設定の必要がなくテスト時間を短縮化でき、またデー
タバスのデータが所定の値であるかの判別をする必要が
ないのでテストパターンファイルの作成が簡単でその作
成時間を短縮化できる。
第１図は本発明のシングルチップ・マイクロコンピュ
ータの一実施例のブロック系統図を示す。
ータの一実施例のブロック系統図を示す。
同図中、シングルチップ・マイクロコンピュータ10は
CPU11、内部メモリとしての内部RAM12及び内部ROM13、
周辺回路としてのI/Oインターフェース14、タイマ15、A
/Dコンバータ16、及びアドレスデコーダ17等より構成さ
れている。CPU11と内部メモリ及び周辺回路との間はア
ドレスバス18及びデータバス19によって接続されてお
り、またアドレスデコーダ17はアドレスバス18に接続さ
れている。
CPU11、内部メモリとしての内部RAM12及び内部ROM13、
周辺回路としてのI/Oインターフェース14、タイマ15、A
/Dコンバータ16、及びアドレスデコーダ17等より構成さ
れている。CPU11と内部メモリ及び周辺回路との間はア
ドレスバス18及びデータバス19によって接続されてお
り、またアドレスデコーダ17はアドレスバス18に接続さ
れている。
また、上記アドレスバス18、データバス19にはユーザ
ー等におけるプログラム開発時に外部メモリ20が接続さ
れる。
ー等におけるプログラム開発時に外部メモリ20が接続さ
れる。
I/Oインターフェース14はシングルチップ・マイクロ
コンピュータ10の外部とのｎ（整数）ビットの信号入出
力を行なうもので、I/Oインターフェース回路14のみｎ
ビットの端子のうち（ｎ−１）ビットの端子は、外部端
子211〜21n-1に直接接続され、残りの１ビットの端子は
スイッチ22の端子a,cを介して外部端子21nに接続されて
いる。
コンピュータ10の外部とのｎ（整数）ビットの信号入出
力を行なうもので、I/Oインターフェース回路14のみｎ
ビットの端子のうち（ｎ−１）ビットの端子は、外部端
子211〜21n-1に直接接続され、残りの１ビットの端子は
スイッチ22の端子a,cを介して外部端子21nに接続されて
いる。
CPU11は内部RAM12又は内部ROM13をアクセスすると
き、内部RAM12、内部ROM13夫々にイネーブル信号RAMEN,
ROMENに供給する。更にCPU11はテスターが内部メモリ及
び周辺回路を直接テストするテストダイレクトモードに
おいてＨレベルの制御信号TDIRを生成してスイッチ22の
制御端子に供給する。テストダイレクトモード以外のモ
ードでは制御信号TDIRはＬレベルである。
き、内部RAM12、内部ROM13夫々にイネーブル信号RAMEN,
ROMENに供給する。更にCPU11はテスターが内部メモリ及
び周辺回路を直接テストするテストダイレクトモードに
おいてＨレベルの制御信号TDIRを生成してスイッチ22の
制御端子に供給する。テストダイレクトモード以外のモ
ードでは制御信号TDIRはＬレベルである。
アドレスデコーダ17はアドレスバス19より入来するア
ドレスをデコードしてI/Oインターフェース14、タイマ
ー15、A/Dコンバータ16等の周辺回路夫々にイネーブル
信号IOEN,TEN,ADENを各別に供給して、CPU11が周辺回路
を各別にアクセスすることを可能としている。
ドレスをデコードしてI/Oインターフェース14、タイマ
ー15、A/Dコンバータ16等の周辺回路夫々にイネーブル
信号IOEN,TEN,ADENを各別に供給して、CPU11が周辺回路
を各別にアクセスすることを可能としている。
また、アドレスデコーダ17はアドレスがシングルチッ
プ・マイクロコンピュータ10内の内部RAM12、内部ROM1
3、I/Oインターフェース14、タイマ15、A/Dコンバータ1
6夫々をアクセスする値であるときＬレベルで、アドレ
スが外部メモリ20をアクセスする値であるときＨレベル
のアクセス検出信号ADSを生成してスイッチ22の端子ｂ
に供給する。
プ・マイクロコンピュータ10内の内部RAM12、内部ROM1
3、I/Oインターフェース14、タイマ15、A/Dコンバータ1
6夫々をアクセスする値であるときＬレベルで、アドレ
スが外部メモリ20をアクセスする値であるときＨレベル
のアクセス検出信号ADSを生成してスイッチ22の端子ｂ
に供給する。
スイッチ22は制御信号TDIRがＨレベルのテストダイレ
クトモード時に端子bc間を接続し、制御信号TDIRがＬレ
ベルの通常動作時等に端子ac間を接続する。
クトモード時に端子bc間を接続し、制御信号TDIRがＬレ
ベルの通常動作時等に端子ac間を接続する。
テスト時には外部端子211〜21nにテスターが接続され
る。
る。
シングルチップ・マイクロコンピュータ10の電源が投
入されるとリセットシーケンスにより、テスターからI/
Oインターフェース14、データバス18を介してテストデ
ータがCPU11に取り込まれ、テストダイレクトモードと
なる。これによってCPU11はテストダイレクトモードと
なった時刻t1から第２図（Ａ）に示す如く制御信号TDIR
をＨレベルとし、この後スイッチ22は端子bc間を接続
し、外部端子21nから第２図（Ｂ）に示す如くアクセス
検出信号ADSが出力される。
入されるとリセットシーケンスにより、テスターからI/
Oインターフェース14、データバス18を介してテストデ
ータがCPU11に取り込まれ、テストダイレクトモードと
なる。これによってCPU11はテストダイレクトモードと
なった時刻t1から第２図（Ａ）に示す如く制御信号TDIR
をＨレベルとし、この後スイッチ22は端子bc間を接続
し、外部端子21nから第２図（Ｂ）に示す如くアクセス
検出信号ADSが出力される。
このアクセス検出信号ADSは時刻t1t2間，t3t4間，t5t
6間で内部メモリ及び周辺回路のアクセスを指示し、時
刻t2t3間，t4t5間で外部メモリ20のアクセスを指示す
る。
6間で内部メモリ及び周辺回路のアクセスを指示し、時
刻t2t3間，t4t5間で外部メモリ20のアクセスを指示す
る。
時刻t6でテストダイレクトモードが終了すると、スイ
ッチ22は端子ac間を接続し、外部端子21nよりのアクセ
ス検出信号の出力が終了する。
ッチ22は端子ac間を接続し、外部端子21nよりのアクセ
ス検出信号の出力が終了する。
このようにアドレスデコーダ17でアクセス検出信号を
生成し、テストダイレクトモード時にのみスイッチ22を
介して外部端子21nより上記アクセス検出信号を出力す
るので、従来の如くテスト前に内部メモリ及び周辺回路
の初期設定の必要がなくテスト時間を短縮化できる。ま
たアクセス検出信号は内部メモリ及び周辺回路のアクセ
スか外部メモリのアクセスかをレベルで指示しているの
でテスターでは従来の如くデータバスのデータがどのよ
うな値となっているかを調べる必要がなく、テストデー
タつまりテストパターンファイルの作成時間が短縮化さ
れる。
生成し、テストダイレクトモード時にのみスイッチ22を
介して外部端子21nより上記アクセス検出信号を出力す
るので、従来の如くテスト前に内部メモリ及び周辺回路
の初期設定の必要がなくテスト時間を短縮化できる。ま
たアクセス検出信号は内部メモリ及び周辺回路のアクセ
スか外部メモリのアクセスかをレベルで指示しているの
でテスターでは従来の如くデータバスのデータがどのよ
うな値となっているかを調べる必要がなく、テストデー
タつまりテストパターンファイルの作成時間が短縮化さ
れる。
さらにスイッチ22によってテストダイレクトモード時
にのみ外部端子21nをアクセス検出信号ADSの出力に切換
えているため外部端子の数が増加することもない。
にのみ外部端子21nをアクセス検出信号ADSの出力に切換
えているため外部端子の数が増加することもない。
上述の如く、本発明のシングルチップ・マイクロコン
ピュータによれば、テスト時間及びテストパターンファ
イルの作成時間が短縮化され、実用上きわめて有用であ
る。
ピュータによれば、テスト時間及びテストパターンファ
イルの作成時間が短縮化され、実用上きわめて有用であ
る。
第１図は本発明のシングルチップ・マイクロコンピュー
タの一実施例のブロック系統図、 第２図は第１図に示すマイクロコンピュータの各部の信
号波形図である。 第１図において、 10はシングルチップ・マイクロコンピュータ、11はCP
U、12は内部RAM、13は内部ROM、14はI/Oインターフェー
ス、15はタイマ、16はA/Dコンバータ、17はアドレスデ
コーダ、18はデータバス、19はアドレスバス、20は外部
メモリ、211〜21nは外部端子、22はスイッチである。
タの一実施例のブロック系統図、 第２図は第１図に示すマイクロコンピュータの各部の信
号波形図である。 第１図において、 10はシングルチップ・マイクロコンピュータ、11はCP
U、12は内部RAM、13は内部ROM、14はI/Oインターフェー
ス、15はタイマ、16はA/Dコンバータ、17はアドレスデ
コーダ、18はデータバス、19はアドレスバス、20は外部
メモリ、211〜21nは外部端子、22はスイッチである。
Claims (1)
- 【請求項１】単一のチップ上にCPU（11）の他に内部メ
モリ（12,13）及び周辺回路（14〜16）を内蔵してお
り、外部メモリ（20）を接続可能なシングルチップ・マ
イクロコンピュータにおいて、 該CPU（11）、内部メモリ（12,13）、周辺回路（14〜1
6）を接続するアドレスバス（18）のアドレスをデコー
ドして、該内部メモリ（12,13）及び周辺回路（14〜1
6）の内部アクセスと該外部メモリ（20）の外部アクセ
スとを区別するアクセス検出信号を生成するアドレスデ
コーダ（17）と、 テストモードを指示する信号によって切換えられ、テス
トモードでは、通常モードで入力又は出力される信号に
代えて、該アドレスデコーダ（17）よりのアクセス検出
信号を外部端子（21n）より該チップの外部に出力する
スイッチ（22）とを有することを特徴とするシングルチ
ップ・マイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62066035A JPH0827741B2 (ja) | 1987-03-20 | 1987-03-20 | シングルチップ・マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62066035A JPH0827741B2 (ja) | 1987-03-20 | 1987-03-20 | シングルチップ・マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63231637A JPS63231637A (ja) | 1988-09-27 |
| JPH0827741B2 true JPH0827741B2 (ja) | 1996-03-21 |
Family
ID=13304222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62066035A Expired - Fee Related JPH0827741B2 (ja) | 1987-03-20 | 1987-03-20 | シングルチップ・マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0827741B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5421958A (en) * | 1993-06-07 | 1995-06-06 | The United States Of America As Represented By The Administrator Of The United States National Aeronautics And Space Administration | Selective formation of porous silicon |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58127255A (ja) * | 1982-01-25 | 1983-07-29 | Toshiba Corp | マイクロコンピユ−タのテスト回路 |
-
1987
- 1987-03-20 JP JP62066035A patent/JPH0827741B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63231637A (ja) | 1988-09-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |