JPH0828373B2 - 集積回路装置用接合分離半導体領域構造 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、集積回路装置においてそれを構成する回路
部分，とくにバイポーラ回路部分を振り分けて作り込む
ために、半導体基板上に成長されたエピタキシャル層か
ら接合分離される半導体領域の構造に関する。

〔従来の技術〕

集積回路装置では、それを構成する回路部分や回路要
素は半導体基板上に成長されたエピタキシャル層内に作
り込まれるが、すべての回路部分を一緒にエピタキシャ
ル層内に作り込むと回路部分相互間に干渉が起こって正
常な動作をしなくなるので、よく知られているようにエ
ピタキシャル層を電位的に互いに独立して動作可能な複
数個の半導体領域にまず分離した上で、各半導体領域内
に回路部分や回路要素を振り分けて作り込む。

よく知られているように、このエピタキシャル層の半
導体領域への分離はいわゆる接合分離法によるのが最も
簡単かつ有利である。この接合分離用には、エピタキシ
ャル層を基板とは逆の導電形で成長して置き、原理的に
はその表面から高不純物濃度の接合分離層を基板と同じ
導電形で基板まで達するように拡散することでよいので
あるが、バイポーラトランジスタを作り込むときのよう
にエピタキシャル層を厚くする必要がある場合は、基板
にそれと同じ導電形の高不純物濃度の埋込分離層をあら
かじめ拡散して置いてからエピタキシャル層を成長さ
せ、その表面から表面分離層を拡散してその下側から上
方に向けて拡散されてくる埋込分離層に連結することに
より、接合分離のための熱拡散時間を短縮するとともに
チップ面積を節約するのが有利である。

このように接合分離された半導体領域に回路部分や回
路要素を作り込み、半導体領域と基板間のpn接合に逆方
向電圧が掛かった状態で動作させるのであるが、基板か
ら不純物濃度があまり高くない半導体領域内に空乏層が
延びそれによって回路動作が影響されないよう、よく知
られているように各半導体領域の下側にはそれと同じ導
電形で高不純物濃度の埋込層が設けられる。さらに、バ
イポーラトランジスタを作り込む場合、半導体領域はそ
のコレクタ領域やベース領域として用いられるので、コ
レクタ抵抗やベース抵抗を減少させるために高不純物濃
度の接続層が半導体領域の表面からそれと同じ導電形で
埋込層に達するように拡散されるのがふつうである。ま
た、回路要素がバイポーラトランジスタでなくても、そ
れに付随して発生しやすい寄生トランジスタ効果を減少
させるために、この接続層が回路要素や回路部分を取り
囲むいわゆるウォール層の形で設けるられ場合も多い。

本発明は、このように半導体領域か埋込分離層と表面
分離層とによりエピタキシャル層から接合分離され、各
半導体領域には埋込層と接続層が設けられる半導体領域
構造に関するもので、第５図はその従来の構造例を示す
ものである。

第５図において、集積回路装置の基板１は通常のよう
にｐ形であって、その表面に半導体領域の下側にある島
状パターンのｎ形の埋込層２とそれを囲む環状ないしは
枠状パターンのｐ形の埋込分離層３とをいずれも高不純
物濃度で拡散して置いた上で、ｎ形のエピタキシャル層
４を所望の厚みに成長させる。接合分離用の高不純物濃
度のｐ形の表面分離層５は、埋込分離層３と同様なパタ
ーンでエピタキシャル層４の表面から下側から上方に向
かって拡散されてくる埋込分離層３と連結ないしは接続
するように深く拡散され、これらｐ形の埋込分離層３お
よび表面分離層５によって、ｎ形のエピタキシャル層４
がｐ形の基板１から接合分離された半導体領域に分割さ
れる。

埋込層２に対する接続層６は、この例では上のように
接合分離された半導体領域４の中央部を囲む環状パター
ンのウォール層であって、半導体領域４の表面から埋込
層２と同じｎ形の高不純物濃度で下側から上方に向けて
拡散されてくる埋込層２と接続するように深く拡散され
る。かかるウォール層６によって囲まれた半導体領域４
内に、この例ではそれをコレクタ領域としてnpnトラン
ジスタが作り込まれ、通常のようにそれ用のｐ形のベー
ス層７およびｎ形のエミッタ層８を拡散した上で、その
上の酸化膜10に明けた窓を介して所定層にそれぞれ導電
接触させた接続膜20からトランジスタのコレクタC,ベー
スＢおよびエミッタＥ用の各端子が図示のように導出さ
れる。この際、コレクタ端子Ｃ用の接続膜20はこの例で
はウォール層である接続層６に導電接触される。

〔発明が解決しようとする課題〕

上述の半導体領域構造では、基板から半導体領域を電
位的に浮かせてそれらに振り分けて作り込まれる集積回
路装置の回路部分間の干渉をなくすとともに、半導体領
域に付随して寄生トランジスタが発生するのを防止し、
あるいはバイポーラトランジスタのコレクタやベースの
抵抗を有効に減少させることができるが、第５図からも
わかるように表面分離層および接続層用にかなりの面積
が必要で、このためチップ面積の利用効率があまりよく
ない問題がある。

この最大の原因は、これらの表面分離層５や接続層６
をその下の埋込分離層３や埋込層２と接続するように縦
方向に深く拡散すると、同時に横方向にもその拡散範囲
が不可避的に広がってしまうことにある。この拡散範囲
の広がりは、第５図からわかるように半導体領域の表面
において最も大きく、かつ両層５および６の間に空乏層
を広がらせるに充分な半導体領域４の表面を残して置か
ねばならないから、両層の拡散パターンを決めるフォト
マスク上で両者の相互間隔をかなり余裕を見て広めにと
って置かねばならない。もちろん、埋込分離層３は表面
分離層５の横方向の拡散範囲の広がりを少なくするため
のものであるが、その隣りに接続層が設けられる場合
は、その効果を充分生かし切れていないのが現状であ
る。

本発明はかかる問題を軽減して、表面分離層と接続層
との相互間隔を縮小することにより、集積回路装置のチ
ップ面積の利用効率を改善することを目的とする。

〔課題を解決するための手段〕

この目的は本発明によれば、集積回路装置用の接合分
離された半導体領域を、一方の導電形の半導体基板と、
基板上に成長された他方の導電形のエピタキシャル層
と、エピタキシャル層にその下側から拡散される一方の
導電形の埋込分離層と、エピタキシャル層の表面から埋
込分離層と接続するように拡散され埋込分離層とともに
エピタキシャル層を集積回路を構成する回路部分を作り
込むべき半導体領域に接合分離する一方の導電形の表面
分離層と、エピタキシャル層に各半導体領域の下側から
拡散される他方の導電形の埋込層と、エピタキシャル層
の各半導体領域の周縁部の表面から埋込層と接続するよ
うに拡散される接続層とで構成し、埋込分離層の上方へ
の拡散深さを表面分離層の下方への拡散深さより大に
し、かつ埋込層の上方への拡散深さを接続層の下方への
拡散深さよりも小にするのが、実用的な半導体領域構造
を構成する上で有利である。あるいは逆に、埋込分離層
の上方への拡散深さを表面分離層の下方への拡散深さよ
り小にし、かつ埋込層の上方への拡散深さを接続層の下
方への拡散深さより大にすることにより達成できる。

また上述の構成にいう接続層は、単に埋込層を半導体
領域の表面に接続するものに限らずウォール層にするこ
ともできる。

〔作用〕

前述のように表面分離層と接続層の拡散が横方向に広
がっても、エピタキシャル層の表面で両層間に最低の間
隔が残るようにそれらの拡散パターンの相互間隔が取ら
れるが、従来の構造では第５図からわかるように、埋込
分離層と埋込層の拡散が同様に横方向に最大に広がるエ
ピタキシャル層の底面では、両層の間隔にまだかなりの
余裕があった。また、従来は半導体領域構造を構成する
各半導体層にはあまり高精度のフォトプロセスは利用さ
れず、ないし利用できなかったのであるが、最近では技
術進歩によって１μｍないしはそれ以上の高精度フォト
プロセスを利用して、これらの半導体層を非常に高い位
置精度で容易に拡散できるようになって来た。

本発明はこれらの点に着目したもので、上記構成とす
ると、互いに交差する位置にある層の拡散深さが共に大
きくまたは小さくなるので、表面分離層と埋込分離層お
よび接続層と埋込層の接続性を保ちつつ、互いに隣合う
層の拡散深さが異なるため、素子の面積が縮小できる。
さらに、各層の不純物の種類や濃度およびその熱拡散時
間を選択してそれらの拡散深さ従ってその横方向の広が
りを制御することで、エピタキシャル層の底面における
埋子分離層と埋込層との間隔を、エピタキシャル層の表
面における表面分離層と接続層との間隔にほぼ等しくす
ることができエピタキシャル層から接合分離する半導体
領域の面積を、場合によっても若干異なるが、従来より
10〜40％程度減少させることに成功したものである。

〔実施例〕

以下、第１図から第４図までを参照しながら本発明の
実施例を具体的に説明する。これらの図中前の第５図に
対応する部分には同じ符号が付けられている。

第１図は、同図（ｅ）に示すようにエピタキシャル層
４の底面における埋込層２と埋込分離層３との間隔Lb
を、本発明に基づいてエピタキシャル層４の表面におけ
る表面分離層５と接続層６との間隔Lsと等しく、ただし
底面の間隔Lbを表面の間隔Lsよりも半導体領域の中心の
方にずらせて配置した本発明の実施例を示すもので、こ
の例ではエピタキシャル層４内で埋込分離層３の上方へ
の拡散深さが表面分離層５の下方への拡散深さより大き
くされ、埋込層２の上方への拡散深さが接続層６の下方
への拡散深さよりも小さくされる。同図（ａ）〜（ｅ）
にこの実施例の主な工程ごとの状態が示されているの
で、以下この順序に従って説明を進めることとする。

第１図（ａ）の工程では、通例のようにｐ形の集積回
路装置用半導体基板１の表面に酸化膜11をマスクとして
まずｎ形の埋込層２が拡散される。この際、基板１には
例えば比抵抗が10Ωcm程度のものが用いられ、埋込層２
はその表面のシート抵抗が20Ω／□程度になる高不純物
濃度で例えば５μｍの深さに拡散される。この実施例で
は、埋込層２の不純物として比較的拡散係数の小なアン
チモンや砒素が用いられる。次の同図（ｂ）の工程で
は、同様に酸化膜11をマスクとして、ｐ形の埋込分離層
３用に今度は拡散係数の大なボロン等を不純物として例
えばイオン注入法により基板１の表面に加速電圧50kV,
ドーズ量5x10¹⁴原子/cm²の条件で打ち込み、1200℃の２
時間程度の熱拡散によってそのシート抵抗が100Ω／□
程度になるように例えば５μｍの深さに拡散させる。

同図（ｃ）はエピタキシャル層４の成長工程であっ
て、上のように埋込層２および埋込分離層３があらかじ
め拡散された基板１の上に、ｎ形のエピタキシャル層４
を例えばバイポーラトランジスタの作り込みに適するよ
うに３Ωcm程度の比抵抗でそれに必要な耐圧値に応じて
例えば15μｍの厚みに成長させる。次の第１図（ｄ）は
エピタキシャル層の半導体領域４への分割工程であっ
て、酸化膜12をマスクとしてボロンを例えば加速電圧50
kV,ドーズ量10¹³原子/cm²の条件でイオン注入し、1200
℃,2時間の熱拡散をさせることにより、ｐ形の表面分離
層５を3KΩ／□程度のシート抵抗になるように例えば５
μｍの深さに拡散する。

第１図（ｅ）は、完成状態の半導体領域と、それをコ
レクタ領域として、npnトランジスタを作り込んだ状態
を示す。この例での接続層６はウォール層であって、燐
等の不純物を例えば加速電圧50kV,ドーズ量10¹⁵原子/cm
²の条件でイオン注入した上で、1200℃,5時間の熱拡散
をすることにより、環状パターンのｎ形のウォール層６
を20Ω／□程度のシート抵抗になるように例えば10μｍ
の深さに拡散する。このウォール層６は、下方への拡散
時にその下側から上方に向けて７μｍ程度拡散されてく
るｎ形の埋込層２と融合ないし接続される。また、ウォ
ール層６の熱拡散と同時に埋込分離層３および表面分離
層５も再拡散され、表面分離層５の拡散深さは結局７μ
ｍ程度となって、その下側から10μｍ程度上がり込んで
くる埋込分離層３と完全に接続される。

以上で半導体領域４の構造が完成し、その中に第３図
の場合と同様にｐ形のベース層７およびｎ形のエミッタ
層８を拡散することにより、この例ではnpnトランジス
タが半導体領域４をコレクタ領域として作り込まれ、そ
の上の酸化膜12および13に明けた窓を介して所定の半導
体層に導電接触する接続膜20からコレクタC,ベースＢお
よびエミッタＥ用の各端子がそれぞれ図示のように導出
される。

以上説明したこの実施例における半導体領域構造で
は、埋込層2,埋込分離層3,表面分離層５およびウォール
層６用の拡散マスクのパターンの位置および大きさをこ
れら各層の前述のような拡散深さに応じて選定すること
により、エピタキシャル層４の底面における埋込層２と
埋込分離層３との間隔Lbとエピタキシャル層４の表面に
おける表面分離層５とウォール層６との間隔LSとがほぼ
等しくなるようにされる。なお、これらの間隔Lbおよび
Lsは、接合分離されたｎ形の半導体領域４とｐ形の基板
１との間に例えば100V程度の逆方向電圧が掛かったと
き、空乏層がその間に充分延びうるよう例えば10μｍ程
度とされる。

第２図は、同図（ｅ）に示すエピタキシャル層４の底
面における埋込層２と埋込分離層３との間隔Lbを、エピ
タキシャル層４の表面における表面分離層５と接続層６
との間隔Lsとほぼ等しくするのは第１図の場合と同じで
あるが、底面の間隔Lbを表面の間隔Lsよりも半導体領域
の中心から外側の方にずらせて配置した実施例を示すも
ので、この場合には第１図の場合と反対に埋込分離層の
上方への拡散深さが表面分離層の下方への拡散深さより
小にされ、埋込層の上方への拡散深さが接続層の下方へ
の拡散深さより大にされる。さらに、この実施例での接
続層６は第１図の場合のウォール層と異なり、埋込層２
を単に表面に導出するだけの本来の接続層とされる。

第２図（ａ）の工程では、第１図の場合と同じ半導体
基板１の表面から、まずｎ形の埋込層２用に燐等の拡散
係数の高い不純物を、例えば50Ω／□のシート抵抗にな
る高濃度で５μｍ程度の深さに拡散する。同図（ｂ）の
工程では、第１図の場合と同じくボロン等を不純物とし
てｐ形の埋込分離層３を例えばシート抵抗100Ω／□，
拡散深さ５μｍの条件で拡散する。同図（ｃ）の工程で
のエピタキシャル層４の成長も第１図の場合と同条件で
なされる。

次の第２図（ｄ）の工程では、ｐ形不純物としてのボ
ロンを第１図の場合より高い150kV程度の加速電圧,5x10
¹⁵原子/cm²程度のより高いドーズ量でイオン注入した
後、1200℃,4時間の条件で熱拡散させることによって、
ｐ形の表面分離層５を20Ω／□程度の低いシート抵抗で
例えば８μｍの深さに拡散する。同図（ｅ）の最終工程
では、ｎ形の接続層６用の不純物として燐等を第１図の
場合と同じ条件でイオン注入した後、1200℃における２
時間程度のより短い熱拡散によって、接続層６を25Ω／
□程度のシート抵抗で第１図の場合より浅く７μｍ程度
の深さに拡散する。

以上のようにして構成されたこの実施例での半導体領
域構造では、例えば埋込分離層３の上方拡散深さが７μ
m,表面分離層の下方拡散深さが10μｍとなってこれらｐ
形の両層が相互接続され、埋込層２の上方拡散深さが10
μm,接続層６の下方拡散深さが７μｍとなってこれらｎ
形の両層が相互接続される。これらの各層用の拡散マス
クのパターンの位置および大きさが上の各拡散深さに応
じて選定され、これによってエピタキシャル層４の底面
での層間間隔Lbとその表面における層間間隔Lsとがほぼ
等しくされるのは第１図の場合と同じである。なおこの
実施例においても、半導体領域内にnpnトランジスタが
作り込まれている。

第３図は、第１図の実施例の場合について上述の各半
導体層2,3,5,6用の拡散パターンの位置決定法を例示す
るため、これらの層だけを取り出して模式的に示すもの
である。図示のように、基板１上に厚みｔのエピタキシ
ャル層４が成長されており、以下において埋込層２およ
び埋込分離層３の上方への拡散深さをX2およびX3で，表
面分離層５および接続層６の下方への拡散深さをX5およ
びX6でそれぞれ表すものとする。第１図の実施例では、
前述のようにこれらの拡散深さは、 X2＝７μm,X3＝10μm,X5＝７μm,X6＝10μｍ である。なお、実際には図で鎖線で示すように、埋込層
２は埋込分離層３から間隔Lbを置いて，接続層６は表面
分離層５から間隔Lsを置いてそれぞれ拡散されるのであ
るが、以下において理解を容易にするため、これらの層
２と６が間隔Lb＝Ls分だけ左方にずれた図で実線で示し
た位置と拡散されているものと仮定する。

さらに第３図では、表面分離層５および接続層６の拡
散パターンがエピタキシャル層４の表面上にそのマスク
としての酸化膜12に明けた窓の形で便宜上示されてい
る。エピタキシャル層４の表面においては、表面分離層
５はこの窓パターンの図の右端15から右方に広がり、接
続層６は窓パターンの図の左端16から左方に広がる。表
面分離層５および接続層６のかかる横方向の拡散長は、
両層の縦方向の拡散深さX5およびX6に係数αを乗じたα
X5およびαX6によりそれぞれ表すことができ、この係数
αの値はふつう0.8程度である。前述の右端15と左端16
の間隔a,すなわち表面分離層５および接続層６用の拡散
パターンの相互間隔は、これら両層の横方向拡散の先端
が互いに接するようにすればよいから、 ａ＝α（X5＋X6） （１） とすればよい。エピタキシャル層４の底面についても同
様に考えると、埋込層２と埋込分離層３用の拡散パター
ンの相互間隔ａは、 ａ＝α（X2＋X3） （２） とすればよいことになる。上述の第１図の実施例に対す
る数値例では、X5＋X6＝X2＋X3＝17μｍであるから、エ
ピタキシャル層の表面および底面の双方について、α＝
0.8とするときａ＝13.6μｍとすればよいことになる。

以上のようにして各半導体層の拡散パターンの位置を
決定することができるが、第１図の実施例の場合は第３
図で間隔ａおよびエピタキシャル層の厚みｔを直角辺と
するの三角形の斜辺上で埋込分離層３と接続層６の拡散
範囲が重なり合わないようにしなければならない。この
斜辺方向の両層３および６の拡散長はそれぞれβX3およ
びβX6で表すことができる。ただし、容易にわかるよう
にα＜β＜１であって、例えばβ＝0.9とすることがで
きる。従って、いま三角形の斜辺長をd,つまりｄ＝（ａ
＋ｔ）^1/2とすると、埋込分離層３と接続層６とが重な
り合わない条件は、 ｄ＞β（X3＋X6） （３） となる。また、第２図の実施例については、同様にし
て、 ｄ＞β（X2＋X5） （４） が条件となる。さて、第１図の実施例について、前述の
ようにａ＝13.6μｍとし、エピタキシャル層４の厚みを
ｔ＝15μｍとするとｄ＝20μｍとなる。また、前述の数
値例でX3＝X6＝10μｍであるから、β＝0.9とすると
（３）の右辺は18μｍとなって、この条件も満たされて
いることになる。

第１図の実施例を従来と比較するため、エピタキシャ
ル層４の厚みがｔ＝15μｍの時の従来の代表的な値とし
て、表面分離層５の拡散深さをX5＝10μｍとし接続層６
の拡散深さをX6＝12μｍとして、（１）式にこれらの値
を入れると、係数αの値を0.8としてａ＝17.6μｍとな
るから、第１図の実施例の場合のａ＝13.6μｍはこれよ
り間隔ａの値を４μｍ短縮できることになる。さて、バ
イポーラトランジスタを作り込む場合の半導体領域の従
来の広さはふつう30μmx50μｍ程度で、第１図の実施例
のように接続層６がウォール層である場合、その４辺に
ついて４μｍずつ節約できるから半導体領域の広さは22
μmx42μｍでよいことになり、従って本発明によってチ
ップ面積を約40％縮小できることになる。なお、第２図
の実施例のような接続層６の構造の場合には、１辺分し
か節約できないから本発明の効果は約10％となる。

第４図は第１図の実施例をやや変形した実施例を示す
ものである。すなわち、第１図の実施例では接続層６と
埋込層２との重なり合いがやや少なく、従って接続抵抗
があまり低くない点を改善するため、接続層６の拡散深
さだけが第１図の場合よりも大きく、例えば次のように
とられる。

X2＝７μm,X3＝10μm,X5＝７μm,X6＝12μｍ これらの値を上述の（１）および（２）式に入れて、
拡散パターンの間隔ａを計算すると、エピタキシャル層
の表面部については（１）からａ＝15.2μｍとなり、底
面部については（２）から前と同じくａ＝13.6μｍとな
る。これからわかるように、この実施例の場合にも拡散
パターン間隔ａをエピタキシャル層の表面部と底面部と
で互いに異ならせることにより、半導体層間の間隔Lbお
よびLsを等しくすることができる。上の数値からわかる
ように、この実施例は半導体領域の広さを減少させる効
果の点では第１図の実施例に若干劣るが、接続層６の埋
込層２に対する接続抵抗を低めることができる。

本発明では、例えば第１図の実施例のようにｐ形の表
面分離層５の拡散深さを浅くすることができるので、こ
れを利用して表面分離層５をnpnトランジスタのベース
層,MOSトランジスタのｐ形のウエル，回路要素間に設け
るｐ形のフィールド層等と同時拡散して、集積回路装置
の製作工程数を減少させることができる。同様に第２図
の実施例のようにｎ形の接続層６の拡散深さを浅くし
て、それをｎ形のフィード層やnpnトランジスタのエミ
ッタ層と同時拡散することもできる。

以上の実施例からわかるように、本発明は例示された
実施例に限らず用途や目的に応じてその要旨内で種々の
態様ないしは変形構造で実施して、その固有の効果を挙
げることができる。

〔発明の効果〕

以上の記載からわかるように、本発明では集積回路装
置用に接合分離された半導体領域構造を、一方の導電形
の半導体基板と、基板上に成長された他方の導電形のエ
ピタキシャル層と、エピタキシャル層にその下側から拡
散される一方の導電形の埋込分離層と、エピタキシャル
層の表面から埋込分離層と接続するように拡散され埋込
分離層とともにエピタキシャル層を集積回路を構成する
回路部分を作る込むべき半導体領域に接合分離する一方
の導電形の表面分離層と、エピタキシャル層に各半導体
領域の下側から拡散される他方の導電形の埋込層と、エ
ピタキシャル層の各半導体領域の周縁部の表面から埋込
層と接続するように拡散される接続層とで構成し、埋込
分離層の上方への拡散深さを表面分離層の下方への拡散
深さより大にし、かつ埋込層の上方への拡散深さを接続
層の下方への拡散深さよりも小にする、あるいは逆に、
埋込分離層の上方への拡散深さを表面分離層の下方への
拡散深さより小にし、かつ埋込層の上方への拡散深さを
接続層の下方への拡散深さより大にすることにより、従
来構造において埋込層と埋込分離層との間隔や表面分離
層と接続層との間隔にあったむだなスペースを省いて、
集積回路装置の回路要素や回路部分を作り込む半導体領
域の面積を従来よりも10〜40％程度縮小することができ
る。

本発明によって節約できるスペースは片側で数μｍ程
度ではあるが、このスペースが各半導体領域の周縁部に
あるので、僅かなようでも全体としてはチップ面積に対
する高い削減効果が得られる。集積回路装置全般につい
て、従来から半導体領域の接合分離用に割かれているチ
ップ面積の割合は非常に大きく、本発明によりこのいわ
ば非有効面積を実質的に減少させることによって、集積
回路装置を合理化してその経済性を一層向上できる。な
お、本発明の実施に当たっては、接合分離用等の各半導
体層の拡散パターンの大きさと位置の精度を従来よりも
上げる要があるが、現在の進歩したフォトプロセス技術
を用いれば容易に本発明を実施して上述の効果を挙げる
ことができる。

【図面の簡単な説明】 第１図から第４図までが本発明に関し、第１図および第
２図は本発明による集積回路装置用接合分離半導体領域
構造のそれぞれ異なる実施例をその主な製作工程ごとの
状態で示す半導体領域の断面図、第３図は第１図の実施
例に対応する半導体層の拡散パターンを決める要領を示
す半導体領域の周縁部の模式図、第４図は本発明のさら
に異なる実施例の半導体領域の周縁部の拡大断面図であ
る。第５図は従来技術による半導体領域構造を示す断面
図である。図において、 1:集積回路装置用半導体基板、2:埋込層、3:埋込分離
層、4:エピタキシャル層ないしは半導体領域、5:表面分
離層、6:接続層ないしはウォール層、7:ベース層、8:エ
ミッタ層、10〜13:酸化膜、15:表面分離層用拡散パター
ンの右端、16:接続層用拡散パターンの左端、20:接続
膜、a:拡散パターンの間隔、B:ベース端子、C:コレクタ
端子、d:斜辺長、E:エミッタ端子、Lb:エピタキシャル
層底面における埋込層と埋込分離層との間隔、Ls:エピ
タキシャル層表面における表面分離層と接続層との間
隔、t:エピタキシャル層の厚み、である。

Claims (2)

【特許請求の範囲】
1. 【請求項１】一方の導電形の半導体基板と、基板上に成
   長された他方の導電形のエピタキシャル層と、エピタキ
   シャル層にその下側から拡散される一方の導電形の埋込
   分離層と、エピタキシャル層の表面から埋込分離層と接
   続するように拡散され埋込分離層とともにエピタキシャ
   ル層を集積回路を構成する回路部分を作り込むべき半導
   体領域に接合分離する一方の導電形の表面分離層と、エ
   ピタキシャル層に各半導体領域の下側から拡散される他
   方の導電形の埋込層と、エピタキシャル層の各半導体領
   域の周縁部の表面から埋込層と接続するように拡散され
   る接続層とを備え、エピタキシャル層の底面における埋
   込分離層の上方への拡散深さをエピタキシャル層の表面
   における表面分離層の下方への拡散深さより大きくし、
   埋込層の上方への拡散深さを接続層の下方への拡散深さ
   よりも小さくすることを特徴とする集積回路装置用接合
   分離半導体領域構造。
2. 【請求項２】一方の導電形の半導体基板と、基板上に成
   長された他方の導電形のエピタキシャル層と、エピタキ
   シャル層にその下側から拡散される一方の導電形の埋込
   分離層と、エピタキシャル層の表面から埋込分離層と接
   続するように拡散され埋込分離層とともにエピタキシャ
   ル層を集積回路を構成する回路部分を作り込むべき半導
   体領域に接合分離する一方の導電形の表面分離層と、エ
   ピタキシャル層に各半導体領域の下側から拡散される他
   方の導電形の埋込層と、エピタキシャル層の各半導体領
   域の周縁部の表面から埋込層と接続するように拡散され
   る接続層とを備え、エピタキシャル層の底面における埋
   込分離層の上方への拡散深さをエピタキシャル層の表面
   における表面分離層の下方への拡散深さより小さくし、
   埋込層の上方への拡散深さを接続層の下方への拡散深さ
   よりも大きくすることを特徴とする集積回路装置用接合
   分離半導体領域構造。