JPH0526342B2 - - Google Patents
Info
- Publication number
- JPH0526342B2 JPH0526342B2 JP58014896A JP1489683A JPH0526342B2 JP H0526342 B2 JPH0526342 B2 JP H0526342B2 JP 58014896 A JP58014896 A JP 58014896A JP 1489683 A JP1489683 A JP 1489683A JP H0526342 B2 JPH0526342 B2 JP H0526342B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- transistor
- base
- regions
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0112—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs
- H10D84/0119—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs the components including complementary BJTs
- H10D84/0121—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs the components including complementary BJTs the complementary BJTs being vertical BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/65—Integrated injection logic
- H10D84/658—Integrated injection logic integrated in combination with analog structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/67—Complementary BJTs
- H10D84/673—Vertical complementary BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/031—Manufacture or treatment of isolation regions comprising PN junctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/30—Isolation regions comprising PN junctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W15/00—Highly-doped buried regions of integrated devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W15/00—Highly-doped buried regions of integrated devices
- H10W15/01—Manufacture or treatment
Landscapes
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体集積回路装置の製造方法に関
し、特に高速のバイポーラトランジスタを含む半
導体集積回路装置の製造方法に関する。
し、特に高速のバイポーラトランジスタを含む半
導体集積回路装置の製造方法に関する。
従来例の構成とその問題点
半導体集積回路装置にはPNPトランジスタ、
NPNトランジスタ等が一体化構成されている。
ここで、一般にNPNトランジスタのスイツチン
グ速度は高速にすることが出来る反面、PNPト
ランジスタは構造が複雑であつたり、横方向形成
されたものは高速にすることが出来ない欠点を有
する。従つて、PNPトランジスタ、NPNトラン
ジスタとを含む半導体集積回路装置はその両トラ
ンジスタの速度的なアンバランスが生じる故に全
体として満た場合、回路的にも多くの制限があつ
た。
NPNトランジスタ等が一体化構成されている。
ここで、一般にNPNトランジスタのスイツチン
グ速度は高速にすることが出来る反面、PNPト
ランジスタは構造が複雑であつたり、横方向形成
されたものは高速にすることが出来ない欠点を有
する。従つて、PNPトランジスタ、NPNトラン
ジスタとを含む半導体集積回路装置はその両トラ
ンジスタの速度的なアンバランスが生じる故に全
体として満た場合、回路的にも多くの制限があつ
た。
第１図はPNPトランジスタ、NPNトランジス
タを一体化形成した従来の半導体集積回路装置を
示す。第１図において、１はｐ形基板、２は高濃
度ｎ形埋込み層、３はｎ形エピタキシヤル層、４
は予備分離拡散層である。５は上方向からのp+
分離層である。６ｅ，６ｃはｐ層でそれぞれ横型
PNPトランジスタのエミツタとコレクタである。
ｎ形エピタキシヤル層３はラテラルPNPトラン
ジスタのベースにもなつている。n+層８ｂはラ
テラルPNPトランジスタのベースである。７ｂ
のｐ層はNPNトランジスタのベース、９ｅのn+
層はエミツタ、９ｅのn+層はエミツタ、９ｃの
n+層はコレクタコンタクトである。
タを一体化形成した従来の半導体集積回路装置を
示す。第１図において、１はｐ形基板、２は高濃
度ｎ形埋込み層、３はｎ形エピタキシヤル層、４
は予備分離拡散層である。５は上方向からのp+
分離層である。６ｅ，６ｃはｐ層でそれぞれ横型
PNPトランジスタのエミツタとコレクタである。
ｎ形エピタキシヤル層３はラテラルPNPトラン
ジスタのベースにもなつている。n+層８ｂはラ
テラルPNPトランジスタのベースである。７ｂ
のｐ層はNPNトランジスタのベース、９ｅのn+
層はエミツタ、９ｅのn+層はエミツタ、９ｃの
n+層はコレクタコンタクトである。
ラテラルPNPトランジスタのエミツタ６ｅ、
コレクタ６ｃ及びNPNトランジスタのベース７
ｂは同時に形成されている。さらにラテラル
PNPトランジスタのベースコンタクト８ｂ、
NPNトランジスタのエミツタ９ｅ、コレクタコ
ンタクト９ｃは同時に形成されている。
コレクタ６ｃ及びNPNトランジスタのベース７
ｂは同時に形成されている。さらにラテラル
PNPトランジスタのベースコンタクト８ｂ、
NPNトランジスタのエミツタ９ｅ、コレクタコ
ンタクト９ｃは同時に形成されている。
このような方法で形成されたPNPトランジス
タにおいてベース領域７ｂは上方向からの拡散に
よつて濃度傾斜がついているため、電界傾斜がベ
ース領域で形成されるのでキヤリヤの加速がなさ
れ高速化が実現する。しかし、PNPトランジス
タのベース領域３はエピタキシヤル層のものであ
り、濃度傾斜がなく高速化が実現されない。更
に、PNPトランジスタのコレクタ領域６ｃの濃
度がベース領域３よりむしろ高く、ベース巾を縮
少していつた場合、コレクタ、エミツタ間耐圧が
急速に下がる。
タにおいてベース領域７ｂは上方向からの拡散に
よつて濃度傾斜がついているため、電界傾斜がベ
ース領域で形成されるのでキヤリヤの加速がなさ
れ高速化が実現する。しかし、PNPトランジス
タのベース領域３はエピタキシヤル層のものであ
り、濃度傾斜がなく高速化が実現されない。更
に、PNPトランジスタのコレクタ領域６ｃの濃
度がベース領域３よりむしろ高く、ベース巾を縮
少していつた場合、コレクタ、エミツタ間耐圧が
急速に下がる。
以上の様に、従来のPNPトランジスタはベー
スが巾が広く、拡散プロフアイルにより電界傾斜
がついていない、PNPトランジスタのエミツタ、
コレクタが同一濃度である等の理由により横型
PNPトランジスタは縦型NPNトラジスタに比し
著じるしく特性が劣るのが通常である。従つて、
第１図に示す半導体集積回路装置においては全体
としての特性が不充分なものとなつていた。
スが巾が広く、拡散プロフアイルにより電界傾斜
がついていない、PNPトランジスタのエミツタ、
コレクタが同一濃度である等の理由により横型
PNPトランジスタは縦型NPNトラジスタに比し
著じるしく特性が劣るのが通常である。従つて、
第１図に示す半導体集積回路装置においては全体
としての特性が不充分なものとなつていた。
次に、これを改善した半導体集積回路装置の従
来例を第２図に示す。第２図の場合はPNPトラ
ンジスタの縦型形成したものである。第２図にお
いて、１１はｐ型基板、１２は高濃度ｎ型埋込み
層、１３はｎ型エピタキシヤル層、１４はｐ型予
備分離拡散層で、１５は分離拡散層である。この
分離拡散層１４及び１５により、活性領域を分離
させている。１６はｎ型埋込み層１２上にイオン
注入法等で製作されたｐ型領域え、縦型PNPの
コレクタとなる領域である。１７，１８はそれぞ
れ分離拡散層１４，１５の領域形成時に同時形成
されるもので、コレクタ領域１２の引出し拡散層
となつている。１９はベース１３の引き出し拡散
層である。２０はp+の拡散層で分離拡散層１５
と同時に形成され、縦型PNPトランジスタのエ
ミツタとなる領域である。２１は通常のNPNト
ランジスタのエミツタ層、２２はベース層、２３
はエミツタ２１と同時に形成されたコレクタ・コ
ンタクト部である。
来例を第２図に示す。第２図の場合はPNPトラ
ンジスタの縦型形成したものである。第２図にお
いて、１１はｐ型基板、１２は高濃度ｎ型埋込み
層、１３はｎ型エピタキシヤル層、１４はｐ型予
備分離拡散層で、１５は分離拡散層である。この
分離拡散層１４及び１５により、活性領域を分離
させている。１６はｎ型埋込み層１２上にイオン
注入法等で製作されたｐ型領域え、縦型PNPの
コレクタとなる領域である。１７，１８はそれぞ
れ分離拡散層１４，１５の領域形成時に同時形成
されるもので、コレクタ領域１２の引出し拡散層
となつている。１９はベース１３の引き出し拡散
層である。２０はp+の拡散層で分離拡散層１５
と同時に形成され、縦型PNPトランジスタのエ
ミツタとなる領域である。２１は通常のNPNト
ランジスタのエミツタ層、２２はベース層、２３
はエミツタ２１と同時に形成されたコレクタ・コ
ンタクト部である。
さて、第２図でp+層拡散層２０、ｎエピタキ
シヤル層１３、p+型コレクタ層１６によつて縦
型PNPトランジスタが形成される。このPNPト
ランジスタは第１図で示した横型PNPと違い、
ベース巾がマスクの寸法及び寸法精度によつて決
定されておらず、エピタキシヤル層１３の厚み及
び、p+層拡散領域１６の深さに依存しているた
め、拡散制御によつてベース巾は狭く出来る利点
がある。しかしこの構造においても多くの欠点が
ある。まず第１のベース巾であるが、これはエピ
タキシヤル層１３の厚みからエミツタ２０の拡散
深さとｐ型領域１６の上方拡散を引いたものによ
つて決定されるので、ベース巾のバラツキが非常
に大きい。
シヤル層１３、p+型コレクタ層１６によつて縦
型PNPトランジスタが形成される。このPNPト
ランジスタは第１図で示した横型PNPと違い、
ベース巾がマスクの寸法及び寸法精度によつて決
定されておらず、エピタキシヤル層１３の厚み及
び、p+層拡散領域１６の深さに依存しているた
め、拡散制御によつてベース巾は狭く出来る利点
がある。しかしこの構造においても多くの欠点が
ある。まず第１のベース巾であるが、これはエピ
タキシヤル層１３の厚みからエミツタ２０の拡散
深さとｐ型領域１６の上方拡散を引いたものによ
つて決定されるので、ベース巾のバラツキが非常
に大きい。
それに加えるにｐ型拡散層１６の濃度は埋込み
層１２との濃度との加減によつて決まるため、上
方拡散は、ｐ型拡散層１６ドーピング量によつて
一義的に決まらず、従つて、ベース巾の分布はま
すます大きくなつてしまい、ベース巾がパターン
精度で制限されないと言うもののベース巾の決定
制御が困難である。しかも、第１図で示した
PNPトランジスタでみられた欠点であるベース
領域での濃度勾配及びコレクタ１２の濃度が高い
問題は改善されていない。
層１２との濃度との加減によつて決まるため、上
方拡散は、ｐ型拡散層１６ドーピング量によつて
一義的に決まらず、従つて、ベース巾の分布はま
すます大きくなつてしまい、ベース巾がパターン
精度で制限されないと言うもののベース巾の決定
制御が困難である。しかも、第１図で示した
PNPトランジスタでみられた欠点であるベース
領域での濃度勾配及びコレクタ１２の濃度が高い
問題は改善されていない。
第３図は、第２図の縦型PNPトランジスタ及
びNPNトランジスタと同時に一体化形成した従
来のIILの断面構造を示す。同図において、１５
はp+分離領域、２４はn+領域でIILNPNトランジ
スタのエミツタである。２５，２６はそれぞれ
IILPNPトランジスタのエミツタ（インジエク
タ）、コレクタで、第２図におけるNPNトランジ
スタのベース２２、と同時に形成されている。２
７−１，２７−２はIILNPNトランジスタのコレ
クタで、第２図におけるNPNトランジスタのコ
レクタ２１と同時に形成されている。２８は低濃
度エピ層である。尚、第２図と同一番号は同一部
分を示す。
びNPNトランジスタと同時に一体化形成した従
来のIILの断面構造を示す。同図において、１５
はp+分離領域、２４はn+領域でIILNPNトランジ
スタのエミツタである。２５，２６はそれぞれ
IILPNPトランジスタのエミツタ（インジエク
タ）、コレクタで、第２図におけるNPNトランジ
スタのベース２２、と同時に形成されている。２
７−１，２７−２はIILNPNトランジスタのコレ
クタで、第２図におけるNPNトランジスタのコ
レクタ２１と同時に形成されている。２８は低濃
度エピ層である。尚、第２図と同一番号は同一部
分を示す。
第３図に示したIILにおいてはエミツタ２４が
低濃度のエピ層２８に接しているためベースから
エミツタに注入される小数キヤリアとしてのホー
ルが多くなる。その結果、IILNPNトランジスタ
の電流増幅率が下がり、IILのスピードが遅くな
る。反対にエピ層２８の濃度を上げると、第２図
のnpnトラジスタの耐圧が下がる。
低濃度のエピ層２８に接しているためベースから
エミツタに注入される小数キヤリアとしてのホー
ルが多くなる。その結果、IILNPNトランジスタ
の電流増幅率が下がり、IILのスピードが遅くな
る。反対にエピ層２８の濃度を上げると、第２図
のnpnトラジスタの耐圧が下がる。
以上述べたように、第２図、第３図に示した、
縦型PNPトランジスタ、縦型NPNトランジス
タ、IILにおいては、それぞれ、高速化、高耐圧
化、高速化を同時に満足することは困難である。
縦型PNPトランジスタ、縦型NPNトランジス
タ、IILにおいては、それぞれ、高速化、高耐圧
化、高速化を同時に満足することは困難である。
発明の目的
本発明は従来の欠点にかんがみなされたもの
で、拘束のバイポーラトランジスタを含む半導体
集積回路装置の製造方法を提供することを目的と
する。すなわち、本発明は横方向バイポーラトラ
ンジスタの低速性と縦型バイポーラトランジスタ
の制御性を加善することによつて、高速のバイポ
ーラトラジスタの、従来に比べ特性を向上した
I2L素子等のデバイスを何ら製造工程を増加する
ことなく一体化形成可能な半導体集積回路装置の
製造方法を提供せんとするものである。
で、拘束のバイポーラトランジスタを含む半導体
集積回路装置の製造方法を提供することを目的と
する。すなわち、本発明は横方向バイポーラトラ
ンジスタの低速性と縦型バイポーラトランジスタ
の制御性を加善することによつて、高速のバイポ
ーラトラジスタの、従来に比べ特性を向上した
I2L素子等のデバイスを何ら製造工程を増加する
ことなく一体化形成可能な半導体集積回路装置の
製造方法を提供せんとするものである。
発明の構成
本発明は、縦型PNPトランジスタのエミツタ、
縦型NPNトラジスタのベース、IILのインジエク
タ及びIILNPNトランジスタのベースをそれぞれ
同時に形成する工程と、縦型PNPトラジスタの
ベース、IILNPNトランジスタのエミツタそれぞ
れ同時に形成する工程と、縦型PNPトランジス
タのベースコンタクト部、縦型PNPトランジス
タのエミツタ、IILNPNトランジスタのコレクタ
をそれぞれ同時に形成する工程とを備えた半導体
集積回路装置の製造方法である。
縦型NPNトラジスタのベース、IILのインジエク
タ及びIILNPNトランジスタのベースをそれぞれ
同時に形成する工程と、縦型PNPトラジスタの
ベース、IILNPNトランジスタのエミツタそれぞ
れ同時に形成する工程と、縦型PNPトランジス
タのベースコンタクト部、縦型PNPトランジス
タのエミツタ、IILNPNトランジスタのコレクタ
をそれぞれ同時に形成する工程とを備えた半導体
集積回路装置の製造方法である。
実施例の説明
以下、本発明の構成を図面を用いて説明する。
第４図は本発明の一実施例に係る半導体集積回路
装置の構造断面図を示すものである。本実施例に
おいては縦型のPNPトランジスタと縦型NPNト
ランジスタ、IILを一体化形成したものであり、
縦型PNPトランジスタ及びIILの部分に改良を加
えたものである。第４図において、３１はｐ型半
導体基板、３２はｎ型高濃度埋込領域、３３はｎ
形エピタキシヤル層である。３４はｐ型予備分離
層、３５は表面からのｐ型分離層である。３６は
縦型PNPトランジスタのコレクタの一部でn+埋
込３２の中に形成されたｐ型埋込層である。ｐ型
層３６は表面から形成されたp-領域３９とつな
がつている。p-領域３９も縦型pnpトランジスタ
のコレクタの一部である。p+領域３７はPNPト
ランジスタのコレクタの引き出し部となつてい
る。３８はn+領域でn+埋込３２とつながつてい
る。このn+領域３８より島領域のコンタクトを
とることができる。４９は３８と同時に形成され
たn+層でIILNPNトランジスタのエミツタとなつ
ている。４１，５０は同時に形成されたｎ形ウエ
ルで、それぞれp-領域３９上に形成されたPNP
トランジスタのベース及びIILNPNトランジスタ
のエミツタの一部となる。４２，４３，４４−
１，４４−２、は約200Ω／□程度に形成される
p+領域で、それぞれ縦型PNPトランジスタのエ
ミツタ、縦型NPNトランジスタのベース、IILの
インジエクタ及びIILPNPトランジスタのコレク
タとなる。４５，４６，４８−１，４８−２、
は、同時に形成されたn+領域で、それぞれ縦型
PNPトランジスタのベース領域のコンタクト拡
散領域、縦型NPNトランジスタのエミツタ、
IILNPNトランジスタのコレクタとなる。
第４図は本発明の一実施例に係る半導体集積回路
装置の構造断面図を示すものである。本実施例に
おいては縦型のPNPトランジスタと縦型NPNト
ランジスタ、IILを一体化形成したものであり、
縦型PNPトランジスタ及びIILの部分に改良を加
えたものである。第４図において、３１はｐ型半
導体基板、３２はｎ型高濃度埋込領域、３３はｎ
形エピタキシヤル層である。３４はｐ型予備分離
層、３５は表面からのｐ型分離層である。３６は
縦型PNPトランジスタのコレクタの一部でn+埋
込３２の中に形成されたｐ型埋込層である。ｐ型
層３６は表面から形成されたp-領域３９とつな
がつている。p-領域３９も縦型pnpトランジスタ
のコレクタの一部である。p+領域３７はPNPト
ランジスタのコレクタの引き出し部となつてい
る。３８はn+領域でn+埋込３２とつながつてい
る。このn+領域３８より島領域のコンタクトを
とることができる。４９は３８と同時に形成され
たn+層でIILNPNトランジスタのエミツタとなつ
ている。４１，５０は同時に形成されたｎ形ウエ
ルで、それぞれp-領域３９上に形成されたPNP
トランジスタのベース及びIILNPNトランジスタ
のエミツタの一部となる。４２，４３，４４−
１，４４−２、は約200Ω／□程度に形成される
p+領域で、それぞれ縦型PNPトランジスタのエ
ミツタ、縦型NPNトランジスタのベース、IILの
インジエクタ及びIILPNPトランジスタのコレク
タとなる。４５，４６，４８−１，４８−２、
は、同時に形成されたn+領域で、それぞれ縦型
PNPトランジスタのベース領域のコンタクト拡
散領域、縦型NPNトランジスタのエミツタ、
IILNPNトランジスタのコレクタとなる。
以上明らかなように、本実施例では、領域４
２，４１，３９で縦型PNPトランジスタが形成
され、領域４６，４３，３３で縦型NPNトラン
ジスタが形成され、領域４４−１，４４−２，４
８−１，４８−２，５０，３３でIILが形成され
ている。ここで、まず縦型PNPトランジスタの
特性を次に説明する。従来例で述べて来た３つの
問題点すなわち、ベース巾については、ベースで
あるｎ領域４１の形成が、低濃度のp-領域３９
内に形成されており、その濃度の制御及び深さの
制御がp-領域３９上から打込まれるイオン注入
によつて精度良く定められる。すなわち、ベース
巾はｎ領域４１とｐ領域４２の拡散のみによつて
決定されるので制御性が良い。つまり、第２図の
場合は３つのパラメータであつたが本実施例では
２つのパラメータでベース巾が決定される。ま
た、ｎ領域４１は最終的にはイオン注入後のドラ
イブインによつて決められるため、上から下方向
に濃度勾配がついており、電界加速が行なわれて
いる構造になつているのでキヤリアの走行速度が
増大し、高速動作が可能となる。又、コレクタと
なるｐ領域３９の濃度は従来例と異なり、p-で
あるため、耐圧も高い。
２，４１，３９で縦型PNPトランジスタが形成
され、領域４６，４３，３３で縦型NPNトラン
ジスタが形成され、領域４４−１，４４−２，４
８−１，４８−２，５０，３３でIILが形成され
ている。ここで、まず縦型PNPトランジスタの
特性を次に説明する。従来例で述べて来た３つの
問題点すなわち、ベース巾については、ベースで
あるｎ領域４１の形成が、低濃度のp-領域３９
内に形成されており、その濃度の制御及び深さの
制御がp-領域３９上から打込まれるイオン注入
によつて精度良く定められる。すなわち、ベース
巾はｎ領域４１とｐ領域４２の拡散のみによつて
決定されるので制御性が良い。つまり、第２図の
場合は３つのパラメータであつたが本実施例では
２つのパラメータでベース巾が決定される。ま
た、ｎ領域４１は最終的にはイオン注入後のドラ
イブインによつて決められるため、上から下方向
に濃度勾配がついており、電界加速が行なわれて
いる構造になつているのでキヤリアの走行速度が
増大し、高速動作が可能となる。又、コレクタと
なるｐ領域３９の濃度は従来例と異なり、p-で
あるため、耐圧も高い。
次に、本実施例に係る縦型PNPトランジスタ
の深さ方向不純物分布を第５図に示す。同図にお
いて、埋込み領域３２はたとえばAs（砒素）のよ
うな拡散係数の小さいものを使用し、分離領域３
６はボロン等を使用することにより、基板３１か
らの上方拡散が図示したようになる。またエミツ
タ領域４２、ベース領域４１及びコレクタ領域３
９は、イオン注入法でそれぞれボロン、リン、ボ
ロン等を打込みその後の熱処理により形成され
る。同図であきらかなように、ベース領域４１の
濃度傾斜が大きく、ベースに電界傾斜が得られ
る。更に、コレクタ領域３９がきわめて低濃度で
あるため、ベース領域４１の形成はその深さも、
ベースへの不純物の添加量と、エミツタ領域４２
不純物量の両者により、実質的に定められコレク
タ領域３９の不純物濃度に依存することがないの
で、その制御に困難性はない。また、本実施例に
係る構造では、NPNトラジスタのベース領域４
３がPNPトランジスタのエミツタ領域４２と同
時に形成される。
の深さ方向不純物分布を第５図に示す。同図にお
いて、埋込み領域３２はたとえばAs（砒素）のよ
うな拡散係数の小さいものを使用し、分離領域３
６はボロン等を使用することにより、基板３１か
らの上方拡散が図示したようになる。またエミツ
タ領域４２、ベース領域４１及びコレクタ領域３
９は、イオン注入法でそれぞれボロン、リン、ボ
ロン等を打込みその後の熱処理により形成され
る。同図であきらかなように、ベース領域４１の
濃度傾斜が大きく、ベースに電界傾斜が得られ
る。更に、コレクタ領域３９がきわめて低濃度で
あるため、ベース領域４１の形成はその深さも、
ベースへの不純物の添加量と、エミツタ領域４２
不純物量の両者により、実質的に定められコレク
タ領域３９の不純物濃度に依存することがないの
で、その制御に困難性はない。また、本実施例に
係る構造では、NPNトラジスタのベース領域４
３がPNPトランジスタのエミツタ領域４２と同
時に形成される。
次に、本実施例に係る縦型NPNトランジスタ
と高速IILについて説明す。第４図からもわかる
ように、縦型NPNトランジスタと高速IILは縦型
PNPトランジスタと同一製造工程で容易に一体
化することができる。
と高速IILについて説明す。第４図からもわかる
ように、縦型NPNトランジスタと高速IILは縦型
PNPトランジスタと同一製造工程で容易に一体
化することができる。
すなわち、ｐ型エミツタ４２、ｐ型ベース４
３、ｐ型インジエクタ４４−１、ｐ型コレクタ４
４−２、を同一製造工程で、ｎ型ベース４１と
IILNPNトランジスタのエミツタ５０を同一製造
工程で、ｎ形ベースエンタクト４５、ｎ形エミツ
タ４６、ｎ形コレクタ４８−１，４８−２、を同
一製造工程で容易に形成することができる。その
場合、高速IILはNPNトランジスタのエミツタ領
域の一部にｎ形エピ層３３よりも高濃度のｎ形層
５０がベース層４４−２と直接接しているので、
ベース層４４−２からエミツタ５０に注入される
少数キヤリアとしてのホールを少なくすることが
できる。さらに従来例のごとくベース４４−２が
直接エピ層３３と直接接している場合に比べて、
NPNトランジスタのベース幅を狭くすることが
できる。この理由によりIILNPNトランジスタの
電流増幅率を上げ、さらに高速化もはかることが
可能となるわけである。
３、ｐ型インジエクタ４４−１、ｐ型コレクタ４
４−２、を同一製造工程で、ｎ型ベース４１と
IILNPNトランジスタのエミツタ５０を同一製造
工程で、ｎ形ベースエンタクト４５、ｎ形エミツ
タ４６、ｎ形コレクタ４８−１，４８−２、を同
一製造工程で容易に形成することができる。その
場合、高速IILはNPNトランジスタのエミツタ領
域の一部にｎ形エピ層３３よりも高濃度のｎ形層
５０がベース層４４−２と直接接しているので、
ベース層４４−２からエミツタ５０に注入される
少数キヤリアとしてのホールを少なくすることが
できる。さらに従来例のごとくベース４４−２が
直接エピ層３３と直接接している場合に比べて、
NPNトランジスタのベース幅を狭くすることが
できる。この理由によりIILNPNトランジスタの
電流増幅率を上げ、さらに高速化もはかることが
可能となるわけである。
縦型NPNトランジスタはベース４３が低濃度
コレクタ３３と接しているので、トランジスタの
ベースとコレクタの耐圧が下がらない。さらにベ
ース幅はIILNPNトランジスタよりも広くなるの
で、電流増幅率は必要以上に高くならない。
コレクタ３３と接しているので、トランジスタの
ベースとコレクタの耐圧が下がらない。さらにベ
ース幅はIILNPNトランジスタよりも広くなるの
で、電流増幅率は必要以上に高くならない。
そのため縦型NPNトランジスタのエミツタと
コレクタの耐圧を充分高く保つことができる。
コレクタの耐圧を充分高く保つことができる。
このように、簡単な構造で拘束の縦型PNPト
ランジスタ、高耐圧縦型NPNトランジスタ、高
速IILを一体化形成出来るわけである。
ランジスタ、高耐圧縦型NPNトランジスタ、高
速IILを一体化形成出来るわけである。
発明の効果
以上述べたごとく、本発明により、簡単な構造
で高速の縦型トラジスタ、高耐圧縦型トランジス
タ、高速IILを同時に一体化形成出来る。
で高速の縦型トラジスタ、高耐圧縦型トランジス
タ、高速IILを同時に一体化形成出来る。
第１図は従来例でPNPとNPNトランジスタの
一体化構造を示す断面図、第２図は従来例で縦型
PNPとNPNトランジスタの一体化構造を示す断
面図、第３図は従来例で一体化形成されたIILの
断面構造図、第４図は本発明の一実施例で縦型
PNPトランジスタ、NPNトランジスタ、IILの
一体化構造を示す断面図、第５図は本発明の縦型
PNPトランジスタの縦方向の不純物の分布を示
す図である。 ３９……縦型PNPトランジスタのコレクタで
p-領域、４１……縦型PNPトランジスタのベー
スでｎ型領域、４２……縦型PNPトランジスタ
のエミツタでp+領域、４３……縦型PNPトラン
ジスタのベースでp+領域、４４−１……I2Lのp+
領域（インジエクタ）、４２−２……I2Lのp+領域
（ベース領域の一部）、４６……縦型NPNトラン
ジスタのエミツタでn+領域、４８−１，４８−
２……I2Lのn+領域（NPNトランジスタのコレク
タ）、５０……I2Lのｎ型領域。
一体化構造を示す断面図、第２図は従来例で縦型
PNPとNPNトランジスタの一体化構造を示す断
面図、第３図は従来例で一体化形成されたIILの
断面構造図、第４図は本発明の一実施例で縦型
PNPトランジスタ、NPNトランジスタ、IILの
一体化構造を示す断面図、第５図は本発明の縦型
PNPトランジスタの縦方向の不純物の分布を示
す図である。 ３９……縦型PNPトランジスタのコレクタで
p-領域、４１……縦型PNPトランジスタのベー
スでｎ型領域、４２……縦型PNPトランジスタ
のエミツタでp+領域、４３……縦型PNPトラン
ジスタのベースでp+領域、４４−１……I2Lのp+
領域（インジエクタ）、４２−２……I2Lのp+領域
（ベース領域の一部）、４６……縦型NPNトラン
ジスタのエミツタでn+領域、４８−１，４８−
２……I2Lのn+領域（NPNトランジスタのコレク
タ）、５０……I2Lのｎ型領域。
Claims (1)
- 【特許請求の範囲】 １ 一方導電型の半導体基板上に互いに分離され
た他方導電型の第１、第２、第３の領域を形成す
る工程と、 前記第１の領域表面から一方導電型の低濃度第
４領域を形成する工程と、 前記第４、第３の領域表面から他方導電型の第
５、第６領域をそれぞれ同時形成する工程と、 前記第５、第２の領域表面から一方導電型の第
７、第８の領域をそれぞれ同時形成する工程と、 前記第６の領域表面から一方導電型の第９、第
10の領域を同時形成する工程と、 前記第５、第８、第９の領域の表面から他方導
電型の第11、第12、第13の領域をそれぞれ同時形
成する工程とを備え、 前記第７、第８の領域と前記第９、第10の領域
とは同時形成され、前記第１、第４、第５、第
７、第11領域で第１の縦型トランジスタを、前記
第２、第８、第12領域で前記第１の縦型トランジ
スタと相補型の関係となる第２の縦型トランジス
タを、前記第３、第６、第９、第10、第13領域で
ILLを構成したことを特徴とする半導体集積回路
装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58014896A JPS59141261A (ja) | 1983-01-31 | 1983-01-31 | 半導体集積回路装置の製造方法 |
| DE8383103726T DE3361832D1 (en) | 1982-04-19 | 1983-04-18 | Semiconductor ic and method of making the same |
| EP83103726A EP0093304B1 (en) | 1982-04-19 | 1983-04-18 | Semiconductor ic and method of making the same |
| US07/124,423 US4826780A (en) | 1982-04-19 | 1987-11-23 | Method of making bipolar transistors |
| US07/295,380 US5066602A (en) | 1982-04-19 | 1989-01-10 | Method of making semiconductor ic including polar transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58014896A JPS59141261A (ja) | 1983-01-31 | 1983-01-31 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59141261A JPS59141261A (ja) | 1984-08-13 |
| JPH0526342B2 true JPH0526342B2 (ja) | 1993-04-15 |
Family
ID=11873750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58014896A Granted JPS59141261A (ja) | 1982-04-19 | 1983-01-31 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59141261A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6266658A (ja) * | 1985-09-19 | 1987-03-26 | Sanyo Electric Co Ltd | 半導体集積回路装置 |
| JPS6267854A (ja) * | 1985-09-20 | 1987-03-27 | Sanyo Electric Co Ltd | 半導体集積回路装置 |
| JPS6267853A (ja) * | 1985-09-20 | 1987-03-27 | Sanyo Electric Co Ltd | 半導体集積回路の製造方法 |
| JPS62295450A (ja) * | 1986-05-19 | 1987-12-22 | Sanyo Electric Co Ltd | 半導体集積回路 |
| KR950011017B1 (ko) * | 1991-07-01 | 1995-09-27 | 미쯔시다덴기산교 가부시기가이샤 | 반도체장치 및 그 제조방법 |
| US5323054A (en) * | 1991-07-01 | 1994-06-21 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device including integrated injection logic and vertical NPN and PNP transistors |
-
1983
- 1983-01-31 JP JP58014896A patent/JPS59141261A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59141261A (ja) | 1984-08-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4826780A (en) | Method of making bipolar transistors | |
| US4038680A (en) | Semiconductor integrated circuit device | |
| US4283236A (en) | Method of fabricating lateral PNP transistors utilizing selective diffusion and counter doping | |
| US4546539A (en) | I2 L Structure and fabrication process compatible with high voltage bipolar transistors | |
| JPH0526342B2 (ja) | ||
| EP0328286B1 (en) | Method of manufacturing a multicollector vertical PNP transistor | |
| EP0792514B1 (en) | Method of making an integrated circuit with complementary isolated bipolar transitors | |
| JP3128808B2 (ja) | 半導体装置 | |
| JPH0315349B2 (ja) | ||
| JPH033953B2 (ja) | ||
| JP2627289B2 (ja) | 半導体集積回路の製造方法 | |
| KR900000818B1 (ko) | 상보형(相補形) 트랜지스터의 제조방법 | |
| JPS6334627B2 (ja) | ||
| KR900000826B1 (ko) | 반도체집적회로의 제조방법 | |
| JP2558472B2 (ja) | 半導体集積回路 | |
| JP2752655B2 (ja) | バイポーラ集積回路装置 | |
| JPS58182260A (ja) | 半導体集積回路装置 | |
| JP2815201B2 (ja) | Ｐｉｎホトダイオード | |
| JP2524035B2 (ja) | 半導体装置及びその製造方法 | |
| EP0296771A2 (en) | Semiconductor device with a buried layer, and method of manufacture | |
| JPH033952B2 (ja) | ||
| JPH02154428A (ja) | 集積回路装置用接合分離半導体領域構造 | |
| JP2604793B2 (ja) | 半導体装置 | |
| JP2506129B2 (ja) | 半導体装置の製造方法 | |
| JPS6347965A (ja) | 半導体集積回路 |